FinFET及其制造方法
【專利摘要】本發(fā)明公開了一種FinFET及其制造方法，其中該制造FinFET的方法，包括：形成半導(dǎo)體鰭片；形成源區(qū)和漏區(qū)中的一個；形成犧牲側(cè)墻；以犧牲側(cè)墻作為掩模，形成源區(qū)和漏區(qū)中的另一個；去除犧牲側(cè)墻；以及采用柵堆疊替代犧牲側(cè)墻，該柵堆疊包括柵極導(dǎo)體和柵極電介質(zhì)，柵極電介質(zhì)將柵極導(dǎo)體與半導(dǎo)體鰭片隔開。
【專利說明】FinFET及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)，更具體地，涉及FinFET及其制造方法。
【背景技術(shù)】
[0002]隨著平面型半導(dǎo)體器件的尺寸越來越小，短溝道效應(yīng)愈加明顯。為此，提出了立體型半導(dǎo)體器件如FinFET (鰭片場效應(yīng)晶體管)。FinFET包括用于形成溝道區(qū)的半導(dǎo)體鰭片和至少覆蓋半導(dǎo)體鰭片的一個側(cè)壁的柵堆疊。柵堆疊與半導(dǎo)體鰭片相交，并包括柵極導(dǎo)體和柵極電介質(zhì)。柵極電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片之間隔開。FinFET可以具有雙柵、三柵或環(huán)柵配置，而且半導(dǎo)體鰭片的寬度(即厚度)小，因此FinFET可以改善柵極導(dǎo)體對溝道區(qū)的載流子的控制以及抑制短溝道效應(yīng)。傳統(tǒng)的制造柵堆疊的工藝包括沉積電介質(zhì)層和導(dǎo)體層，然后光刻形成柵堆疊的圖案。然而，隨著器件尺寸的縮小，在半導(dǎo)體鰭片的長度方向上形成小尺寸(即柵長)的柵極越來越困難。
[0003]因此，仍然期望提供制造小柵極尺寸的半導(dǎo)體器件的方法。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供具有減小的柵極尺寸的FinFET及其制造方法。
[0005]根據(jù)本發(fā)明的一方面，提供一種制造FinFET的方法，包括:形成半導(dǎo)體鰭片；形成源區(qū)和漏區(qū)中的一個；形成犧牲側(cè)墻；以犧牲側(cè)墻作為掩模，形成源區(qū)和漏區(qū)中的另一個；去除犧牲側(cè)墻；以及采用柵堆疊替代犧牲側(cè)墻，該柵堆疊包括柵極導(dǎo)體和柵極電介質(zhì)，柵極電介質(zhì)將柵極導(dǎo)體與半導(dǎo)體鰭片隔開。
[0006]根據(jù)本發(fā)明的另一方面，提供一種FinFET，包括:半導(dǎo)體鰭片；位于半導(dǎo)體鰭片中的源區(qū)和漏區(qū)；位于源區(qū)和漏區(qū)中的一個之上的掩蔽層，掩蔽層具有面對源區(qū)和漏區(qū)中的另一個的側(cè)壁；以及位于源區(qū)和漏區(qū)之間的柵堆疊，柵堆疊柵極電介質(zhì)和柵極導(dǎo)體，其中柵極電介質(zhì)將柵極導(dǎo)體與半導(dǎo)體鰭片隔開。
[0007]本發(fā)明利用犧牲側(cè)墻形成柵堆疊，從而可以比常規(guī)的FinFET的柵長小很多。并且，以犧牲側(cè)墻作為掩模，形成源區(qū)和漏區(qū)中的另一個，相應(yīng)地可以實現(xiàn)柵堆疊與源區(qū)和漏區(qū)的大致對準(zhǔn)。本發(fā)明可以減少掩模的使用以及對復(fù)雜的光刻工藝的需求，從而降低制造成本。
【專利附圖】

【附圖說明】
[0008]通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0009]圖1至10說明根據(jù)本發(fā)明的實施例制造FinFET的方法的流程圖；以及
[0010]圖11示出根據(jù)本發(fā)明的實施例的FinFET的透視圖。
【具體實施方式】[0011]以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個附圖中，相同的元件采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0012]為了簡明起見，可以在一幅圖中描述經(jīng)過數(shù)個步驟后獲得的半導(dǎo)體結(jié)構(gòu)。
[0013]應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時，當(dāng)將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個區(qū)域?qū)⑽挥诹硪粚?、另一個區(qū)域“下面”或“下方”。如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。
[0014]在本申請中，術(shù)語“半導(dǎo)體結(jié)構(gòu)”指在制造半導(dǎo)體器件的各個步驟中形成的整個半導(dǎo)體結(jié)構(gòu)的統(tǒng)稱，包括已經(jīng)形成的所有層或區(qū)域。在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實現(xiàn)本發(fā)明。
[0015]除非在下文中特別指出，F(xiàn)inFET的各個部分可以由本領(lǐng)域的技術(shù)人員公知的材料構(gòu)成。半導(dǎo)體材料例如包括II1-V族半導(dǎo)體，如GaAs、InP、GaN、SiC，以及IV族半導(dǎo)體，如S1、Ge。柵極導(dǎo)體可以由能夠?qū)щ姷母鞣N材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層?xùn)艑?dǎo)體或者是其他導(dǎo)電材料，例如為TaC、TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTax、NiTax, MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu> RuOx和所述各種導(dǎo)電材料的組合。柵極電介質(zhì)可以由SiO2或介電常數(shù)大于SiO2的材料構(gòu)成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3,鈦酸鹽例如包括SrTiO3,氧氮化物例如包括SiON0并且，柵極電介質(zhì)不僅可以由本領(lǐng)域的技術(shù)人員公知的材料形成，也可以采用將來開發(fā)的用于柵極電介質(zhì)的材料。
[0016]在常規(guī)的后柵工藝(即替代柵工藝)`中，在利用“假”柵堆疊以及該假柵堆疊兩側(cè)的側(cè)墻在襯底中制造出源區(qū)和漏區(qū)之后，保留兩側(cè)的側(cè)墻而在側(cè)墻之間限定出孔隙，通過填充孔隙來形成真正的柵堆疊。與此不同，在本發(fā)明中，提出了一種“替代側(cè)墻”工藝。在形成源區(qū)和漏區(qū)之后，保留位于源區(qū)和漏區(qū)之一一側(cè)的材料層，并在該保留的材料層的側(cè)壁上以側(cè)墻的形式形成柵堆疊(特別是，柵導(dǎo)體)。從而可以在較大的空間(具體地，大致為柵區(qū)+源區(qū)和漏區(qū)中另一個的區(qū)域)上來形成柵堆疊，相比于僅在側(cè)墻之間的小柵極開口中形成柵堆疊的常規(guī)工藝，可以使得工藝更加容易進(jìn)行。
[0017]本發(fā)明可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0018]按照本發(fā)明的方法的實施例，執(zhí)行圖1至10所示的步驟，其中在圖4c至IOc中示出俯視圖以及截面圖的截取位置，在圖1至3和4a至IOa中示出在半導(dǎo)體鰭片的寬度方向上沿線A-A截取的截面圖，在圖4b至IOb中示出在半導(dǎo)體鰭片的長度方向上沿線B-B的截面圖
[0019]參見圖1，作為初始結(jié)構(gòu)的半導(dǎo)體襯底是常規(guī)的SOI晶片，從下至上依次包括半導(dǎo)體襯底101、絕緣埋層102和半導(dǎo)體層103。半導(dǎo)體層103的厚度例如約為5nm_20nm，如10nm、15nm,并且，絕緣埋層102的厚度例如約為5nm-30nm,如10nm、15nm、20nm或25nm。
[0020]半導(dǎo)體襯底101材料可為體硅、或SiGe、Ge等IV族半導(dǎo)體材料、或III族-V族化合物半導(dǎo)體(如，砷化鎵)材料。
[0021]絕緣埋層102可以是氧化物埋層、氮氧化物埋層或其他的絕緣埋層。
[0022]半導(dǎo)體層103將用于形成半導(dǎo)體鰭片，并提供FinFET的源區(qū)和漏區(qū)以及溝道區(qū)。半導(dǎo)體層103例如由選自IV族半導(dǎo)體(如，硅、鍺或硅鍺)或III族-V族化合物半導(dǎo)體(如，砷化鎵)的半導(dǎo)體材料組成，本實施例中，半導(dǎo)體層103可為單晶Si或SiGe。
[0023]用于形成上述SOI晶片的工藝是已知的。例如，可以使用SmartCut?(稱為“智能剝離”或“智能切割”)方法，包括將分別包含通過熱氧化或沉積形成的氧化物表面層的兩個晶片彼此鍵合，其中，兩個晶片之一已經(jīng)進(jìn)行氫注入，從而在氧化物表面層以下的一定深度的硅本體內(nèi)形成氫注入?yún)^(qū)域，然后，在壓力、溫度升高等情況下氫注入?yún)^(qū)域轉(zhuǎn)變成微空腔層，從而有利于使微空腔層兩邊的部分分離，剝離后包含鍵合的氧化物表面層的部分作為SOI晶片來使用。通過控制熱氧化或沉積的工藝參數(shù)，可以改變SOI晶片的絕緣埋層的厚度。通過控制氫注入的能量，可以改變SOI晶片中包含的半導(dǎo)體層的厚度。
[0024]接下來，將半導(dǎo)體層103圖案化為半導(dǎo)體鰭片103’，如圖2所示。該圖案化可以包括以下步驟:通過包含曝光和顯影的光刻工藝，在半導(dǎo)體層103上形成含有圖案的光抗蝕劑掩模PRl ;通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，去除半導(dǎo)體層103的暴露部分，該蝕刻停止在絕緣埋層102的頂部。
[0025]接下來，通過在溶劑中溶解或灰化去除光抗蝕劑掩模PRl。然后，通過已知的沉積工藝，如CVD (化學(xué)氣相沉積)、PVD (物理氣相沉積)、原子層沉積、濺射等，在半導(dǎo)體結(jié)構(gòu)的表面上形成共形的氧化物層104和覆蓋的第一掩蔽層105 (例如，氮化硅)，如圖3所示。例如通過化學(xué)機(jī)械拋光(CMP)平整半導(dǎo)體結(jié)構(gòu)的表面。通過控制時間，使得CMP僅去除第一掩蔽層105的一部分，而沒有到達(dá)氧化物層104。為了有利于在半導(dǎo)體鰭片103’上形成犧牲側(cè)墻，希望保留厚度足夠大的第一掩蔽層105以提供用于形成犧牲側(cè)墻的側(cè)壁。而且，第一掩蔽層105還提供對半導(dǎo)體鰭片103’的機(jī)械支撐。第一掩蔽層105的厚度約為半導(dǎo)體鰭片103’的高度的兩倍以上。
[0026]接下來，采用光致抗蝕劑掩模，通過上述的圖案化工藝將第一掩蔽層105圖案化，以暴露半導(dǎo)體鰭片103’將用于形成源區(qū)和漏區(qū)之一部分，如圖4a、4b和4c所示。在該圖案化工藝的蝕刻步驟中，相對于氧化物層104去除第一掩蔽層105的暴露部分。圖案化之后的第一掩蔽層105具有沿著垂直于半導(dǎo)體鰭片103’的長度方向延伸的側(cè)壁。
[0027]接下來，以第一掩蔽層105作為硬掩模，對半導(dǎo)體鰭片103’進(jìn)行第一次離子注入以形成源區(qū)和漏區(qū)之一(未示出)，如圖5a、5b和5c所示。第一次離子注入中，對于P型器件，可以通過注入P型雜質(zhì)如In、BF2或B ;對于η型器件，可以通過注入η型雜質(zhì)如As或P。
[0028]按照設(shè)計需要，還可以進(jìn)行附加的離子注入以形成延伸區(qū)和暈圈區(qū)。在用于形成延伸區(qū)的附加的離子注入中，對于P型器件，可以注入上述的P型雜質(zhì)，對于η型器件，可以注入上述的η型雜質(zhì)。在用于形成暈圈區(qū)的附加的離子注入中，對于P型器件，可以注入上述的η型雜質(zhì)，對于η型器件，可以注入上述的P型雜質(zhì)。
[0029]可選地，在第一次離子注入之后，可以進(jìn)行退火處理例如尖峰退火、激光退火、快速退火等，以激活注入的雜質(zhì)。[0030]接下來，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)上例如沉積第二掩蔽層106(例如，氧化硅)。然后進(jìn)行平面化處理，例如采用CMP，獲得平整的半導(dǎo)體結(jié)構(gòu)的表面，如圖6a、6b和6c所不。該CMP以第一掩蔽層105作為停止層。結(jié)果,第二掩蔽層106和第一掩蔽層105相互鄰接，并且分別覆蓋半導(dǎo)體鰭片103’上已經(jīng)形成源區(qū)和漏區(qū)之一的部分和將要形成源區(qū)和漏區(qū)中的另一個的部分。
[0031]接下來，通過選擇性的干法蝕刻或濕法蝕刻，例如RIE，相對于鄰接的第二掩蔽層106和位于下方的氧化物層104，選擇性地去除第一掩蔽層105，如圖7a、7b和7c所示。該蝕刻暴露第二掩蔽層106的一個側(cè)壁，并且不需要使用附加的光致抗蝕劑掩模。
[0032]接下來，通過上述的已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上沉積例如10-50納米的氮化物層，然后通過各向異性蝕刻在第二掩蔽層106的側(cè)壁上形成犧牲側(cè)墻107，如圖8a、8b和Sc所示。該犧牲側(cè)墻107的形成和材料與常規(guī)的柵極側(cè)墻相同，并且沿著垂直于半導(dǎo)體鰭片103’的長度方向延伸。如下文將要描述的那樣，該犧牲側(cè)墻107最終去除并由柵堆疊代替。
[0033]接下來，以第二掩蔽層106和犧牲側(cè)墻107作為硬掩模，對半導(dǎo)體鰭片103’進(jìn)行第二次離子注入以形成源區(qū)和漏區(qū)中的另一個(未示出)，如圖9a、9b和9c所示。第二次離子注入中，對于P型器件，可以注入上述的P型雜質(zhì)，對于η型器件，可以注入上述的η型雜質(zhì)。
[0034]按照設(shè)計需要，還可以進(jìn)行附加的離子注入以形成延伸區(qū)和暈圈區(qū)。在用于形成延伸區(qū)的附加的離子注入中，對于P型器件，可以注入上述的P型雜質(zhì)，對于η型器件，可以注入上述的η型雜質(zhì)。在用于形成暈圈區(qū)的附加的離子注入中，對于P型器件，可以注入上述的η型雜質(zhì)，對于η型器件，可以注入上述的P型雜質(zhì)。
[0035]可選地，在第二次離子注入之后，可以進(jìn)行退火處理例如尖峰退火、激光退火、快速退火等，以激活注入的雜質(zhì)。
[0036]接下來，采用合適的蝕刻劑，通過上述的干法蝕刻或濕法蝕刻，例如RIE，相對于鄰接的第二掩蔽層106和位于下方的氧化物層104，選擇性地去除犧牲側(cè)墻107。在完全去除犧牲側(cè)墻之后，采用合適的蝕刻劑，進(jìn)一步去除之前位于下方的氧化物層104的未被鄰接的第二掩蔽層106遮擋的部分。在去除下方的氧化物層104時，鄰接的第二掩蔽層106也可能受到蝕刻。由于第二掩蔽層106的厚度可以遠(yuǎn)大于氧化物層104，因此第二掩蔽層106在蝕刻之后仍然保留，只是厚度稍有減小。這可以通過控制蝕刻時間來實現(xiàn)。
[0037]然后，通過已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上依次形成共形的電介質(zhì)層(例如HfO2)以及柵極導(dǎo)體層(例如多晶硅)。對導(dǎo)體層進(jìn)行各向異性蝕刻，以去除導(dǎo)體層與半導(dǎo)體襯底101的主表面平行延伸的部分。柵極導(dǎo)體層位于第二掩蔽層106的側(cè)壁上的垂直延伸的部分保留，形成側(cè)墻形式的柵極導(dǎo)體109。進(jìn)一步地，采用柵極導(dǎo)體109作為硬掩模并采用合適的蝕刻劑，相對于柵極導(dǎo)體109和第二掩蔽層106選擇性地去除電介質(zhì)層的暴露部分，以形成柵極電介質(zhì)108。柵堆疊包括柵極電介質(zhì)108和柵極導(dǎo)體109，其中柵極電介質(zhì)108將柵極導(dǎo)體109與半導(dǎo)體鰭片103’隔開，如圖10a、IOb和IOc所示。
[0038]電介質(zhì)層的厚度約為2-5納米。柵極導(dǎo)體層的厚度約為10-45納米。結(jié)果，通過控制柵極導(dǎo)體層的厚度，所形成的柵極導(dǎo)體109與圖8a、8b和Sc所示的犧牲側(cè)墻107大致對準(zhǔn)，進(jìn)而使得所形成的柵極導(dǎo)體109與延伸區(qū)Illa和源區(qū)和漏區(qū)中的另一個Illb大致對準(zhǔn)。
[0039]可選地，在柵極導(dǎo)體109和柵極電介質(zhì)108之間還可以形成功函數(shù)調(diào)節(jié)層(未示出)O 功函數(shù)調(diào)節(jié)層例如可以包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN,RuTa, NiTa, MoN、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtS1、Ni3S1、Pt、Ru、Ir、Mo、HfRu、RuOx 及其組合，厚度可以約為2-10nm。正如本領(lǐng)域的技術(shù)人員已知的那樣，功函數(shù)調(diào)節(jié)層是優(yōu)選的層，包含功函數(shù)調(diào)節(jié)層的柵堆疊(如Hf02/TiN/多晶Si)可以有利地獲得減小的柵極漏電流。
[0040]在形成包括柵極電介質(zhì)108和柵極導(dǎo)體109的柵堆疊之后，柵極導(dǎo)體109的一個側(cè)壁與第二掩蔽層106的側(cè)壁鄰接，另一個側(cè)壁則是暴露的。可以進(jìn)一步按照常規(guī)的步驟(例如結(jié)合圖8a、8b和Sc描述的用于形成犧牲側(cè)墻107的那些步驟)，在半導(dǎo)體結(jié)構(gòu)的表面上形成共形的氮化物層(例如，氮化硅)，并通過各向異性蝕刻將該氮化物層形成為側(cè)墻(未示出)。該氮化物層覆蓋柵極導(dǎo)體109的暴露側(cè)壁，使得柵極導(dǎo)體109與相鄰的源區(qū)或漏區(qū)和導(dǎo)電通道電隔離。在圖10所示的步驟之后，在所得到的半導(dǎo)體結(jié)構(gòu)上形成層間絕緣層、位于層間絕緣層中的導(dǎo)電通道、位于層間絕緣層上表面的布線或電極，從而完成FinFET的其他部分。
[0041]圖11示出根據(jù)本發(fā)明的實施例的FinFET 100的透視圖。該FinFETlOl例如由SOI晶片形成。SOI晶片包括半導(dǎo)體襯底101、絕緣埋層102和半導(dǎo)體層103，其中絕緣埋層102位于半導(dǎo)體襯底101和半導(dǎo)體層103之間。半導(dǎo)體鰭片103’由半導(dǎo)體層103形成。FinFET 100的源區(qū)和漏區(qū)(未示出)形成在半導(dǎo)體鰭片103’的兩個不同部分中。氧化物層104和第二掩蔽層106位于源區(qū)和漏區(qū)中的一個上方。該氧化物層104和氧化物106作為層間介質(zhì)層的一部分。該氧化物層104和氧化物106具有與源區(qū)和漏區(qū)中的另一個相鄰的側(cè)壁，從而為柵堆疊提供機(jī)械支撐。柵堆疊包括柵極電介質(zhì)108和柵極導(dǎo)體109。柵極電介質(zhì)108將柵極導(dǎo)體109與半導(dǎo)體鰭片103’隔開，并且包括位于第二掩蔽層106的側(cè)壁上的第一部分和位于半導(dǎo)體鰭片103’上的第二部分。也即，在與半導(dǎo)體鰭片103’的長度方向平行且經(jīng)過半導(dǎo)體鰭片103’的截面中，柵極電介質(zhì)108的截面形狀為L形。柵堆疊與源區(qū)和漏區(qū)大致對準(zhǔn)。并且，柵堆疊與半導(dǎo)體鰭片103’相交，例如沿著垂直于半導(dǎo)體鰭片103’的長度方向延伸。
[0042]在以上的描述中，對于各層的構(gòu)圖、蝕刻等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結(jié)合使用。
[0043]以上對本發(fā)明的實施例進(jìn)行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
【權(quán)利要求】
1.一種制造FinFET的方法，包括: 形成半導(dǎo)體鰭片； 形成源區(qū)和漏區(qū)中的一個； 形成犧牲側(cè)墻； 以犧牲側(cè)墻作為掩模，形成源區(qū)和漏區(qū)中的另一個； 去除犧牲側(cè)墻；以及 采用柵堆疊替代犧牲側(cè)墻，該柵堆疊包括柵極導(dǎo)體和柵極電介質(zhì)，柵極電介質(zhì)將柵極導(dǎo)體與半導(dǎo)體鰭片隔開。
2.根據(jù)權(quán)利要求1所述的方法，其中在形成源區(qū)和漏區(qū)中的一個的步驟中以第一掩蔽層作為硬掩模。
3.根據(jù)權(quán)利要求2所述的方法，其中形成犧牲側(cè)墻的步驟包括: 形成與第一掩蔽層鄰接的第二掩蔽層； 去除第一掩蔽層以暴露第二掩蔽層的一個側(cè)壁；以及 在第二掩蔽層的暴露的側(cè)壁上形成犧牲側(cè)墻。
4.根據(jù)權(quán)利要求3所述的方法，其中在形成源區(qū)和漏區(qū)中的另一個的步驟中，第二掩蔽層遮擋所述源區(qū)和漏區(qū)中的一個。
5.根據(jù)權(quán)利要求3所述的方法，其中采用柵堆疊替代犧牲側(cè)墻包括: 去除犧牲側(cè)墻； 形成共形的電介質(zhì)層； 在電介質(zhì)層上形成共形的導(dǎo)體層； 將導(dǎo)體層圖案化為柵極導(dǎo)體；以及 以柵極導(dǎo)體作為掩模，將電介質(zhì)層圖案化為柵極電介質(zhì)，使得柵極電介質(zhì)包括位于第二掩蔽層的側(cè)壁上的第一部分和位于半導(dǎo)體鰭片上的第二部分。
6.根據(jù)權(quán)利要求1所述的方法，其中柵極導(dǎo)體的厚度與犧牲側(cè)墻的厚度大致相等。
7.一種 FinFET，包括: 半導(dǎo)體鰭片； 位于半導(dǎo)體鰭片中的源區(qū)和漏區(qū)； 位于源區(qū)和漏區(qū)中的一個之上的掩蔽層，掩蔽層具有面對源區(qū)和漏區(qū)中的另一個的側(cè)壁；以及 位于源區(qū)和漏區(qū)之間的柵堆疊，柵堆疊柵極電介質(zhì)和柵極導(dǎo)體，其中柵極電介質(zhì)將柵極導(dǎo)體與半導(dǎo)體鰭片隔開。
8.根據(jù)權(quán)利要求7所述的FinFET，其中，柵極電介質(zhì)包括位于掩蔽層的側(cè)壁上的第一部分和位于半導(dǎo)體鰭片上的第二部分。
9.根據(jù)權(quán)利要求7所述的FinFET，其中，掩蔽層是層間絕緣層的一部分。
【文檔編號】H01L29/423GK103855027SQ201210520949
【公開日】2014年6月11日 申請日期:2012年12月6日 優(yōu)先權(quán)日:2012年12月6日
【發(fā)明者】朱慧瓏, 梁擎擎 申請人:中國科學(xué)院微電子研究所