FinFET及其制造方法
【專利摘要】公開了一種FinFET及其制造方法。制造FinFET的方法包括：圖案化半導(dǎo)體襯底以形成脊?fàn)钗?；進(jìn)行離子注入，使得在脊?fàn)钗镏行纬蓳诫s穿通阻止層，并且半導(dǎo)體襯底位于摻雜穿通阻止層上方的部分形成半導(dǎo)體鰭片；形成與半導(dǎo)體鰭片相交的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開；形成圍繞柵極導(dǎo)體的柵極側(cè)墻；以及在半導(dǎo)體鰭片位于柵堆疊兩側(cè)的部分中形成源區(qū)和漏區(qū)。摻雜穿通阻止層將半導(dǎo)體鰭片和半導(dǎo)體襯底隔開，從而可以斷開源區(qū)和漏區(qū)之間經(jīng)由半導(dǎo)體襯底的漏電流路徑。
【專利說明】FinFET及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)，更具體地，涉及FinFET及其制作方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體器件的尺寸越來越小，短溝道效應(yīng)愈加明顯。為了抑制短溝道效應(yīng)，提出了在SOI晶片或塊狀半導(dǎo)體襯底上形成的FinFET。FinFET包括在半導(dǎo)體材料的鰭片(fin)的中間形成的溝道區(qū)，以及在鰭片兩端形成的源/漏區(qū)。柵電極在溝道區(qū)的兩個(gè)側(cè)面包圍溝道區(qū)(即雙柵結(jié)構(gòu))，從而在溝道各側(cè)上形成反型層。由于整個(gè)溝道區(qū)都能受到柵極的控制，因此能夠起到抑制短溝道效應(yīng)的作用。
[0003]在批量生產(chǎn)中，與使用SOI晶片相比，使用塊狀的半導(dǎo)體襯底制造的FinFET成本效率更高，從而廣泛采用。然而，在使用半導(dǎo)體襯底的FinFET中難以控制半導(dǎo)體鰭片的高度，并且在源區(qū)和漏區(qū)之間可能形成經(jīng)由半導(dǎo)體襯底的導(dǎo)電路徑，從而產(chǎn)生漏電流的問題。
[0004]為了減小源區(qū)和漏區(qū)之間的漏電流，可以在半導(dǎo)體鰭片下方形成摻雜穿通阻止層(punch-through-stopper layer)。例如,通過對(duì)半導(dǎo)體襯底進(jìn)行離子注入形成摻雜區(qū)，以提供摻雜穿通阻止層，然后將半導(dǎo)體襯底位于穿通阻止層上方的部分圖案化為半導(dǎo)體鰭片。
[0005]然而，摻雜區(qū)的濃度分布導(dǎo)致其難以形成明顯的邊界。利用摻雜區(qū)提供的摻雜穿通阻止層的深度位置及其厚度難以清晰地限定。進(jìn)一步地，位于摻雜穿通阻止層上方的半導(dǎo)體鰭片的厚度也難以清晰地限定。半導(dǎo)體鰭片與摻雜穿通阻止層之間的過渡區(qū)域可能成為潛在的漏電流路徑，并且導(dǎo)致FinFET的閾值電壓不期望地發(fā)生隨機(jī)變化。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的是在基于半導(dǎo)體襯底的FinFET中減小源區(qū)和漏區(qū)之間的漏電流，并且減小閾值電壓的隨機(jī)變化。
[0007]根據(jù)本發(fā)明的一方面，提供一種制造FinFET的方法，包括:圖案化半導(dǎo)體襯底以形成脊?fàn)钗?；進(jìn)行離子注入，使得在脊?fàn)钗镏行纬蓳诫s穿通阻止層，并且半導(dǎo)體襯底位于摻雜穿通阻止層上方的部分形成半導(dǎo)體鰭片；形成與半導(dǎo)體鰭片相交的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開；形成圍繞柵極導(dǎo)體的柵極側(cè)墻；以及在半導(dǎo)體鰭片位于柵堆疊兩側(cè)的部分中形成源區(qū)和漏區(qū)。
[0008]根據(jù)本發(fā)明的另一方面，提供一種FinFET，包括:半導(dǎo)體襯底；位于半導(dǎo)體襯底上的摻雜穿通阻止層；位于摻雜穿通阻止層上的半導(dǎo)體鰭片；與半導(dǎo)體鰭片相交的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開；以及位于半導(dǎo)體鰭片兩端的源區(qū)和漏區(qū)，其中摻雜穿通阻止層和半導(dǎo)體鰭片均由半導(dǎo)體襯底形成。
[0009]在本發(fā)明的FinFET中，采用摻雜穿通阻止層將半導(dǎo)體鰭片和半導(dǎo)體襯底隔開，從而可以斷開源區(qū)和漏區(qū)之間經(jīng)由半導(dǎo)體襯底的漏電流路徑。由于在形成脊?fàn)钗镏筮M(jìn)行離子注入，在脊?fàn)钗锏纳疃确较蛏闲纬啥盖偷膿诫s分布，可以更清晰地限定摻雜穿通阻止層的上邊界和下邊界，以及更清楚地限定位于摻雜穿通阻止層上方的半導(dǎo)體鰭片的高度。本發(fā)明的FinFET可以減小漏電流和減小閾值電壓的隨機(jī)變化。在一個(gè)優(yōu)選的實(shí)施例中，在應(yīng)力作用層中形成的源區(qū)和漏區(qū)可以向半導(dǎo)體鰭片中的溝道區(qū)施加合適的應(yīng)力以提供載流子的遷移率。
【專利附圖】

【附圖說明】
[0010]通過以下參照附圖對(duì)本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0011]通過以下參照附圖對(duì)本發(fā)明實(shí)施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0012]圖1-6是示出了根據(jù)本發(fā)明的第一實(shí)施例的制造半導(dǎo)體器件的方法的各個(gè)階段的半導(dǎo)體結(jié)構(gòu)的示意圖，其中在圖4中還示出摻雜穿通阻止層中的摻雜分布。
[0013]圖7-9示出了根據(jù)本發(fā)明的一個(gè)優(yōu)選實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的半導(dǎo)體結(jié)構(gòu)的示意圖。
【具體實(shí)施方式】
[0014]以下將參照附圖更詳細(xì)地描述本發(fā)明。在各個(gè)附圖中，相同的元件采用類似的附圖標(biāo)記來表示。為了清楚起見，附圖中的各個(gè)部分沒有按比例繪制。
[0015]為了簡(jiǎn)明起見，可以在一幅圖中描述經(jīng)過數(shù)個(gè)步驟后獲得的半導(dǎo)體結(jié)構(gòu)。
[0016]應(yīng)當(dāng)理解，在描述器件的結(jié)構(gòu)時(shí)，當(dāng)將一層、一個(gè)區(qū)域稱為位于另一層、另一個(gè)區(qū)域“上面”或“上方”時(shí)，可以指直接位于另一層、另一個(gè)區(qū)域上面，或者在其與另一層、另一個(gè)區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉(zhuǎn)，該一層、一個(gè)區(qū)域?qū)⑽挥诹硪粚?、另一個(gè)區(qū)域“下面”或“下方”。
[0017]如果為了描述直接位于另一層、另一個(gè)區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。
[0018]在本申請(qǐng)中，術(shù)語“半導(dǎo)體結(jié)構(gòu)”指在制造半導(dǎo)體器件的各個(gè)步驟中形成的整個(gè)半導(dǎo)體結(jié)構(gòu)的統(tǒng)稱，包括已經(jīng)形成的所有層或區(qū)域。在下文中描述了本發(fā)明的許多特定的細(xì)節(jié)，例如器件的結(jié)構(gòu)、材料、尺寸、處理工藝和技術(shù)，以便更清楚地理解本發(fā)明。但正如本領(lǐng)域的技術(shù)人員能夠理解的那樣，可以不按照這些特定的細(xì)節(jié)來實(shí)現(xiàn)本發(fā)明。
[0019]除非在下文中特別指出，F(xiàn)inFET的各個(gè)部分可以由本領(lǐng)域的技術(shù)人員公知的材料構(gòu)成。半導(dǎo)體材料例如包括II1-V族半導(dǎo)體，如GaAs、InP、GaN、SiC,以及IV族半導(dǎo)體，如S1、Ge。柵極導(dǎo)體可以由能夠?qū)щ姷母鞣N材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層?xùn)艠O導(dǎo)體或者是其他導(dǎo)電材料，例如為TaC、TiN, TaTbN, TaErN,TaYbN, TaSiN, HfSiN, MoSiN, RuTax、NiTax, MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu、RuOx和所述各種導(dǎo)電材料的組合。柵極電介質(zhì)可以由SiO2或介電常數(shù)大于SiO2的材料構(gòu)成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2, La2O3，氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3,鈦酸鹽例如包括SrTiO3,氧氮化物例如包括SiON。并且，柵極電介質(zhì)不僅可以由本領(lǐng)域的技術(shù)人員公知的材料形成，也可以采用將來開發(fā)的用于柵極電介質(zhì)的材料。
[0020]本發(fā)明可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0021]參照?qǐng)D1-6描述根據(jù)本發(fā)明的第一實(shí)施例的制造半導(dǎo)體器件的方法的示例流程，其中，在圖5a-6a中示出了半導(dǎo)體結(jié)構(gòu)的俯視圖及截面圖的截取位置，在圖1_4、5b_6b中示出在半導(dǎo)體鰭片的寬度方向上沿線A-A截取的半導(dǎo)體結(jié)構(gòu)的截面圖，在圖5c-6c中示出在半導(dǎo)體鰭片的長(zhǎng)度方向上沿線B-B截取的半導(dǎo)體結(jié)構(gòu)的截面圖。
[0022]如圖1所示，通過旋涂在半導(dǎo)體襯底101上形成光致抗蝕劑層PR1，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層PRl形成用于限定半導(dǎo)體鰭片的形狀(例如，條帶)的圖案。
[0023]采用光致抗蝕劑層PRl作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕刻、反應(yīng)離子蝕刻、激光燒蝕，或者通過使用蝕刻劑溶液的濕法蝕刻，去除半導(dǎo)體襯底101的暴露部分。通過控制蝕刻的時(shí)間，可以控制半導(dǎo)體襯底101中的蝕刻深度，從而在半導(dǎo)體襯底101中形成開口，并且在開口之間限定脊?fàn)钗铩?br> [0024]然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層PR1。例如通過高密度等離子體沉積(HDP)工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第一絕緣層102 (例如，氧化硅)，以填充半導(dǎo)體襯底101中的開口。通過控制工藝淀積參數(shù)，使得第一絕緣層102在脊?fàn)钗锏捻敳可系牟糠趾穸冗h(yuǎn)遠(yuǎn)小于位于脊?fàn)钗镏g的開口內(nèi)的部分厚度，優(yōu)選為脊?fàn)钗锏捻敳可系牟糠趾穸刃∮谖挥诩範(fàn)钗镏g的開口內(nèi)的部分厚度的三分之一，優(yōu)選小于四分之一，且優(yōu)選為第一絕緣層102在脊?fàn)钗锏捻敳可系牟糠值暮穸刃∮诩範(fàn)钗镏g間距(即開口寬度)的一半。在本發(fā)明的一個(gè)實(shí)施例中，其中第一絕緣層102在開口內(nèi)的部分的厚度大于80nm，第一絕緣層102位于脊?fàn)钗镯敳康牟糠值暮穸刃∮?0nm。
[0025]通過選擇性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，回蝕刻第一絕緣層102，如圖2所示。該蝕刻不僅去除第一絕緣層102位于脊?fàn)钗锏捻敳可系牟糠郑覝p小第一絕緣層102位于開口內(nèi)的部分的厚度。第一絕緣層102限定開口的深度?？刂莆g刻的時(shí)間，使得開口的深度應(yīng)當(dāng)大致等于將要形成的半導(dǎo)體鰭片的高度。
[0026]然后，在未使用掩模的情形下進(jìn)行離子注入，如圖3所示。在半導(dǎo)體襯底101中形成的摻雜區(qū)將提供摻雜穿通阻止層。如圖中的實(shí)心箭頭所示，離子注入可以垂直于半導(dǎo)體結(jié)構(gòu)的表面?？刂齐x子注入的參數(shù)，使得摻雜區(qū)位于半導(dǎo)體襯底101的脊?fàn)钗镏械念A(yù)定深度并且具有期望的摻雜濃度。應(yīng)當(dāng)注意，由于脊?fàn)钗锏男螤钜蜃?，在離子注入中，一部分摻雜劑(離子或元素)可能從脊?fàn)钗锷⑸涞降谝唤^緣層102中，從而有利于在深度方向上形成陡峭的摻雜分布。第一絕緣層102阻擋摻雜劑進(jìn)一步進(jìn)入半導(dǎo)體襯底101位于開口中的部分中。并且，已經(jīng)進(jìn)入第一絕緣層102的摻雜劑可以向脊?fàn)钗飻U(kuò)散，在半導(dǎo)體鰭片的寬度方向上也形成摻雜分布。
[0027]在離子注入中，針對(duì)不同類型的FinFET可以采用不同的摻雜劑。在N型FinFET中可以使用P型摻雜劑，例如B、In，在P型FinFET中可以使用N型摻雜劑，例如P、As。將要形成的摻雜穿通阻止層的摻雜類型與源區(qū)和漏區(qū)的摻雜類型相反，從而可以斷開源區(qū)和漏區(qū)之間的漏電流路徑。在離子注入之后，在半導(dǎo)體襯底101的脊?fàn)钗镏行纬傻膿诫s區(qū)提供摻雜穿通阻止層103，如圖4(a)所示。該脊?fàn)钗镂挥趽诫s穿通阻止層103之上的部分形成半導(dǎo)體鰭片104。并且，半導(dǎo)體鰭片104與半導(dǎo)體襯底101之間由穿通阻止層103隔開。
[0028]在圖4(b)中，曲線a說明根據(jù)本發(fā)明的方法在形成脊?fàn)钗镏筮M(jìn)行離子注入之后在深度方向(即圖4(a)所示的Y方向)上的摻雜濃度分布，曲線b說明根據(jù)現(xiàn)有技術(shù)的方法在大面積的平整半導(dǎo)體襯底(即形成脊?fàn)钗镏暗陌雽?dǎo)體襯底)中進(jìn)行離子注入之后在深度方向的摻雜濃度分布。在一個(gè)示例中，示出了在形成脊?fàn)钗镏笞⑷隝n的模擬摻雜濃度分布曲線a，選擇的深度約為0.2μπι。與現(xiàn)有技術(shù)相比，根據(jù)本發(fā)明的方法在形成脊?fàn)钗镏筮M(jìn)行的離子注入獲得的摻雜穿通阻止層在深度方向上具有陡峭的摻雜濃度分布。
[0029]在圖4(c)中，曲線說明根據(jù)本發(fā)明的方法在形成脊?fàn)钗镏筮M(jìn)行離子注入之后在半導(dǎo)體鰭片的寬度方向(即圖4(a)中的X方向)上的摻雜濃度分布。在一個(gè)示例中，示出了在形成脊?fàn)钗镏笞⑷隝n的模擬摻雜濃度分布曲線a，選擇的深度約為0.2 μ m。與現(xiàn)有技術(shù)相比，根據(jù)本發(fā)明的方法在形成脊?fàn)钗镏筮M(jìn)行的離子注入獲得的摻雜區(qū)在寬度方向上具有陡峭的摻雜濃度分布。由于進(jìn)入第一絕緣層102的摻雜劑可以向脊?fàn)钗飻U(kuò)散，在寬度方向上也形成摻雜分布。根據(jù)本發(fā)明的方法在形成脊?fàn)钗镏筮M(jìn)行的離子注入獲得的摻雜穿通阻止層中間部分的摻雜濃度大于兩端部分的摻雜濃度。
[0030]然后，通過已知的沉積工藝，如電子束蒸發(fā)(EBM)、化學(xué)氣相沉積(CVD)、原子層沉積(ALD)、濺射等，在半導(dǎo)體結(jié)構(gòu)的表面上形成柵極電介質(zhì)105 (例如，氧化硅或氮化硅)。在一個(gè)不例中，該柵極電介質(zhì)105為約0.8-1.5nm厚的氧化娃層。柵極電介質(zhì)105覆蓋半導(dǎo)體鰭片104的頂部表面和側(cè)面。
[0031]通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成導(dǎo)體層(例如，摻雜多晶硅)。如果需要，可以對(duì)導(dǎo)體層進(jìn)行化學(xué)機(jī)械拋光(CMP)，以獲得平整的表面。
[0032]采用光致抗蝕劑掩模，將該導(dǎo)體層圖案化為與半導(dǎo)體鰭片相交的柵極導(dǎo)體106，并且進(jìn)一步去除柵極電介質(zhì)105的暴露部分，如圖5a、5b和5c所示。柵極導(dǎo)體106和柵極電介質(zhì)105 —起形成柵堆疊。在圖5a、5b和5c所示的示例中，柵極導(dǎo)體106的形狀為條帶，并且沿著與半導(dǎo)體鰭片的長(zhǎng)度垂直的方向延伸。
[0033]然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成氮化物層。在一個(gè)示例中，該氮化物層為厚度約5-20nm的氮化硅層。通過各向異性的蝕刻工藝(例如，反應(yīng)離子蝕刻)，去除氮化物層的橫向延伸的部分，使得氮化物層位于柵極導(dǎo)體106的側(cè)面上的垂直部分保留，從而形成柵極側(cè)墻107，如圖6a、6b和6c所示。通常，由于形狀因子，半導(dǎo)體鰭片104側(cè)面上的氮化物層厚度比柵極導(dǎo)體106的側(cè)面上的氮化物層厚度小，從而在該蝕刻步驟中可以完全去除半導(dǎo)體鰭片104側(cè)面上的氮化物層。否則，半導(dǎo)體鰭片104側(cè)面上的氮化物層厚度太大可能妨礙形成柵極側(cè)墻?？梢圆捎酶郊拥难谀＿M(jìn)一步去除半導(dǎo)體鰭片104側(cè)面上的氮化物層。
[0034]該蝕刻暴露半導(dǎo)體鰭片104位于柵極導(dǎo)體106兩側(cè)的部分的頂部表面和側(cè)面。然后，可以按照常規(guī)的工藝在半導(dǎo)體鰭片104的暴露部分中形成源區(qū)和漏區(qū)。
[0035]參照?qǐng)D7-9描述根據(jù)本發(fā)明的優(yōu)選實(shí)施例的制造半導(dǎo)體器件的方法的一部分階段的示例流程，其中，在圖7a_9a中示出了半導(dǎo)體結(jié)構(gòu)的俯視圖及截面圖的截取位置，在圖7b-9b中示出在半導(dǎo)體鰭片的寬度方向上沿線A-A截取的半導(dǎo)體結(jié)構(gòu)的截面圖，在圖7c-9c中示出在半導(dǎo)體鰭片的長(zhǎng)度方向上沿線B-B截取的半導(dǎo)體結(jié)構(gòu)的截面圖。
[0036]根據(jù)該優(yōu)選實(shí)施例，在圖6所示的步驟之后進(jìn)一步執(zhí)行圖7至9所示的步驟以形成應(yīng)力作用層，并且在應(yīng)力作用層中形成源區(qū)和漏區(qū)。
[0037]通過上述已知的蝕刻工藝(例如，反應(yīng)離子蝕刻)，相對(duì)于柵極側(cè)墻107選擇性地去除半導(dǎo)體鰭片104位于柵極導(dǎo)體106兩側(cè)的部分，如圖7a、7b和7c所示。該蝕刻可以在摻雜穿通阻止層107的頂部表面停止，或者進(jìn)一步去除摻雜穿通阻止層107的一部分(如圖7c所示)。該蝕刻還可能去除柵極導(dǎo)體106的一部分。由于柵極導(dǎo)體106的厚度可以比半導(dǎo)體鰭片104的高度大很多，因此，該蝕刻僅僅減小了柵極導(dǎo)體106的厚度，而沒有完全去除柵極導(dǎo)體106 (如圖7c所示)。
[0038]然后，通過上述已知的沉積工藝，在摻雜穿通阻止層107上外延生長(zhǎng)應(yīng)力作用層108，如圖8a、8b和8c所示。應(yīng)力作用層108還形成在柵極導(dǎo)體106上。該應(yīng)力作用層108的厚度應(yīng)當(dāng)足夠大，使得應(yīng)力作用層108的頂部表面高于或等于半導(dǎo)體鰭片104的頂部表面，以最大化在半導(dǎo)體鰭片104施加的應(yīng)力。
[0039]針對(duì)不同類型的FinFET可以形成不同的應(yīng)力作用層108。通過應(yīng)力作用層向FinFET的溝道區(qū)施加合適的應(yīng)力，可以提高載流子的遷移率，從而減小導(dǎo)通電阻并提高器件的開關(guān)速度。為此，采用與半導(dǎo)體鰭片104的材料不同的半導(dǎo)體材料形成源區(qū)和漏區(qū)，可以產(chǎn)生期望的應(yīng)力。對(duì)于N型FinFET，應(yīng)力作用層108例如是在Si襯底上形成的C的含量約為原子百分比0.2-2%的Si: C層，沿著溝道區(qū)的縱向方向?qū)系绤^(qū)施加拉應(yīng)力。對(duì)于P型FinFET，應(yīng)力作用層108例如是在Si襯底上形成的Ge的含量約為原子百分比15-75%的SiGe層，沿著溝道區(qū)的縱向方向?qū)系绤^(qū)施加壓應(yīng)力。
[0040]然后，通過上述已知的沉積工藝，在半導(dǎo)體結(jié)構(gòu)的表面上形成第二絕緣層109(例如，氧化硅)。對(duì)半導(dǎo)體結(jié)構(gòu)進(jìn)行化學(xué)機(jī)械拋光，以獲得平整的表面，如圖9a、9b和9c所示。該化學(xué)機(jī)械拋光去除了第二絕緣層109位于柵極導(dǎo)體110上方的一部分，從而暴露出柵極導(dǎo)體110上方的應(yīng)力作用層112和柵極側(cè)墻111。進(jìn)一步地，該化學(xué)機(jī)械拋光可以去除柵極導(dǎo)體110上方的應(yīng)力作用層112以及柵極側(cè)墻111的一部分，從而暴露柵極導(dǎo)體106。
[0041]根據(jù)上述的各個(gè)實(shí)施例，在形成源區(qū)和漏區(qū)之后，可以在所得到的半導(dǎo)體結(jié)構(gòu)上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成FinFET的其他部分。
[0042]在以上的描述中，對(duì)于各層的構(gòu)圖、蝕刻等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實(shí)施例，但是這并不意味著各個(gè)實(shí)施例中的措施不能有利地結(jié)合使用。
[0043]以上對(duì)本發(fā)明的實(shí)施例進(jìn)行了描述。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
【權(quán)利要求】
1.一種制造FinFET的方法，包括: 圖案化半導(dǎo)體襯底以形成脊?fàn)钗铮? 進(jìn)行離子注入，使得在脊?fàn)钗镏行纬蓳诫s穿通阻止層，并且半導(dǎo)體襯底位于摻雜穿通阻止層上方的部分形成半導(dǎo)體鰭片； 形成與半導(dǎo)體鰭片相交的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開； 形成圍繞柵極導(dǎo)體的柵極側(cè)墻；以及 在半導(dǎo)體鰭片位于柵堆疊兩側(cè)的部分中形成源區(qū)和漏區(qū)。
2.根據(jù)權(quán)利要求1所述的方法，其中脊?fàn)钗镉砂雽?dǎo)體襯底中的開口限定，并且在圖案化半導(dǎo)體襯底的步驟和進(jìn)行離子注入的步驟之間還包括: 形成絕緣層，該絕緣層填充開口并且覆蓋脊?fàn)钗锏捻敳浚灰约盎乜探^緣層，去除絕緣層位于脊?fàn)钗锏捻敳康牟糠植⒈Ａ艚^緣層在開口內(nèi)的一部分，從而用作隔離層。
3.根據(jù)權(quán)利要求2所述的方法，其中形成絕緣層的步驟包括: 通過高密度等離子體淀積方法形成絕緣層，該絕緣層在開口內(nèi)的部分的厚度遠(yuǎn)遠(yuǎn)大于位于脊?fàn)钗锏捻敳康牟糠值暮穸取?br> 4.根據(jù)權(quán)利要求3所述的方法，其中剛剛形成的絕緣層位于脊?fàn)钗锏捻敳康牟糠值暮穸刃∮诮^緣層在開口內(nèi)的部分的厚度的三分之一。
5.根據(jù)權(quán)利要求 1所述的方法，其中所述FinFET是N型的，并且在對(duì)穿通阻止層摻雜的步驟中使用P型摻雜劑。
6.根據(jù)權(quán)利要求1所述的方法，其中所述FinFET是P型的，并且在對(duì)穿通阻止層摻雜的步驟中使用N型摻雜劑。
7.根據(jù)權(quán)利要求1所述的方法，其中形成源區(qū)和漏區(qū)的步驟包括: 采用柵極側(cè)墻和柵極導(dǎo)體作為硬掩模，通過蝕刻去除半導(dǎo)體鰭片的暴露部分至摻雜穿通阻止層露出，使得在柵極導(dǎo)體兩側(cè)形成到達(dá)摻雜穿通阻止層的開口 ； 在開口內(nèi)形成應(yīng)力作用層，該應(yīng)力作用層由與半導(dǎo)體鰭片不同的材料組成；以及 在應(yīng)力作用層中形成源區(qū)和漏區(qū)。
8.一種 FinFET，包括: 半導(dǎo)體襯底； 位于半導(dǎo)體襯底上的摻雜穿通阻止層； 位于摻雜穿通阻止層上的半導(dǎo)體鰭片； 與半導(dǎo)體鰭片相交的柵堆疊，該柵堆疊包括柵極電介質(zhì)和柵極導(dǎo)體，并且柵電介質(zhì)將柵極導(dǎo)體和半導(dǎo)體鰭片隔開；以及 位于半導(dǎo)體鰭片兩端的源區(qū)和漏區(qū)， 其中摻雜穿通阻止層和半導(dǎo)體鰭片均由半導(dǎo)體襯底形成。
9.根據(jù)權(quán)利要求8所述的FinFET，其中所述FinFET是N型的，并且所述摻雜穿通阻止層是P型的。
10.根據(jù)權(quán)利要求8所述的FinFET，其中所述FinFET是P型的，并且所述摻雜穿通阻止層是N型的。
11.根據(jù)權(quán)利要求8所述的FinFET，還包括將柵極導(dǎo)體和半導(dǎo)體襯底隔開的絕緣層。
12.根據(jù)權(quán)利要求8所述的FinFET，其中源區(qū)和漏區(qū)由與半導(dǎo)體鰭片不同的材料組成。
13.根據(jù)權(quán)利要求12所述的FinFET，其中所述FinFET是N型的，并且所述半導(dǎo)體鰭片由Si組成，所述源區(qū)和漏區(qū)由C的含量約為原子百分比0.2-2%的Si: C組成。
14.根據(jù)權(quán)利要求12所述的FinFET，其中所述FinFET是P型的，并且所述半導(dǎo)體鰭片由Si組成，所述源區(qū)和漏區(qū)由Ge的含量約為原子百分比15-75%的SiGe組成。
15.根據(jù)權(quán)利要求8所述的FinFET，其中摻雜穿通阻止層存在著沿半導(dǎo)體鰭片的寬度方向的摻 雜濃度分布，使得摻雜穿通阻止層中間部分的摻雜濃度大于兩端部分的摻雜濃度。
【文檔編號(hào)】H01L29/78GK103855011SQ201210506189
【公開日】2014年6月11日 申請(qǐng)日期:2012年11月30日 優(yōu)先權(quán)日:2012年11月30日
【發(fā)明者】朱慧瓏, 許淼 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所