靜電保護結構的制作方法
【專利摘要】本發(fā)明公開了一種靜電保護結構，包括P型襯底中的N型深阱，N型深阱上部的P阱、N+擴散區(qū)和場氧化區(qū)，P阱上部的P+擴散區(qū)、N+擴散區(qū)和場氧化區(qū)，多晶硅柵極生長在N型深阱和P阱的上方；其中，所述P阱上部的N+擴散區(qū)靠近多晶硅柵極的一側還有一P+有源區(qū)，所述P+有源區(qū)與所述P阱上部N+擴散區(qū)之間具有場氧化區(qū)，P阱上部的P+擴散區(qū)和N+擴散區(qū)相接引出作為接地端，所述P+有源區(qū)通過電阻和電容與所述N型深阱上部的N+擴散區(qū)相接引出作為靜電輸入端，多晶硅柵極引出連接在所述電阻和電容之間。本發(fā)明能在不影響器件耐壓的情況下降低器件靜電觸發(fā)電壓。
【專利說明】靜電保護結構
【技術領域】
[0001]本發(fā)明涉及半導體制造領域，特別是涉及一種靜電保護結構。
【背景技術】
[0002]靜電放電(ESD)對于電子產品的傷害一直是不易解決的問題，對于高壓工藝來說，靜電保護器件不僅需要滿足耐壓要大于電源電壓的要求，其靜電觸發(fā)電壓還需要小于被保護器件的損壞電壓才可以。如何同時滿足這兩個要求，成為一個難題。
[0003]目前，對高壓電路的靜電保護解決方案，一般有兩種:一是采取自保護的方案，即被保護電路本身即具有一定的靜電泄放能力，不需額外的靜電保護措施；另一種則是采取外接保護電路的方案，這要求外接的保護電路在靜電來臨時的開啟速度快于內部被保護電路，這樣才能起到保護效果。然而，對于一些被保護高壓器件來說，在靜電來臨時的開啟速度雖然仍大于最大工作電壓，但已經很接近于最大工作電壓，這就導致外接保護電路的設計窗口很小，甚至幾乎沒有。在設計裕量較小的情況下，傳統(tǒng)的橫向雙擴散匪OS結構很難實現(xiàn)有效的靜電保護。
【發(fā)明內容】
[0004]本發(fā)明要解決的技術問題是提供一種不影響器件耐壓的情況下降低器件靜電觸發(fā)電壓的靜電保護結構。
[0005]為解決上述技術問題，本發(fā)明的靜電保護結構，包括:
[0006]P型襯底中的N型深阱，N型深阱上部的P阱、N+擴散區(qū)(漏端)和場氧化區(qū)，P阱上部的P+擴散區(qū)、N+擴散區(qū)(源端)和場氧化區(qū)，多晶硅柵極生長在N型深阱和P阱的上方；其中，所述P阱上部的N+擴散區(qū)靠近多晶硅柵極的一側還有一 P+有源區(qū)(觸發(fā)端)，所述P+有源區(qū)與所述P阱上部N+擴散區(qū)之間具有場氧化區(qū)，P阱上部的P+擴散區(qū)和N+擴散區(qū)相接引出作為接地端，所述P+有源區(qū)通過電阻和電容與所述N型深阱上部的N+擴散區(qū)相接引出作為靜電輸入端，多晶硅柵極引出連接在所述電阻和電容之間。
[0007]所述P+有源區(qū)摻雜濃度與所述P阱上部的N+擴散區(qū)和N型深阱上部的N+擴散區(qū)摻雜濃度相同。
[0008]本發(fā)明提出了一種的靜電保護結構，其可在不影響器件耐壓的情況下，進一步降低靜電觸發(fā)電壓，從而可有效保護內部電路。本發(fā)明通過在原有靜電保護結構源端插入P+有源區(qū)，并將輸出入焊墊通過電容和電阻后與所述P+有源區(qū)相連，這樣一來靜電保護結構在直流下的耐壓不會受影響。
[0009]在ESD發(fā)生時，瞬態(tài)信號會使得電容有較小的電流通過，并經過所述源端的P+有源區(qū)和P阱到地，其電流流向如圖3所示，而此時觸發(fā)源P+下方的P阱電位也會隨之抬高而高于地電位。一旦靜電電流增大到能讓P阱電位抬高到使P阱和源端的N+擴散區(qū)構成的二極管發(fā)生正偏，則靜電保護結構本身寄生的NPN三極管(P阱上部的N+擴散區(qū)7、P阱3和N型深阱上部的N+擴散區(qū)4組成)會被觸發(fā)從而泄放大電流，電流流向如圖4所示。[0010]本發(fā)明的靜電保護結構能在不影響器件耐壓的情況下降低器件靜電觸發(fā)電壓的。【專利附圖】
【附圖說明】
[0011]下面結合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0012]圖1是傳統(tǒng)橫向雙擴散NMOS靜電保護結構。
[0013]圖2是本發(fā)明的靜電保護結構側視示意圖。
[0014]圖3是本發(fā)明靜電保護結構的觸發(fā)電流流向示意圖一，圖中所示箭線為電流走向。
[0015]圖4是本發(fā)明靜電保護結構的觸發(fā)電流流向示意圖二，圖中所示箭線為電流走向。
[0016]圖5是本發(fā)明靜電保護結構的平面示意圖。
[0017]附圖標記說明
[0018]I是P型襯底
[0019]2是N型深阱
[0020]3 是 P 阱
[0021]4是N型深阱上部的N+擴散區(qū)
[0022]5是N型深阱上部的場氧化區(qū)
[0023]6是P阱上部的P+擴散區(qū)
[0024]7是P阱上部的N+擴散區(qū)
[0025]8是P阱上部的場氧化區(qū)
[0026]9是多晶硅柵極
[0027]10是P+有源區(qū)
[0028]11是金屬線
[0029]GND是接地端
[0030]E是經典輸入端
[0031]R是電阻
[0032]C是電容
[0033]D是漏端
[0034]S是共源端
[0035]T是觸發(fā)端
【具體實施方式】
[0036]如圖2所示，本發(fā)明一實施例，包括:P型襯底I中的N型深阱2，N型深阱2上部的P阱3、N+擴散區(qū)4和場氧化區(qū)5，P阱3上部的P+擴散區(qū)6、N+擴散區(qū)7和場氧化區(qū)8，多晶硅柵極9生長在N型深阱2和P阱3的上方；其中，所述P阱3上部的N+擴散區(qū)7靠近多晶硅柵極9的一側還有一 P+有源區(qū)10，P+有源區(qū)10與P阱3上部N+擴散區(qū)7之間具有場氧化區(qū)8，P阱3上部P+擴散區(qū)6和N+擴散區(qū)7相接引出作為接地端GND，P+有源區(qū)10通過電阻R和電容C與N型深阱上部的N+擴散區(qū)4相接引出作為靜電輸入端E，多晶硅柵極10引出連接在所述電阻R和電容C之間；其中，所述P+有源區(qū)10的摻雜濃度與所述P阱3上部的N+擴散區(qū)7和N型深阱2上部的N+擴散區(qū)4摻雜濃度相同。
[0037]如圖5所示，本發(fā)明靜電保護結構的平面示意圖其中:D是漏端即N型深阱2上部的N+擴散區(qū)4，S是共源端即P阱3上部的N+擴散區(qū)7，T是觸發(fā)端即P+有源區(qū)。
[0038]以上通過【具體實施方式】和實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種靜電保護結構，包括P型襯底中的N型深阱，N型深阱上部的P阱、N+擴散區(qū)和場氧化區(qū)，P阱上部的P+擴散區(qū)、N+擴散區(qū)和場氧化區(qū)，多晶硅柵極生長在N型深阱和P阱的上方；其特征是:所述P阱上部的N+擴散區(qū)靠近多晶硅柵極的一側還有一 P+有源區(qū)，所述P+有源區(qū)與所述P阱上部N+擴散區(qū)之間具有場氧化區(qū)，P阱上部的P+擴散區(qū)和N+擴散區(qū)相接引出作為接地端，所述P+有源區(qū)通過電阻和電容與所述N型深阱上部的N+擴散區(qū)相接引出作為靜電輸入端，多晶硅柵極引出連接在所述電阻和電容之間。
2.如權利要求1所述的靜電保護結構，其特征是:所述P+有源區(qū)摻雜濃度與所述P阱上部的N+擴散區(qū)和N型深阱上部的N+擴散區(qū)摻雜濃度相同。
【文檔編號】H01L27/02GK103811483SQ201210461488
【公開日】2014年5月21日 申請日期:2012年11月15日 優(yōu)先權日:2012年11月15日
【發(fā)明者】蘇慶, 王邦麟 申請人:上海華虹宏力半導體制造有限公司