一種mos靜電保護(hù)結(jié)構(gòu)及保護(hù)方法
【專利摘要】本發(fā)明提供一種MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法，所述MOS靜電保護(hù)結(jié)構(gòu)至少包括在漏極區(qū)中制作的局部硅氧化隔離結(jié)構(gòu)，所述局部硅氧化隔離結(jié)構(gòu)包括溝槽和填充于所述溝槽內(nèi)的介質(zhì)層。本發(fā)明通過在所述漏極區(qū)中制作局部硅氧化隔離結(jié)構(gòu)，漏極區(qū)的電阻繞過局部硅氧化隔離結(jié)構(gòu)，使漏極區(qū)電阻長(zhǎng)度增加，從而增大漏極區(qū)電阻值，減小電流，改善靜電沖擊電流部分的均勻性，提高靜電保護(hù)能力。本發(fā)明與正常的局部硅氧化隔離結(jié)構(gòu)工藝兼容，可以滿足更高的器件使用場(chǎng)合要求，而且結(jié)構(gòu)簡(jiǎn)單，適用于各種集成電路的靜電保護(hù)應(yīng)用領(lǐng)域。
【專利說明】—種MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別是涉及一種MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法。

【背景技術(shù)】
[0002]在制造工藝和最終系統(tǒng)應(yīng)用過程中，集成電路可能出現(xiàn)靜電放電(Electrostatics Discharge,ESD)現(xiàn)象。ESD現(xiàn)象通常會(huì)引起高電壓電位的放電(一般幾千伏)而導(dǎo)致短期(一般100ns)的高電流(幾安培)脈沖，這將破壞在當(dāng)前集成電路中存在的脆弱器件，造成系統(tǒng)的功能失效。因而，對(duì)集成電路來說進(jìn)行靜電保護(hù)是必不可少的，各大芯片生產(chǎn)廠商也越來越重視芯片集成電路抗靜電放電能力的設(shè)計(jì)。
[0003]MOS器件是一種重要的靜電保護(hù)器件，被廣泛應(yīng)用于集成電路的靜電保護(hù)。目前在基于局部硅氧化隔離結(jié)構(gòu)(LOCOS)的MOS工藝下，對(duì)靜電保護(hù)能力的需求越來越高。
[0004]現(xiàn)有技術(shù)中，采用的MOS靜電保護(hù)結(jié)構(gòu)如圖1和圖2所示，圖1為NMOS靜電保護(hù)結(jié)構(gòu)，圖2為PMOS靜電保護(hù)結(jié)構(gòu)，具體結(jié)構(gòu)包括:第一導(dǎo)電類型襯底101 ;結(jié)合于所述第一導(dǎo)電類型襯底101表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵介質(zhì)層102和形成于所述柵介質(zhì)層102表面的柵極103 ;所述柵極結(jié)構(gòu)兩側(cè)的襯底101中分別形成有第二導(dǎo)電類型的源極區(qū)104和漏極區(qū)，由所述源極區(qū)104和漏極區(qū)分別引出源電極107和漏電極108。所述漏極區(qū)包括第二導(dǎo)電類型輕摻雜漏極區(qū)105和形成于所述第二導(dǎo)電類型輕摻雜漏極區(qū)105中一端的第二導(dǎo)電類型重?fù)诫s漏極區(qū)106。
[0005]而在采用MOS管靜電的保護(hù)電路上，HBM (人體放電模式)靜電測(cè)試，目前業(yè)界已經(jīng)達(dá)到6KV，如果進(jìn)一步增大，現(xiàn)有的這種結(jié)構(gòu)就不能起到保護(hù)作用，達(dá)不到使用要求。因?yàn)楝F(xiàn)有技術(shù)的這種結(jié)構(gòu)，其漏極區(qū)的電阻為橫向電阻，當(dāng)發(fā)生靜電放電時(shí)，該電阻阻值不夠大，經(jīng)過該電阻產(chǎn)生的電壓降也不高，因此，靜電電流減小不夠多，不能很好的起到靜電保護(hù)作用。
[0006]因此，提供一種具有更強(qiáng)保護(hù)能力的MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法是本領(lǐng)域技術(shù)人員需要解決的課題。


【發(fā)明內(nèi)容】

[0007]鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法，用于解決現(xiàn)有技術(shù)中漏極區(qū)電阻小導(dǎo)致靜電保護(hù)能力不夠強(qiáng)的問題。
[0008]為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種MOS靜電保護(hù)結(jié)構(gòu)，所述MOS靜電保護(hù)結(jié)構(gòu)至少包括在漏極區(qū)中制作的局部硅氧化隔離結(jié)構(gòu)，所述局部硅氧化隔離結(jié)構(gòu)包括溝槽和填充于所述溝槽內(nèi)的介質(zhì)層。
[0009]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述溝槽為倒梯形或長(zhǎng)方形溝槽，所述介質(zhì)層為二氧化硅。
[0010]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述局部硅氧化隔離結(jié)構(gòu)的深度小于漏極區(qū)的深度。
[0011]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述局部硅氧化隔離結(jié)構(gòu)的深度范圍為0.3?1.2 μ m，所述漏極區(qū)的深度范圍為0.4?3 μ m。
[0012]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述MOS靜電保護(hù)結(jié)構(gòu)包括--第一導(dǎo)電類型襯底；結(jié)合于所述第一導(dǎo)電類型襯底表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵介質(zhì)層和形成于所述柵介質(zhì)層表面的柵極；
[0013]所述柵極結(jié)構(gòu)兩側(cè)的襯底中分別形成有第二導(dǎo)電類型的源極區(qū)和漏極區(qū)，由所述源極區(qū)和漏極區(qū)分別引出源電極和漏電極。
[0014]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述襯底為第一導(dǎo)電類型輕摻雜，所述源極區(qū)為第二導(dǎo)電類型的重?fù)诫s。
[0015]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述漏極區(qū)包括第二導(dǎo)電類型輕摻雜漏極區(qū)和形成于所述第二導(dǎo)電類型輕摻雜漏極區(qū)中一端的第二導(dǎo)電類型重?fù)诫s漏極區(qū)，所述局部硅氧化隔離結(jié)構(gòu)形成于柵極結(jié)構(gòu)和第二導(dǎo)電類型重?fù)诫s漏極區(qū)之間的第二導(dǎo)電類型輕摻雜漏極區(qū)中。
[0016]作為本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)的一種優(yōu)選方案，所述第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型，或者第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。
[0017]本發(fā)明還提供一種利用MOS靜電保護(hù)結(jié)構(gòu)進(jìn)行靜電保護(hù)的方法，該方法通過漏極區(qū)中的局部硅氧化隔離結(jié)構(gòu)，使漏極區(qū)電阻長(zhǎng)度增加，從而增大漏極區(qū)電阻值，提高靜電保護(hù)能力。
[0018]作為本發(fā)明的MOS靜電保護(hù)方法的一種優(yōu)選方案，所述靜電保護(hù)結(jié)構(gòu)為NMOSJf述柵極、源電極、襯底均接地，所述漏電極為靜電信號(hào)輸入端。
[0019]作為本發(fā)明的MOS靜電保護(hù)方法的一種優(yōu)選方案，所述靜電保護(hù)結(jié)構(gòu)為PM0S，所述柵極、源電極、襯底均接高電平，所述漏電極為靜電信號(hào)輸入端。
[0020]如上所述，本發(fā)明的MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法，所述MOS靜電保護(hù)結(jié)構(gòu)至少包括在漏極區(qū)中制作的局部硅氧化隔離結(jié)構(gòu)，所述局部硅氧化隔離結(jié)構(gòu)包括溝槽和填充于所述溝槽內(nèi)的介質(zhì)層。本發(fā)明通過在所述漏極區(qū)中制作局部硅氧化隔離結(jié)構(gòu)，漏極區(qū)的電阻繞過局部硅氧化隔離結(jié)構(gòu)，使漏極區(qū)電阻長(zhǎng)度增加，從而增大漏極區(qū)電阻值，減小電流，改善靜電沖擊電流部分的均勻性，提高靜電保護(hù)能力。本發(fā)明與正常的局部硅氧化隔離結(jié)構(gòu)工藝兼容，可以滿足更高的器件使用場(chǎng)合要求，而且結(jié)構(gòu)簡(jiǎn)單，適用于各種集成電路的靜電保護(hù)應(yīng)用領(lǐng)域。

【專利附圖】

【附圖說明】
[0021]圖1為現(xiàn)有技術(shù)的NMOS靜電保護(hù)結(jié)構(gòu)示意圖。
[0022]圖2為現(xiàn)有技術(shù)的PMOS靜電保護(hù)結(jié)構(gòu)示意圖。
[0023]圖3為本發(fā)明的NMOS靜電保護(hù)結(jié)構(gòu)示意圖。
[0024]圖4為本發(fā)明的PMOS靜電保護(hù)結(jié)構(gòu)示意圖。
[0025]圖5為本發(fā)明的NMOS靜電保護(hù)結(jié)構(gòu)在使用時(shí)的電路示意圖。
[0026]圖6為本發(fā)明的PMOS靜電保護(hù)結(jié)構(gòu)在使用時(shí)的電路示意圖。
[0027]元件標(biāo)號(hào)說明
[0028]101 襯底
[0029]102柵介質(zhì)層
[0030]103柵極
[0031]104源極區(qū)
[0032]01漏極區(qū)
[0033]105輕摻雜漏極區(qū)
[0034]106重?fù)诫s漏極區(qū)
[0035]107源電極
[0036]108漏電極
[0037]109局部硅氧化隔離結(jié)構(gòu)

【具體實(shí)施方式】
[0038]以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的【具體實(shí)施方式】加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0039]請(qǐng)參閱附圖。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。
[0040]本實(shí)施例提供一種MOS靜電保護(hù)結(jié)構(gòu)，如圖3和4所示，所述MOS靜電保護(hù)結(jié)構(gòu)至少包括在漏極區(qū)01中制作的局部硅氧化隔離結(jié)構(gòu)109，所述局部硅氧化隔離結(jié)構(gòu)109包括溝槽和填充于所述溝槽內(nèi)的介質(zhì)層。
[0041]作為示例，所述溝槽為倒梯形或長(zhǎng)方形溝槽。當(dāng)然，所述溝槽的形狀也可以是其他合適的形狀，如U型溝槽等，且并不限定于此處所列舉的幾種。其可以通過半導(dǎo)體刻蝕工藝形成。
[0042]作為實(shí)例，所述介質(zhì)層為二氧化硅層，其可以通過熱氧化等工藝填充于所述溝槽中，所述介質(zhì)層突出與所述襯底101表面。
[0043]作為示例，所述局部硅氧化隔離結(jié)構(gòu)109的深度小于漏極區(qū)01的深度。其中，所述局部硅氧化隔離結(jié)構(gòu)109的深度范圍為0.3?1.2 μ m，所述漏極區(qū)01的深度范圍為0.4?3μπι。本實(shí)施例中，所述局部硅氧化隔離結(jié)構(gòu)109的深度暫選為0.4 μ m，所述漏極區(qū)01的深度暫選為0.6 μ m。
[0044]如圖3和圖4所示,作為示例,所述MOS靜電保護(hù)結(jié)構(gòu)包括:
[0045]第一導(dǎo)電類型襯底101 ;結(jié)合于所述第一導(dǎo)電類型襯底101表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵介質(zhì)層102和形成于所述柵介質(zhì)層102表面的柵極103 ；
[0046]所述柵極結(jié)構(gòu)兩側(cè)的襯底101中分別形成有第二導(dǎo)電類型的源極區(qū)104和漏極區(qū)01，由所述源極區(qū)104和漏極區(qū)01分別引出源電極107和漏電極108，其中，所述漏極區(qū)01包括第二導(dǎo)電類型輕摻雜漏極區(qū)105和形成于所述第二導(dǎo)電類型輕摻雜漏極區(qū)105中一端的第二導(dǎo)電類型重?fù)诫s漏極區(qū)106，所述局部硅氧化隔離結(jié)構(gòu)109形成于柵極結(jié)構(gòu)和第二導(dǎo)電類型重?fù)诫s漏極區(qū)105之間的第二導(dǎo)電類型輕摻雜漏極區(qū)105中。所述第二導(dǎo)電類型重?fù)诫s漏極區(qū)106用于引出漏電極108。
[0047]作為示例，所述第一導(dǎo)電類型襯底101材料為硅。當(dāng)然，在其他的實(shí)施例中，所述第一導(dǎo)電類型襯底101的材料可以為如鍺硅、碳化硅等材料，且并不限于此處所列舉的幾種。所述柵介質(zhì)層102的材料為二氧化硅，可以通過熱氧化法等方法制備。所述柵介質(zhì)層102的厚度為10nm?2000nm，在本實(shí)施例中，所述柵介質(zhì)層102的厚度為200nm。當(dāng)然，此處所列舉的僅為一種優(yōu)選的范圍，在其他的實(shí)施例中，其厚度可以依據(jù)實(shí)際需求確定。所述柵極103材料為多晶硅，可以通過常規(guī)的外延方法及常規(guī)的刻蝕工藝形成。
[0048]需要說明的是，所述MOS靜電保護(hù)結(jié)構(gòu)可以是NMOS也可以是PM0S，本實(shí)施例中，圖3為NMOS靜電保護(hù)結(jié)構(gòu)，該結(jié)構(gòu)中的第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型，即襯底101為P型輕摻雜襯底，源極區(qū)104為N型重?fù)诫s，漏極區(qū)01包括N型輕摻雜漏極區(qū)105和N型重?fù)诫s漏極區(qū)106 ;圖4為PMOS靜電保護(hù)結(jié)構(gòu)，該結(jié)構(gòu)中的第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型，即襯底101為N型輕摻雜襯底，源極區(qū)104為P型重?fù)诫s，漏極區(qū)01包括P型輕摻雜區(qū)和P型重?fù)诫s區(qū)。
[0049]再需要說明的是，該結(jié)構(gòu)是基于靜電保護(hù)結(jié)構(gòu)與其他電路之間用局部硅氧化隔離結(jié)構(gòu)作為隔離的工藝下，因此，在輕摻雜漏極區(qū)105制作局部硅氧化隔離結(jié)構(gòu)109時(shí)與正常用局部硅氧化隔離結(jié)構(gòu)的MOS工藝完全一樣，不需要改變工藝流程和增加任何成本，也無須特別的流程說明。
[0050]本發(fā)明還提供一種MOS靜電保護(hù)結(jié)構(gòu)的保護(hù)方法，如圖5和圖6所示，該方法在傳統(tǒng)MOS靜電保護(hù)結(jié)構(gòu)的基礎(chǔ)上，于漏極區(qū)01中制作局部硅氧化隔離結(jié)構(gòu)109。若靜電保護(hù)結(jié)構(gòu)為NM0S，如圖5所示，使用時(shí)，將柵極103、源電極107、襯底101接地，靜電信號(hào)由漏電極108輸入；若靜電保護(hù)結(jié)構(gòu)為PM0S，如圖6所示，使用時(shí)，將柵極101、源電極107、襯底101接高電平Vdd,靜電信號(hào)由漏電極108輸入。由于漏極區(qū)中制作有局部娃氧化隔離結(jié)構(gòu),漏極電阻需要繞過局部硅氧化隔離結(jié)構(gòu)，這樣相比于傳統(tǒng)MOS靜電保護(hù)結(jié)構(gòu)中的漏極電阻，其漏極電阻的長(zhǎng)度加長(zhǎng)，電阻增大，可以產(chǎn)生更大的靜電壓降，從而提高靜電保護(hù)能力。
[0051]綜上所述，本發(fā)明提供一種MOS靜電保護(hù)結(jié)構(gòu)及保護(hù)方法，所述MOS靜電保護(hù)結(jié)構(gòu)至少包括在漏極區(qū)中制作的局部硅氧化隔離結(jié)構(gòu)，所述局部硅氧化隔離結(jié)構(gòu)包括溝槽和填充于所述溝槽內(nèi)的介質(zhì)層。本發(fā)明通過在所述漏極區(qū)中制作局部硅氧化隔離結(jié)構(gòu)，漏極區(qū)的電阻繞過局部硅氧化隔離結(jié)構(gòu)，使漏極區(qū)電阻長(zhǎng)度增加，從而增大漏極區(qū)電阻值，減小電流，改善靜電沖擊電流部分的均勻性，提高靜電保護(hù)能力。本發(fā)明與正常的局部硅氧化隔離結(jié)構(gòu)工藝兼容，可以滿足更高的器件使用場(chǎng)合要求，而且結(jié)構(gòu)簡(jiǎn)單，適用于各種集成電路的靜電保護(hù)應(yīng)用領(lǐng)域。
[0052]所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0053]上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種MOS靜電保護(hù)結(jié)構(gòu)，其特征在于，所述MOS靜電保護(hù)結(jié)構(gòu)至少包括在漏極區(qū)中制作的局部硅氧化隔離結(jié)構(gòu)，所述局部硅氧化隔離結(jié)構(gòu)包括溝槽和填充于所述溝槽內(nèi)的介質(zhì)層。
2.根據(jù)權(quán)利要求1所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述溝槽為倒梯形或長(zhǎng)方形溝槽，所述介質(zhì)層為二氧化硅。
3.根據(jù)權(quán)利要求1所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述局部硅氧化隔離結(jié)構(gòu)的深度小于漏極區(qū)的深度。
4.根據(jù)權(quán)利要求3所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述局部硅氧化隔離結(jié)構(gòu)的深度范圍為0.3?1.2 μ m,所述漏極區(qū)的深度范圍為0.4?3μηι。
5.根據(jù)權(quán)利要求1所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述MOS靜電保護(hù)結(jié)構(gòu)包括: 第一導(dǎo)電類型襯底；結(jié)合于所述第一導(dǎo)電類型襯底表面的柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵介質(zhì)層和形成于所述柵介質(zhì)層表面的柵極； 所述柵極結(jié)構(gòu)兩側(cè)的襯底中分別形成有第二導(dǎo)電類型的源極區(qū)和漏極區(qū)，由所述源極區(qū)和漏極區(qū)分別引出源電極和漏電極。
6.根據(jù)權(quán)利要求5所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述襯底為第一導(dǎo)電類型輕摻雜，所述源極區(qū)為第二導(dǎo)電類型的重?fù)诫s。
7.根據(jù)權(quán)利要求1或5所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述漏極區(qū)包括第二導(dǎo)電類型輕摻雜漏極區(qū)和形成于所述第二導(dǎo)電類型輕摻雜漏極區(qū)中一端的第二導(dǎo)電類型重?fù)诫s漏極區(qū)，所述局部硅氧化隔離結(jié)構(gòu)形成于柵極結(jié)構(gòu)和第二導(dǎo)電類型重?fù)诫s漏極區(qū)之間的第二導(dǎo)電類型輕摻雜漏極區(qū)中。
8.根據(jù)權(quán)利要求5所述的MOS靜電保護(hù)結(jié)構(gòu)，其特征在于:所述第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型，或者第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。
9.一種利用如權(quán)利要求1?8任一項(xiàng)所述的MOS靜電保護(hù)結(jié)構(gòu)進(jìn)行靜電保護(hù)的方法，其特征在于，通過漏極區(qū)中的局部硅氧化隔離結(jié)構(gòu)，使漏極區(qū)電阻長(zhǎng)度增加，從而增大漏極區(qū)電阻值，提高靜電保護(hù)能力。
10.根據(jù)權(quán)利要求9所述的MOS靜電保護(hù)的方法，其特征在于:所述靜電保護(hù)結(jié)構(gòu)為NM0S，所述柵極、源電極、襯底均接地，所述漏電極為靜電信號(hào)輸入端。
11.根據(jù)權(quán)利要求9所述的MOS靜電保護(hù)的方法，其特征在于:所述靜電保護(hù)結(jié)構(gòu)為PM0S，所述柵極、源電極、襯底均接高電平，所述漏電極為靜電信號(hào)輸入端。
【文檔編號(hào)】H01L23/60GK104299963SQ201410528248
【公開日】2015年1月21日 申請(qǐng)日期:2014年9月30日 優(yōu)先權(quán)日:2014年9月30日
【發(fā)明者】何明江, 胡孫寧, 楊號(hào)號(hào) 申請(qǐng)人:中航（重慶）微電子有限公司