專利名稱：閃存的存儲單元的形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體制造技術(shù)領(lǐng)域，尤其涉及一種閃存的存儲單元的形成方法。
背景技術(shù)：
在目前的半導體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型模擬電路、數(shù)字電路和數(shù)/模混合電路，其中存儲 器件是數(shù)字電路中的一個重要類型。近年來，在存儲器件中，閃存(flash memory)的發(fā)展尤為迅速。閃存的主要特點是在不加電的情況下能長期保持存儲的信息；且具有集成度高、存取速度快、易于擦除和重寫等優(yōu)點，因而在微機、自動化控制等多項領(lǐng)域得到了廣泛的應用?，F(xiàn)有技術(shù)中，閃存的存儲單元請參考圖1，包括半導體襯底100 ;位于所述半導體襯底100表面的浮柵層101，所述浮柵層101內(nèi)具有第一開口(未示出)，所述第一開口暴露出半導體襯底100的表面，所述浮柵層101與半導體襯底100之間通過絕緣層103相互隔離；位于所述浮柵層101表面的控制柵層104，所述控制柵層104和浮柵層101之間通過層間介質(zhì)層105相互隔離；位于所述控制柵層104表面的掩膜層106，所述掩膜層106內(nèi)具有第二開口(未示出)，所述第二開口和第一開口貫通，且所述第二開口暴露出控制柵層104表面；位于第一開口和第二開口內(nèi)的源線層108，所述源線層108與控制柵層104和浮柵層101之間電隔離；位于掩膜層106、控制柵層104和浮柵層101兩側(cè)的字線層111，所述字線層111與浮柵層101、控制柵層104和半導體襯底100之間通過氧化層112相互隔離；在所述字線層111兩側(cè)形成側(cè)墻113 ;位于所述源線層108下方的半導體襯底100內(nèi)的源區(qū)110 ;位于所述側(cè)墻109兩側(cè)的半導體襯底100內(nèi)的漏區(qū)114。然而，現(xiàn)有技術(shù)所形成的閃存的存儲單元內(nèi)，源線層108的尺寸難以控制，導致閃存的性能不穩(wěn)定。更多閃存的存儲單元及其形成方法請參考公開號為US 2005/0181563A1的美國專利文件。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種閃存的存儲單元的形成方法，使所形成的源線層的尺寸復合設(shè)計標準，使所形成的閃存的存儲單元性能穩(wěn)定。為解決上述問題，本發(fā)明提供一種閃存的存儲單元的形成方法，包括提供半導體襯底，所述半導體襯底表面具有浮柵層，所述浮柵層內(nèi)具有第一開口，所述第一開口暴露出半導體襯底的表面，所述浮柵層與半導體襯底之間通過絕緣層相互隔離，所述浮柵層表面具有控制柵層，所述控制柵層和浮柵層之間通過層間介質(zhì)層相互隔離，所述控制柵層表面具有掩膜層，所述掩膜層內(nèi)具有第二開口，所述第二開口和第一開口貫通，且所述第二開口暴露出控制柵層表面；在所述第一開口的側(cè)壁形成第一側(cè)墻；在所述第二開口的側(cè)壁形成第二側(cè)墻，所述第二側(cè)墻的頂部與所述掩膜層表面齊平；采用選擇性外延沉積工藝在所述第一開口和第二開口內(nèi)形成源線層，所述源線層的頂部不高于所述掩膜層的表面?？蛇x地，所述源線層的材料為多晶硅，高度為2000埃 3000埃?？蛇x地，所述選擇性外延沉積工藝為沉積氣體包括硅源氣體和載氣，所述硅源氣體的流量為I標準暈升每分鐘 1000標準暈升每分鐘，所述載氣的流量為O. I標準升每分鐘 50標準升每分鐘，溫度為50(Γ800攝氏度，壓強為I托 100托，時間為O. I小時小時?？蛇x地，所述硅源氣體為SiH4或SiH2Cl2，所述載氣為氮氣或氫氣。可選地，還包括在形成源線層之后，在所述浮柵層、控制柵層和掩膜層兩側(cè)形成字線層，所述字線層與浮柵層、控制柵層和半導體襯底之間具有氧化層相互隔離；在所述字線層兩側(cè)形成第三側(cè)墻。
可選地，所述字線層的材料為多晶硅，所述第三側(cè)墻的材料為氧化硅、氮化硅、或
氮化娃和氧化娃多層重疊?？蛇x地，在所述源線層、第二側(cè)墻、掩膜層和第三側(cè)墻兩側(cè)進行離子注入，形成漏區(qū)。可選地，所述浮柵層和控制柵層的材料為多晶硅?？蛇x地，所述掩膜層的材料為氮化硅可選地，所述第一側(cè)墻和第二側(cè)墻的材料為氧化硅?？蛇x地，所述絕緣層的材料為氧化硅，所述層間介質(zhì)層為氧化硅-氮化硅-氧化硅
的疊層結(jié)構(gòu)?？蛇x地，所述浮柵層、控制柵層、掩膜層、第一側(cè)墻和第二側(cè)墻的形成方法為在所述半導體襯底表面依次形成絕緣薄膜、浮柵薄膜、層間介質(zhì)薄膜、控制柵薄膜和掩膜薄膜；刻蝕部分掩膜薄膜并暴露出控制柵薄膜表面，形成第二開口和掩膜層；在所述第二開口的側(cè)壁形成第二側(cè)墻；以所述第二側(cè)墻和掩膜層為掩膜，刻蝕所述控制柵薄膜、層間介質(zhì)薄膜、浮柵薄膜和絕緣薄膜并暴露出半導體襯底表面，形成第一開口 ；在所述第一開口側(cè)壁形成第一側(cè)墻?？蛇x地，在形成第一側(cè)墻之前，對所述第一開口底部的半導體襯底進行離子注入，形成源區(qū)。可選地，所述半導體襯底的材料為硅、硅鍺、碳化硅或絕緣體上硅。與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點采用選擇性外延沉積工藝在所述第一開口和第二開口內(nèi)形成源線層時，所述第一開口底部的半導體襯底作為種子層，并從所述第一開口底部向上生長源線層，因此所形成的源線層的高度能夠通過控制所述選擇性外延沉積工藝的參數(shù)而進行控制，能夠使所形成的源線層的尺寸復合設(shè)計標準；而且，采用所述選擇性外延工藝在同一半導體襯底表面形成不同閃存的存儲單元中的源線層時，各源線層之間尺寸一致，則所述各源線層的電阻一致，使所形成的閃存的性能穩(wěn)定。進一步的，采用所述選擇性外延沉積工藝形成源線層后，由于所述源線層的尺寸一致，且符合設(shè)計標準，能夠使后續(xù)工藝在同一半導體襯底表面所形成的各完整的存儲單元之間尺寸一致，因此所形成的閃存的性能穩(wěn)定。


圖I是現(xiàn)有技術(shù)的閃存的存儲單元的結(jié)構(gòu)示意圖；圖2是本發(fā)明實施例所述閃存的存儲單元的方法的流程示意圖；圖3至圖7是本發(fā)明實施例所述閃存的存儲單元的形成過程的剖面結(jié)構(gòu)示意圖。
具體實施例方式如背景技術(shù)所述，現(xiàn)有技術(shù)所形成的閃存的存儲單元內(nèi)，源線層的尺寸難以控制，導致閃存的性能不穩(wěn)定。經(jīng)發(fā)明人的研究發(fā)現(xiàn)，由于現(xiàn)有技術(shù)中，請參考圖1，所述源線層108的形成方法為采用化學氣相沉積工藝或物理氣相沉積工藝在所述第一開口和第二開口內(nèi)、以及所述掩膜層106表面形成源線薄膜；采用化學機械拋光工藝，去除高于所述掩膜層106表面的源 線薄膜，形成源線層108 ;所述源線層108的形成工藝復雜，影響產(chǎn)品的制造周期。而且，現(xiàn)有技術(shù)會在同一半導體襯底100表面的形成若干閃存的存儲單元；當采用化學機械拋光工藝對不同存儲單元的源線薄膜進行平坦化時，由于所述化學機械拋光工藝對于整個半導體襯底100的研磨速率不一致，導致平坦化后位于半導體襯底100表面不同位置的源線層108的高度不同，使所述源線層108的尺寸難以控制，且與設(shè)計標準不符；具體的，所述化學機械拋光工藝在所述半導體襯底100的中心和邊緣的研磨速率較低，而其他區(qū)域的研磨速率較高，因此形成于所述半導體襯底100中心和邊緣的源線層108較高，而其他區(qū)域的源線層高度較低；從而，使所形成的源線層108的尺寸難以控制；由于各源線層108尺寸之間的差異，會導致所述各源線層108內(nèi)的電阻不一致，使所形成的閃存性能不穩(wěn)定。此外，當對所述源線薄膜進行平坦化時，會進行一定程度的過磨，平坦化所述掩膜層106 ;由于所述化學機械拋光工藝對整個半導體襯底100表面的研磨速率不一致，會導致各存儲單元之間平坦化后掩膜層106和源線層108的高度不一致，從而導致最終所形成的各存儲單元的尺寸不一致。經(jīng)過發(fā)明人的進一步研究發(fā)現(xiàn)，當采用選擇性外延沉積工藝，并以所述第一開口底部的半導體襯底作為硅種子層，在所述第一開口和第二開口內(nèi)形成的源線層時，所形成的源線層的高度能夠通過所述選擇性外延沉積工藝進行控制，且形成與同一半導體襯底表面的不同閃存的存儲單元內(nèi)的源線層高度一致；因此，所形成的源線層的尺寸容易控制，且不同源線層之間的尺寸一致，使所形成的閃存性能穩(wěn)定。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。圖2是本發(fā)明實施例所述閃存的存儲單元的方法的流程示意圖，包括步驟步驟S101，在所述半導體襯底表面依次形成絕緣薄膜、浮柵薄膜、層間介質(zhì)薄膜、控制柵薄膜和掩膜薄膜；步驟S102，去除部分掩膜薄膜并暴露出控制柵薄膜表面，形成第二開口和掩膜層；在所述第二開口的側(cè)壁形成第二側(cè)墻；步驟S103，以所述第二側(cè)墻和掩膜層為掩膜，去除所述控制柵薄膜、層間介質(zhì)薄膜、浮柵薄膜和絕緣薄膜并暴露出半導體襯底表面，形成第一開口 ；在所述第一開口側(cè)壁形成第一側(cè)墻；步驟S104，采用選擇性外延沉積工藝在所述第一開口和第二開口內(nèi)形成源線層，所述源線層的頂部不高于所述掩膜層的表面；步驟S105，在形成源線層之后，在所述浮柵層、控制柵層和掩膜層兩側(cè)形成字線層，所述字線層與浮柵層、控制柵層和半導體襯底之間通過氧化層相互隔離；在所述字線層兩側(cè)形成第三側(cè)墻。以下將結(jié)合附圖對本發(fā)明實施例所述閃存的存儲單元的形成方法進行說明，圖3至圖7是本發(fā)明實施例所述閃存的存儲單元的形成過程的剖面結(jié)構(gòu)示意圖。請參考圖3，在所述半導體襯底200表面依次形成絕緣薄膜201、浮柵薄膜202、層間介質(zhì)薄膜203、控制柵薄膜204和掩膜薄膜205。所述半導體襯底200用于為后續(xù)工藝提供工作平臺，所述半導體襯底200的材料 為單晶硅、硅鍺、碳化硅或絕緣體上硅；由于在后續(xù)工藝形成源線層時，采用選擇性外延沉積工藝以所述半導體襯底200表面的硅作為種子層，在所述第一開口和第二開口內(nèi)生長單晶硅，用以形成高度可控的源線層，因此所述半導體襯底200的材料需包含硅原子；在本實施例中，所述半導體襯底200經(jīng)過P型離子注入，形成P型阱區(qū)，后續(xù)形成的源區(qū)和漏區(qū)的導電類型為η型；在其他實施例中，所述半導體襯底200經(jīng)過η型離子注入，形成η型阱區(qū)，后續(xù)形成的源區(qū)和漏區(qū)的導電類型為P型。所述絕緣薄膜201的材料為氧化硅，形成工藝為化學氣相沉積工藝、物理氣相沉積工藝或熱氧化工藝，所述絕緣薄膜201用于隔離半導體襯底200和浮柵薄膜202 ;所述浮柵薄膜202和控制柵薄膜204的材料為多晶硅，所述層間介質(zhì)薄膜203為氧化硅-氮化娃-氧化娃的疊層結(jié)構(gòu)；所述掩膜薄膜205的材料為氮化娃,所述掩膜薄膜205的厚度為1500埃 3000埃；所述浮柵薄膜202、層間介質(zhì)薄膜203、控制柵薄膜204和掩膜薄膜205的形成工藝為化學氣相沉積工藝或物理氣相沉積工藝；所述浮柵薄膜202和控制柵薄膜204用于在后續(xù)工藝中形成浮柵層和控制柵層。所述掩膜薄膜205的厚度決定了后續(xù)形成的源線層的高度，以及閃存的存儲單元的尺寸，而所述掩膜薄膜205采用化學氣相沉積工藝或物理氣相沉積工藝形成，因此所述掩膜薄膜205的厚度可控，所以所形成的閃存的存儲單元的尺寸可控。請參考圖4，去除部分掩膜薄膜205 (如圖3)并暴露出控制柵薄膜204表面，形成第二開口 206和掩膜層205a ;在所述第二開口 206的側(cè)壁形成第二側(cè)墻207。所述第二開口 206的形成工藝為在所述掩膜薄膜205表面形成光刻膠層，所述光刻膠層暴露出需要形成第二開口 206的位置；以所述光刻膠層為掩膜，干法刻蝕或濕法刻蝕所述掩膜薄膜205，暴露出所述控制柵薄膜204表面，形成掩膜層205a ;所形成掩膜層205a確定了浮柵層和控制柵層的尺寸，且所述掩膜層205a的厚度決定了后續(xù)形成的源線層的高度，而所述掩膜層205a厚度能夠通過沉積工藝精確控制。所述第二側(cè)墻207的材料為氧化硅，所述第二側(cè)墻207的形成工藝為采用化學氣相沉積工藝好物理氣相沉積工藝在所述掩膜層205a表面、以及第二開口 206的側(cè)壁和底部形成第二側(cè)墻薄膜；采用回刻蝕工藝刻蝕所述第二側(cè)墻薄膜，去除所述掩膜層205a以及第二開口 206底部的第二側(cè)墻薄膜，形成第二側(cè)墻207 ;所述第二側(cè)墻207用以隔離所述控制柵薄膜204和后續(xù)形成的源線層。
請參考圖5，以所述第二側(cè)墻207和掩膜層205a為掩膜，去除所述控制柵薄膜204、層間介質(zhì)薄膜203、浮柵薄膜202和絕緣薄膜201并暴露出半導體襯底200表面，形成第一開口 208，以及控制柵層204a、層間介質(zhì)層203a、浮柵層202a和絕緣層201a ;在所述第一開口 208側(cè)壁形成第一側(cè)墻209。所述第一開口 208的形成工藝為干法刻蝕或濕法刻蝕；本實施例中，在形成所述第一開口 208的同時，以所述掩膜層205a為掩膜去除需要形成存儲單元位置以外的控制柵薄膜204、層間介質(zhì)薄膜203、浮柵薄膜202和絕緣薄膜201 ;所形成的第一開口 208與第二開口 206貫通，所述第一開口 208和第二開口 206內(nèi)在后續(xù)工藝中用于形成源線層。在形成第一開口 208之后，對所述第一開口 208底部的半導體襯底200進行離子注入，形成源區(qū)；在本實施例中，所述源區(qū)為η型；在其他實施例中，當所述阱區(qū)為η型時，所述源區(qū)為P型。在形成源區(qū)后，在所述第一開口 208的側(cè)壁形成第一側(cè)墻209，所述第一側(cè)墻209的材料為氧化硅，所述第一側(cè)墻209的形成工藝與第二側(cè)墻207相同，在此不作贅述。請參考圖6，采用選擇性外延沉積工藝在所述第一開口 208 (如圖5)和第二開口206 (如圖6)內(nèi)形成源線層210，所述源線層210的頂部不高于所述掩膜層205a的表面。所述源線層210的材料為多晶硅；所述源線層210的高度由掩膜層205a的厚度決定，所述源線層210的高度為2000埃 3000埃；所述選擇性外延沉積工藝為沉積氣體包括硅源氣體和載氣，所述硅源氣體的流量為I標準毫升每分鐘 1000標準毫升每分鐘，所述載氣的流量為O. I標準升每分鐘 50標準升每分鐘，溫度為50(Γ800攝氏度，壓強為I托 100托，時間為O. I小時 I小時；其中，所述硅源氣體包括SiH4、SiH2Cl2中的一種或兩種，所述載氣包括氮氣、氫氣中的一種或兩種。在所述選擇性外延沉積工藝過程中，所述第一開口 206底部的半導體襯底200表面作為生長單晶硅的種子層，由所述第一開口 206底部逐漸向上方形成填充滿所述第一開口 208和第二開口 206的源線層210 ;因此，所形成的源線層210的高度能夠通過所述選擇性外延沉積工藝進行精確控制；而且，形成于同一半導體襯底200表面不同位置的閃存的存儲單元內(nèi)的源線層210的高度一致，使所形成的各存儲單元的源線層210的電阻相同，所形成的各存儲單元工作時，工作電流穩(wěn)定，從而所形成的閃存的存儲單元性能穩(wěn)定；此外，采用所述擇性外延沉積工藝形成源線層210工藝簡單，且能夠省去化學機械拋光的工藝步驟，從而使形成閃存的存儲單元的工藝簡化、成本降低、且產(chǎn)出率高。其次，由于所述源線層210的高度能夠精確控制，因此，后續(xù)工藝以所述源線層210的高度為參照，所形成的字線以及第三側(cè)墻的尺寸也能夠得以控制，并使字線和第三側(cè)墻能夠符合預設(shè)尺寸，從而所形成的各存儲單元的尺寸一致，且符合設(shè)計標準，適于集成。請參考圖7，在形成源線層210之后，在所述浮柵層202a、控制柵層204a和掩膜層205a兩側(cè)形成字線層211，所述字線層211與浮柵層202a、控制柵層204a和半導體襯底200之間通過氧化層212相互隔離；在所述字線層211兩側(cè)形成第三側(cè)墻213。所述字線層211的材料為多晶硅，所述字線層211和氧化層212的形成工藝為采用沉積工藝，較佳的是化學氣相沉積工藝在所述半導體襯底200、浮柵層202a、控制柵層204a、掩膜層205a和源線層210表面形成氧化硅薄膜和字線層薄膜；采用回刻蝕工藝去除所述掩膜層205a和源線層210表面的氧化硅薄膜和字線層薄膜，在所述浮柵層202a、控制柵層204a和掩膜層205a兩側(cè)形成氧化硅層212和字線層211 ;因此，所述字線層211的尺寸由所述源線層210的高度決定，而所述源線層210的高度能夠通過調(diào)整選擇性外延沉積工藝精確控制，使所述字線層211的尺寸容易控制。所述第三側(cè)墻213由氧化硅或氮化硅的單層構(gòu)成，或由氮化硅和氧化硅多層重疊構(gòu)成；所述第三側(cè)墻213的形成工藝與所述第一側(cè)墻209和第二側(cè)墻207的形成工藝相同，在此不再贅述。在本實施例中，在形成所述第三側(cè)墻213后，以所述第三側(cè)墻213、字線層211、掩膜層205a和源線層210為掩膜，在所述第三側(cè)墻213兩側(cè)進行離子注入，形成漏區(qū)；本實施例中，所述漏區(qū)為η型；當半導體襯底200內(nèi)的阱區(qū)為η型時，所述漏區(qū)為P型。在其他實施例中，在形成所述第三側(cè)墻層213之前，以所述字線層211、掩膜層205a和源線層210為掩膜，在所述字線層211兩側(cè)進行輕摻雜離子注入；在形成第三側(cè)墻213之后，在所述第三側(cè)墻213兩側(cè)進行重摻雜離子注入，形成漏區(qū)。
本實施例中，采用選擇性外延沉積工藝形成閃存的存儲單元的源線層210，使所述源線層210的高度能夠通過調(diào)節(jié)所述選擇性外延沉積工藝參數(shù)而精確控制，而且位于同一半導體襯底200表面不同位置的存儲單元的源線層210的高度一致，從而使所形成的閃存的性能穩(wěn)定；此外，由于各源線層210的高度一致，以所述源線層210的高度為參照形成的字線層211和第三側(cè)墻213的尺寸也保持一致，從而使所形成的各存儲單元的尺寸均一，適于集成。綜上所述，采用選擇性外延沉積工藝在所述第一開口和第二開口內(nèi)形成源線層時，所述第一開口底部的半導體襯底作為種子層，并從所述第一開口底部向上生長源線層，因此所形成的源線層的高度能夠通過控制所述選擇性外延沉積工藝的參數(shù)而進行控制，能夠使所形成的源線層的尺寸復合涉及標準；而且，采用所述選擇性外延工藝在同一半導體襯底表面形成不同閃存的存儲單元中的源線層時，各源線層之間尺寸一致，則所述各源線層的電阻一致，使所形成的閃存的性能穩(wěn)定。進一步的，采用所述選擇性外延沉積工藝形成源線層后，由于所述源線層的尺寸一致，且符合設(shè)計標準，能夠使后續(xù)工藝在同一半導體襯底表面所形成的各完整的存儲單元之間尺寸一致，因此所形成的閃存的性能穩(wěn)定。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護范圍。
權(quán)利要求
1.一種閃存的存儲單元的形成方法，其特征在于，包括 提供半導體襯底，所述半導體襯底表面具有浮柵層，所述浮柵層內(nèi)具有第一開口，所述第一開口暴露出半導體襯底的表面，所述浮柵層與半導體襯底之間通過絕緣層相互隔離，所述浮柵層表面具有控制柵層，所述控制柵層和浮柵層之間通過層間介質(zhì)層相互隔離，所述控制柵層表面具有掩膜層，所述掩膜層內(nèi)具有第二開口，所述第二開口和第一開口貫通，且所述第二開口暴露出控制柵層表面； 在所述第一開口的側(cè)壁形成第一側(cè)墻； 在所述第二開口的側(cè)壁形成第二側(cè)墻，所述第二側(cè)墻的頂部與所述掩膜層表面齊平； 采用選擇性外延沉積工藝在所述第一開口和第二開口內(nèi)形成源線層，所述源線層的頂部不高于所述掩膜層的表面。
2.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述源線層的材料為多晶硅，高度為2000埃 3000埃。
3.如權(quán)利要求2所述閃存的存儲單元的形成方法，其特征在于，所述選擇性外延沉積工藝為沉積氣體包括硅源氣體和載氣，所述硅源氣體的流量為I標準毫升每分鐘 1000標準毫升每分鐘，所述載氣的流量為O. I標準升每分鐘 50標準升每分鐘，溫度為50(Γ800攝氏度，壓強為I托 100托,時間為O. I小時"I小時。
4.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述硅源氣體為SiH4或SiH2Cl2，所述載氣為氮氣或氫氣。
5.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，還包括在形成源線層之后，在所述浮柵層、控制柵層和掩膜層兩側(cè)形成字線層，所述字線層與浮柵層、控制柵層和半導體襯底之間具有氧化層相互隔離；在所述字線層兩側(cè)形成第三側(cè)墻。
6.如權(quán)利要求5所述閃存的存儲單元的形成方法，其特征在于，所述字線層的材料為多晶硅，所述第三側(cè)墻的材料為氧化硅、氮化硅、或氮化硅和氧化硅多層重疊。
7.如權(quán)利要求5所述閃存的存儲單元的形成方法，其特征在于，在所述源線層、第二側(cè)墻、掩膜層、字線層和第三側(cè)墻兩側(cè)進行離子注入，形成漏區(qū)。
8.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述浮柵層和控制柵層的材料為多晶硅。
9.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述掩膜層的材料為氮化硅。
10.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述第一側(cè)墻和第二側(cè)墻的材料為氧化硅。
11.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述絕緣層的材料為氧化硅，所述層間介質(zhì)層為氧化硅-氮化硅-氧化硅的疊層結(jié)構(gòu)。
12.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述浮柵層、控制柵層、掩膜層、第一側(cè)墻和第二側(cè)墻的形成方法為在所述半導體襯底表面依次形成絕緣薄膜、浮柵薄膜、層間介質(zhì)薄膜、控制柵薄膜和掩膜薄膜；刻蝕部分掩膜薄膜并暴露出控制柵薄膜表面，形成第二開口和掩膜層；在所述第二開口的側(cè)壁形成第二側(cè)墻；以所述第二側(cè)墻和掩膜層為掩膜，刻蝕所述控制柵薄膜、層間介質(zhì)薄膜、浮柵薄膜和絕緣薄膜并暴露出半導體襯底表面，形成第一開口 ；在所述第一開口側(cè)壁形成第一側(cè)墻。
13.如權(quán)利要求12所述閃存的存儲單元的形成方法，其特征在于，在形成第一側(cè)墻之前，對所述第一開口底部的半導體襯底進行離子注入，形成源區(qū)。
14.如權(quán)利要求I所述閃存的存儲單元的形成方法，其特征在于，所述半導體襯底的材料為硅、硅鍺、碳化硅或絕緣體上硅。
全文摘要
一種閃存的存儲單元的形成方法，包括提供半導體襯底，半導體襯底表面具有浮柵層，浮柵層內(nèi)具有第一開口，第一開口暴露出半導體襯底的表面，浮柵層與半導體襯底之間通過絕緣層相互隔離，浮柵層表面具有控制柵層，控制柵層和浮柵層之間通過層間介質(zhì)層相互隔離，控制柵層表面具有掩膜層，掩膜層內(nèi)具有第二開口，第二開口和第一開口貫通，且第二開口暴露出控制柵層表面；在第一開口的側(cè)壁形成第一側(cè)墻；在第二開口的側(cè)壁形成第二側(cè)墻，第二側(cè)墻的頂部與掩膜層表面齊平；采用選擇性外延沉積工藝在第一開口和第二開口內(nèi)形成源線層，源線層的頂部不高于掩膜層的表面。所形成的閃存的存儲單元性能穩(wěn)定。
文檔編號H01L27/115GK102800679SQ201210301659
公開日2012年11月28日 申請日期2012年8月22日 優(yōu)先權(quán)日2012年8月22日
發(fā)明者曹子貴 申請人:上海宏力半導體制造有限公司