半導體裝置及形成半導體結構的方法
【專利摘要】本發(fā)明是有關于半導體裝置及形成半導體結構的方法。該方法，首先形成一第一層于一基板上。之后，形成且圖案化一掩膜層于該第一層之上。蝕刻部分通過該第一層。形成一第二層于該第一層之上。以及，藉由非微影工藝蝕刻通過該第一層及該第二層。藉此本發(fā)明可以形成具有較小臨界尺寸的改良接觸窗孔洞/介層孔結構。
【專利說明】半導體裝置及形成半導體結構的方法
【技術領域】
[0001]本發(fā)明涉及一種半導體裝置，特別是涉及一種改善孔洞結構的方法與結構。
【背景技術】
[0002]與制造可靠的集成電路相關的一個非常重要的因素是必須準確地控制形成于集成電路單獨結構中的輪廓。這樣的結構可以是接觸窗孔洞。導電材料然后可以被沉積于此孔洞結構內以提供此集成電路中介于水平層次間的垂直導電路徑。集成電路中可以包含許多層次，且使用接觸窗與介層孔在層次之間來產生介于相鄰層次間的電性通訊。傳統(tǒng)的集成電路需要成千上萬個具有精確且均勻寬度或臨界尺寸的接觸孔洞。
[0003]將集成電路的尺寸縮小時會導致在此孔洞結構中所允許的臨界尺寸也會跟著縮小。因此在一臨界尺寸縮小的情況下要形成孔洞結構就會因為層次間對準的問題而變得更困難。此外，在高深寬比的孔洞結構(具有較陡斜率側壁的小孔洞)內填入導電材料以及均勻地將導電材料填入其中也會變得更困難。
[0004]由此可見，上述現有的半導體裝置及形成半導體結構的方法在產品結構、方法及使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新的半導體裝置及形成半導體結構的方法，實屬當前重要研發(fā)課題之一，亦成為當前業(yè)界極需改進的目標。

【發(fā)明內容】

[0005]本發(fā)明的目的在于，克服現有的半導體裝置及形成半導體結構的方法存在的缺陷，而提供一種新的半導體裝置及形成半導體結構的方法，所要解決的技術問題是使其可以形成具有較小臨界尺寸的改良接觸窗孔洞/介層孔結構，非常適于實用。
[0006]本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發(fā)明提出的一種形成半導體結構的方法，其包括以下步驟:形成一第一層于一基板上。之后，形成且圖案化一掩膜層于該第一層之上。蝕刻部分通過該第一層。形成一第二層于該第一層之上。以及，藉由非微影工藝蝕刻通過該第一層及該第二層。
[0007]前述的形成半導體結構的方法，其中該蝕刻在該第一層中形成一孔洞；以及該孔洞在遠離該基板的部分的一寬度大于該孔洞在接近該基板的部分的一寬度。
[0008]前述的形成半導體結構的方法，其中該孔洞的一第一側壁包括朝向該孔洞的一中心線傾斜的第一內傾突出部分；該孔洞的一第二側壁包括朝向該孔洞的一中心線傾斜的第二內傾突出部分；以及該第一內傾突出部分的一寬度與該第二內傾突出部分的一寬度相
坐寸ο
[0009]本發(fā)明的目的及解決其技術問題還采用以下技術方案來實現。依據本發(fā)明提出的
一種半導體裝置，其包含一基板、一第一層、以及一第二層。此第一層形成于該基板上，該第一層中具有一孔洞部分延伸通過該第一層。此第二層形成于該基板以及該第一層中的一孔洞側壁上，且該第二層具有一厚度小于該孔洞寬度的一半。
[0010]本發(fā)明的目的及解決其技術問題另外再采用以下技術方案來實現。依據本發(fā)明提出的一種半導體裝置，其包含一基板、一第一層、以及一第二層。此第一層形成于該基板上，該第一層中具有一孔洞部分延伸通過該第一層。該孔洞具有一第一部分較遠離該基板，且延伸通過該第一層的部分具有一第一寬度。該孔洞具有一第二部分自該第一部分延伸朝向該基板，且延伸通過該第一層靠近該基板的部分具有一第二寬度。以及該第二寬度小于該第一寬度。
[0011]本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現。
[0012]前述的半導體裝置，其中該孔洞的一側壁包括朝向該孔洞的一中心線傾斜的內傾關出部分。
[0013]前述的半導體裝置，其中該基板包括一底層結構；以及該孔洞在接近該基板的部分該寬度是小于該底層結構靠近該第一層的部分的一寬度。
[0014]前述的半導體裝置，其中該基板包括至少兩個底層結構；以及該孔洞的該第二部分蝕刻通過該第一層及進入該兩個底層結構之間的該基板。
[0015]本發(fā)明的目的及解決其技術問題另外還采用以下技術方案來實現。依據本發(fā)明提出的一種半導體裝置，其包含:一底層結構具有一頂表面及一頂尺寸；以及一孔洞結構具有一階梯狀及一底尺寸，其中該孔洞的該底尺寸小于該底層結構的該頂尺寸。
[0016]本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現。
[0017]前述的半導體裝置，其中該孔洞結構是垂直地對稱。
[0018]本發(fā)明與現有技術相比具有明顯的優(yōu)點和有益效果。借由上述技術方案，本發(fā)明半導體裝置及形成半導體結構的方法至少具有下列優(yōu)點及有益效果:本發(fā)明可以形成具有較小臨界尺寸的改良接觸窗孔洞/介層孔結構。
[0019]綜上所述，本發(fā)明是有關于半導體裝置及形成半導體結構的方法。該方法，首先形成一第一層于一基板上。之后，形成且圖案化一掩膜層于該第一層之上。蝕刻部分通過該第一層。形成一第二層于該第一層之上。以及，藉由非微影工藝蝕刻通過該第一層及該第二層。本發(fā)明在技術上有顯著的進步，具有明顯的積極效果，誠為一新穎、進步、實用的新設計。
[0020]上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
【專利附圖】

【附圖說明】
[0021]圖1A-圖1C是顯示形成孔洞于一半導體裝置中的剖面圖。
[0022]圖2A-圖2C是顯示根據本發(fā)明的一實施例形成孔洞于一半導體裝置中的剖面圖。
[0023]圖3A-圖3C是顯示根據本發(fā)明的另一實施例形成孔洞于一半導體裝置中的剖面圖。
[0024]圖4A-圖4D是顯示根據本發(fā)明的一實施例形成溝渠隔離結構、類似溝渠結構及其他溝渠結構的剖面圖。[0025]10:底層結構
[0026]12:基底層
[0027]14:金屬層間介電層
[0028]16:先進圖案薄膜
[0029]18:介電抗反射涂布層
[0030]20:底部抗反射涂布層
[0031]22:光阻層
[0032]30、36、50、80、100、110、120、140:孔洞
[0033]40、90、150:薄膜
[0034]52、53:突出部分
[0035]124、126:內傾突出部分
[0036]160:溝渠
【具體實施方式】
[0037]為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發(fā)明提出的半導體裝置及形成半導體結構的方法其【具體實施方式】、方法、步驟、結構、特征及其功效，詳細說明如后。
[0038]有關本發(fā)明的前述及其他技術內容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現。通過【具體實施方式】的說明，應當可對本發(fā)明為達成預定目的所采取的技術手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。
[0039]當半導體裝置的工藝邁向60納米(或更小)技術節(jié)點時，例如是接觸窗或是介層孔的孔洞結構需要更小的臨界尺寸(CD)以允許層間對準的工藝窗口。例如是接觸窗的這種孔洞結構需要更緊密地控制其臨界尺寸(CD)以獲得層間準確地對準。在某些情況下，其臨界尺寸(⑶)是比微影工藝的最小解析度還更小。
[0040]請參閱圖1A-圖1C所示，其是顯示形成孔洞于一半導體裝置中的剖面圖。其中，一底層結構10形成于一基底12中。一金屬層間介電層14形成于底層結構10及基底12之上。此金屬層間介電層14可以是氧化硅、氮化硅、氮氧化硅、多晶硅及其組合以及其他合適的材料。一先進圖案薄膜16形成于金屬層間介電層14之上。此先進圖案薄膜16可以是氧化硅、氮化硅、氮氧化硅、氮化鈦、非晶碳(APF)、富硅底部抗反射層、有機底層光阻(ODL)及其組合以及其他合適的材料。此金屬層間介電層14與先進圖案薄膜16通常是不同的材質以提供較佳的圖案及防止金屬層間介電層14在先進圖案薄膜16進行蝕刻時受到傷害。
[0041]請參閱圖1A所示,依序形成一介電抗反射涂布層18、一底部抗反射涂布層20及一光阻層22于此先進圖案薄膜16之上，然后進行圖案化。此光阻層22可以是193納米的光阻或是其他合適的光阻。
[0042]請參閱圖1B所示，藉由例如是干蝕刻的蝕刻工藝形成孔洞30，之后除去此介電抗反射涂布層18、底部抗反射涂布層20以及光阻層22。
[0043]對例如是圖1A中所示的結構進行蝕刻通過金屬層間介電層14，或許會形成一個不欲見的結果，即孔洞30與底層結構10交界處的寬度Wl大于此底層結構10上表面處的寬度W3。
[0044]請參閱圖1C所示，孔洞32是藉由與圖1A中所示的類似的光阻圖案蝕刻形成，但是圖案化成與底層結構10之間對應的孔洞。這樣的蝕刻后也或許會形成一個不欲見的結果，即孔洞32與底層結構10交界處的寬度W7大于此底層結構10之間的距離W5。
[0045]請參閱圖2A-圖2C所示，其是顯示根據本發(fā)明的一實施例形成孔洞于一半導體裝置中的剖面圖。此半導體裝置會先如圖1A般準備。之后，如圖2A中所示，進行氧氣等離子體為主的非等向性蝕刻以蝕刻通過此先進圖案薄膜16，同時也將底部抗反射涂布層20以及光阻層22除去。此處所使用的等離子體配方必須對介電抗反射涂布層18具有良好的選擇性以降低介電抗反射涂布層18的損失。再進行另一次非等向性干蝕刻以部分除去直到金屬層間介電層14的材料及形成孔洞36。此金屬層間介電層14的蝕刻深度是由所進行的蝕刻工藝持續(xù)的時間來控制。
[0046]請參閱圖2B所示，一層薄膜40在相對低的溫度下沉積于在仍具有先進圖案薄膜16的經圖案化的金屬層間介電層14之上。此薄膜40可以是例如氧化物，而相對低的溫度例如是低于150°C。在較低溫度下的沉積可以防止或減少對于先進圖案薄膜16及其所定義的結構的傷害。此薄膜40是與先進圖案薄膜16不同的材料，是作為硬式掩膜之用。使用與先進圖案薄膜16不同的材料作為薄膜40允許特別是高深寬比的孔洞結構中較佳的邊緣覆蓋沉積特性。此薄膜40的厚度可以是小于所形成孔洞底部尺寸的寬度的一半。在某些實施例中，薄膜40的厚度可以是小于20納米。
[0047]請參閱圖2C所示，進行非等向性蝕刻且移除此薄膜40及先進圖案薄膜16以形成孔洞50。此先進圖案薄膜16可以是可烘烤的材料。因此，若是介電抗反射涂布層18、底部抗反射涂布層20以及光阻層22在移除先進圖案薄膜16時存在的話，可以在移除先進圖案薄膜16時一并移除。
[0048]此孔洞50在此孔洞50的上方具有一寬度W9，其是較此孔洞50與下層結構10的交會處的寬度Wll更大。在某些實施例中，此下層結構10的上方具有一小于80納米的上方尺寸(或是在某些實施例中小于60納米)，而寬度Wll則是小于下層結構10的上方尺寸。
[0049]此孔洞50具有一階梯狀輪廓包括突出部分52和53向孔洞50的中心線內縮。此孔洞50側壁的斜率可以在突出部分52和53之上與之下是不同的。寬度W9和Wll的差距是與此薄膜40的厚度對應，但是不需要是一模一樣。突出部分52和53朝向孔洞50的中心線內縮的距離也是與此薄膜40的厚度對應，但是不需要是一模一樣，也不需要是與寬度W9和Wll的差距一模一樣。因此，寬度W9和Wll的差距及突出部分52和53朝向孔洞50的中心線內縮的距離可以由此薄膜40的厚度控制。突出部分52和53的寬度可以是相等的。
[0050]下層結構10至突出部分52的高度為Hl而突出部分52至金屬層間介電層14表面的高度為H2可以根據形成薄膜40之前的孔洞36的深度而變動。這樣允許控制孔洞50較窄底部部分的深寬比而可以使填充材料更均勻的沉積進入孔洞50之內。
[0051]使用類似于薄膜40的間隔物來形成孔洞36允許使用非微影工藝而不是嵌鑲工藝來進行蝕刻。因此，所形成的孔洞36是垂直對稱的。
[0052]使用上述的工藝，產生比微影工藝極限的最小解析度更小的臨界尺寸(⑶)就變得可能。舉例而言，193納米光阻先前被認為其極限僅能定義出大于80納米的結構，而使用上述的工藝卻能達成小于60納米或更小的特征尺寸。使用上述較小特征尺寸孔洞的范例應用包括浮動柵極記憶體、電荷捕捉記憶體、非揮發(fā)記憶體或是嵌入式記憶體，當然也可以有其他更多的應用。
[0053]一個范例的優(yōu)點是在與接近底層結構接觸處形成較小特征尺寸孔洞，其斜率是朝向此接觸窗(在某些實施例中具有兩段斜率)。因此，導電材料相比較于高深寬比的孔洞較易沉積于此種接觸窗內，且可以提供較佳的材料填充表現。
[0054]另一個范例的優(yōu)點是在掩膜層之后所施加的層次(例如層40)可以填入此孔洞中。因為掩膜層形成工藝中的錯誤會產生細縫或是裂縫。因此，例如是氧化層中的細縫或是裂縫等問題可以藉由填入此層而減少。
[0055]另一個范例的優(yōu)點是減少或消除細縫問題可以防止例如是細縫或是裂縫等孔洞結構穿過此元件層次中(例如層間介電層14)的空間，且防止接觸窗/介層孔短路。
[0056]可以理解的是，此層(例如40)可以沉積于包括光阻層、類光阻層、含碳層或是圖案層等其他層次之上以改善半導體裝置中的不同孔洞結構。此外，也可以理解的是，此工藝可以應用于半導體裝置中例如是周邊接觸窗、介層孔以及溝渠等不同結構層之中。
[0057]圖3A-圖3C是根據本發(fā)明的另一實施例形成孔洞于一半導體裝置中的剖面圖。其中顯示了上述所描述的工藝的結構可以在一半導體裝置的工藝中重復若干次。
[0058]請參閱圖3A所不,一底層結構10形成于一基底12中。一金屬層間介電層14形成于底層結構10及基底12之上。一先進圖案薄膜16形成于金屬層間介電層14之上。一孔洞80藉由蝕刻通過此先進圖案薄膜16以及一部分的金屬層間介電層14形成。在蝕刻此孔洞80之后，形成一層例如是氧化硅的薄膜90。此薄膜90可以是在先進圖案薄膜16存在之下而以相對低的溫度例如是低于150°C沉積。
[0059]請參閱圖3B所示，在圖3A的結構進行非等向性蝕刻，然后形成一層例如是氧化硅的薄膜100。此非等向性蝕刻進行的夠久使得孔洞110現在繼續(xù)朝向底層結構10延伸但是不會穿過金屬層間介電層14。此薄膜100可以是在先進圖案薄膜16存在之下而以相對低的溫度例如是低于150°C沉積。
[0060]請參閱圖3C所示，在圖3B的結構進行第二次非等向性蝕刻。此第二次非等向性蝕刻進行的夠久使得孔洞120穿過金屬層間介電層14而抵達底層結構10。
[0061]此孔洞120包括三個部分。第一部分122a是靠近底層結構10而具有最小的寬度W15。第二部分122b是中間區(qū)域具有大于寬度W15的寬度W17。第三部分122c是靠近金屬層間介電層14表面的區(qū)域具有大于寬度W17的寬度W19。此孔洞120包括一內傾突出部分124介于第一部分122a與第二部分122b之間，以及一內傾突出部分126介于第二部分122b與第三部分122c之間，兩者皆朝向孔洞120的中心線傾斜。
[0062]此寬度W19是由圖案化此孔洞80的掩膜尺寸所控制。因為在蝕刻工藝中材料損失的緣故，寬度W19是較孔洞80的掩膜尺寸略大。
[0063]此寬度W17和W19之間的差距可以由薄膜90的厚度所控制。此寬度W15和W17之間的差距可以由薄膜100的厚度所控制。
[0064]第三部分122c的高度H5可以由形成孔洞80的蝕刻工藝的時間所控制。第二部分122b的高度H7可以由第一非等向蝕刻的時間所控制。第一部分122a的高度H9可以在考慮金屬層間介電層14的厚度情況下由調整此高度H5和H7所控制。
[0065]因此，可以理解的是許多不同類型的孔洞輪廓可以藉由本發(fā)明所揭露的方法而獲得。
[0066]本發(fā)明并不局限于使用于接觸窗孔洞，也可以使用于例如淺溝渠隔離(STI)結構。
[0067]請參閱圖4A所示，先進圖案薄膜16形成于此基底12之上。介電抗反射涂布層18形成于此先進圖案薄膜16之上。一底部抗反射涂布層20形成于介電抗反射涂布層18之上。及一光阻層22形成于此底部抗反射涂布層20及介電抗反射涂布層18之上。圖中所示的介電抗反射涂布層18、底部抗反射涂布層20及光阻層22是進行圖案化之后的結果。
[0068]請參閱圖4B所示，進行一蝕刻通過此先進圖案薄膜16而將基底12裸露出來。請參閱圖4C所示，此蝕刻繼續(xù)部分通過此基底12而形成溝渠140。在蝕刻形成溝渠140后，可以將底部抗反射涂布層20及光阻層22除去，之后再形成一層例如是氧化硅的薄膜150。此薄膜150可以是在先進圖案薄膜16存在之下而以相對低的溫度例如是低于150°C沉積。
[0069]請參閱圖4D所示，在圖4C的結構進行非等向性蝕刻。此非等向性蝕刻進行的夠久使得溝渠160現在延伸穿過基底12而將底層結構10隔離。此溝渠160可以填充一層例如是氧化硅的介電材料。
[0070]以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
【權利要求】
1.一種形成半導體結構的方法，其特征在于其包括以下步驟: 形成一第一層于一基板上； 形成且圖案化一掩膜層于該第一層之上； 蝕刻部分通過該第一層； 形成一第二層于該第一層之上；以及 藉由非微影工藝蝕刻通過該第一層及該第二層。
2.根據權利要求1所述的形成半導體結構的方法，其特征在于其中: 該蝕刻在該第一層中形成一孔洞；以及 該孔洞在遠離該基板的部分的一寬度大于該孔洞在接近該基板的部分的一寬度。
3.根據權利要求1所述的形成半導體結構的方法，其特征在于其中: 該孔洞的一第一側壁包括朝向該孔洞的一中心線傾斜的第一內傾突出部分； 該孔洞的一第二側壁包括朝向該孔洞的一中心線傾斜的第二內傾突出部分；以及 該第一內傾突出部分的一寬度與該第二內傾突出部分的一寬度相等。
4.一種半導體裝置，其特征在于其包含: 一基板； 一第一層形成于該基板上，該第一層中具有一孔洞部分延伸通過該第一層；以及一第二層形成于該基板以及該第一層中的一孔洞側壁上，該第二層具有一厚度小于該孔洞寬度的一半。
5.一種半導體裝置，其特征在于其包含: 一基板； 一第一層形成于該基板上，該第一層中具有一孔洞部分延伸通過該第一層，其中該孔洞具有一第一部分遠離該基板，且延伸通過該第一層的部分具有一第一寬度；該孔洞具有一第二部分自該第一部分延伸朝向該基板，且延伸通過該第一層靠近該基板的部分具有一第二寬度；以及該第二寬度小于該第一寬度。
6.根據權利要求5所述的半導體裝置，其特征在于其中該孔洞的一側壁包括朝向該孔洞的一中心線傾斜的內傾突出部分。
7.根據權利要求5所述的半導體裝置，其特征在于其中: 該基板包括一底層結構；以及 該孔洞在接近該基板的部分該寬度是小于該底層結構靠近該第一層的部分的一寬度。
8.根據權利要求5所述的半導體裝置，其特征在于其中: 該基板包括至少兩個底層結構；以及 該孔洞的該第二部分蝕刻通過該第一層及進入該兩個底層結構之間的該基板。
9.一種半導體裝置，其特征在于其包含: 一底層結構具有一頂表面及一頂尺寸；以及 一孔洞結構具有一階梯狀及一底尺寸，其中該孔洞的該底尺寸小于該底層結構的該頂尺寸。
10.根據權利要求9所述的半導體裝置，其特征在于其中該孔洞結構是垂直地對稱。
【文檔編號】H01L21/768GK103579086SQ201210260017
【公開日】2014年2月12日 申請日期:2012年7月25日 優(yōu)先權日:2012年7月25日
【發(fā)明者】裘元杰 申請人:旺宏電子股份有限公司