本發(fā)明涉及半導體裝置，特別涉及其柱電極。

背景技術：
近年來，隨著便攜電話以及數碼相機等電子設備的小型化，強烈要求使在電子設備中所搭載的半導體裝置的尺寸縮小。特別是，晶片級芯片尺寸封裝（WL－CSP）能夠使封裝尺寸縮小到芯片尺寸，進而，還正在研究在密封樹脂內安裝有部件的WL－CSP。例如，專利文獻1（日本特開2002－299496號公報）公開了一種半導體裝置的制造方法，具有如下工序：形成將銅（Cu）層重疊為兩級而成的柱電極；在密封樹脂內安裝作為部件的電容器部。但是，在專利文獻1的柱電極的形成中，如圖1的流程圖所示，（A）作為用于形成第一層Cu層的步驟，在半導體晶片上的導電膜上形成第一層抗蝕劑膜（步驟S101），利用曝光以及顯影處理形成孔（步驟S102、S103），利用電鍍處理形成第一層Cu層（步驟S104），除去第一層抗蝕劑膜（步驟S105），對第一層Cu層進行暫時密封（步驟S106），對第一層Cu層以及暫時密封層進行CMP處理（步驟S107）；（B）作為用于形成第二層Cu層的步驟，形成第二層抗蝕劑膜（步驟S108），利用曝光以及顯影處理形成孔（步驟S109、S110），利用電鍍處理形成第二層Cu層（步驟S111），除去第二層抗蝕劑膜（步驟S112），對第二層Cu層進行暫時密封（步驟S113），對第二層Cu層以及暫時密封層進行CMP處理（步驟S114）；（C）作為用于搭載部件的步驟，除去暫時密封（步驟S115），形成電容器部（步驟S116），利用絕緣層進行密封（步驟S117），對電容器部以及絕緣層進行CMP處理（步驟S118），形成電極以及焊料凸起（步驟S119）。另外，專利文獻2（日本特開2004－172163號公報）公開了如下結構：在下層的柱電極上重疊上層的柱電極。專利文獻1：日本特開2002－299496號公報；專利文獻2：日本特開2004－172163號公報。在專利文獻1所記載的半導體裝置中，第一層暫時密封層和第二層抗蝕劑膜的邊界位置與第一層和第二層Cu層的接合位置一致。另外，在第一層暫時密封層和第二層抗蝕劑膜的邊界位置，在由第一層和第二層Cu層構成的Cu柱電極的側面容易形成沿圓周向延伸的環(huán)狀的隆起部。另外，在專利文獻2所記載的半導體裝置中，使第二層柱電極的外圍長度比第一層柱電極的外圍長度短，所以，在與第一層柱電極和第二層柱電極的接合位置相同的位置，形成有階梯差（臺階形狀）。如專利文獻1以及2所示，若在與機械強度比較弱的Cu層（柱電極）的接合位置相同的位置形成有柱電極的隆起部或者階梯差，則存在如下問題：由于基板的翹曲等而產生的內部應力作用于隆起部或者階梯差部，柱電極發(fā)生脫落或者彎折的不良發(fā)生頻率增加。

技術實現要素：
因此，本發(fā)明的目的在于提供一種柱電極的不良品發(fā)生頻率低的半導體裝置。本發(fā)明提供一種半導體裝置，其特征在于，具有：布線，配置在半導體基板上；柱狀的柱電極，具有與所述布線連接的底部、所述底部的相反側的頂部、以及將所述底部和所述頂部連結的側面，所述柱電極包括利用電鍍處理形成的第一柱電極和利用電鍍處理在所述第一柱電極上形成的第二柱電極，在所述柱電極的所述側面，在比所述第一柱電極和所述第二柱電極的接合位置高的位置，在圓周方向上形成有長的外周突起部。根據本發(fā)明，能夠降低半導體裝置的柱電極的不良品發(fā)生頻率。附圖說明圖1是表示現有例的柱電極的形成方法的流程圖。圖2是表示比較例的半導體裝置的制造方法的流程圖。圖3（a）～（i）是表示比較例的半導體裝置的制造方法的工序的概略剖視圖（其1）。圖4（a）～（d）是表示比較例的半導體裝置的制造方法的工序的概略剖視圖（其2）。圖5是表示比較例的半導體裝置的概略剖視圖。圖6是表示本發(fā)明實施方式1的半導體裝置的制造方法的流程圖。圖7（a）～（e）是表示實施方式1的半導體裝置的制造方法的工序的概略剖視圖（其1）。圖8是（a）～（d）是表示實施方式1的半導體裝置的制造方法的工序的概略剖視圖（其2）。圖9（a）～（c）是表示實施方式1的半導體裝置的制造方法的工序的概略剖視圖（其3）。圖10（a）是表示比較例的縱橫比的圖，（b）以及（c）是表示實施方式1的縱橫比的圖。圖11（a）是表示比較例的電鍍工序的圖，（b）以及（c）是表示實施方式1的電鍍工序的圖。圖12是表示比較例的問題點的圖。圖13是表示實施方式1的半導體裝置的柱電極的概略剖視圖。圖14是圖13的主要部分放大圖。圖15是表示本發(fā)明實施方式2的半導體裝置的制造方法的流程圖。圖16（a）～（d）是表示實施方式2的半導體裝置的制造方法的工序的概略剖視圖（其1）。圖17是（a）～（d）是表示實施方式2的半導體裝置的制造方法的工序的概略剖視圖（其2）。圖18（a）以及（b）是表示實施方式2的半導體裝置的制造方法的工序的概略剖視圖（其3）。圖19是概略地表示在實施方式2的半導體裝置的制造方法中形成的狹縫的平面圖。圖20表示實施方式2的變形例的半導體裝置的制造方法的流程圖。圖21（a）～（e）是表示實施方式2的變形例的半導體裝置的制造方法的工序的概略剖視圖（其1）。圖22（a）～（d）是表示實施方式2的變形例的半導體裝置的制造方法的工序的概略剖視圖（其2），（e）是（d）的其他例。圖23（a）～（d）是表示實施方式2的變形例的半導體裝置的制造方法的工序的概略剖視圖（其3）。圖24是概略地表示重疊兩個干膜貼附在半導體晶片上時所產生的半導體晶片的翹曲的側視圖。圖25是概略地表示重疊兩個干膜貼附在半導體晶片上時所產生的干膜剝離的側視圖。圖26是概略地表示發(fā)生干膜剝離時在電鍍工序中在剝離部形成的多余Cu的側視圖。圖27（a）是表示正常的電鍍工序的圖，（b）是表示干膜片堵住通的問題的圖。附圖標記說明：101半導體晶片、102布線、103層間絕緣膜、104通路（VIA）、105布線、106鈍化膜、107下層絕緣膜、108UBM膜、109再布線、120形成有柱電極的基板、110、210、310、410第一層光致抗蝕劑干膜（第一層干膜）、210a、310a、410a第一層干膜的上表面、111、211、311、411第二層光致抗蝕劑干膜（第二層干膜）、112開口部（孔）、113、213、313、413柱電極、114、214、314、414部件、115、215、315、415模塑樹脂、118焊料端子、212a、312a、412a第一層干膜的開口部（孔）、212b、312b、412b第二層干膜的開口部（孔）、213a、313a、413a第一層柱電極、213b、313b、413b第二層柱電極、230柱電極的接合部、240在干膜的界面位置產生的外周突起部、320、420、422狹縫、421抗蝕劑。具體實施方式首先，對在實施方式的說明中所使用的比較例進行說明，接著，對實施方式1以及2進行說明。比較例以及實施方式1、2涉及在WL－CSP中以如下方式形成的柱電極及其形成方法：在再布線上安裝部件并用模塑樹脂（密封樹脂）對部件進行密封時，在厚度方向上貫通模塑樹脂。《1》比較例圖2是表示比較例的半導體裝置的制造方法的流程圖。圖3（a）～（i）是表示比較例的半導體裝置的制造方法的工序的概略剖視圖（其1），圖4（a）～（d）是表示比較例的半導體裝置的制造方法的工序的概略剖視圖（其2），圖4（b）表示接著圖3（i）的工序。圖5是表示比較例的半導體裝置的概略剖視圖。以下，參照附圖對比較例的半導體裝置的制造方法進行說明。圖3（a）表示實施擴散工序等而完成了晶片工藝的狀態(tài)的半導體晶片。在圖3（a）中，在半導體晶片101上形成有布線102和層間絕緣膜103，在層間絕緣膜103內形成有與布線102連接的通路（VIA）104，形成有與通路104連接的布線105和對層間絕緣膜103上進行覆蓋的鈍化膜106。接著，如圖3（b）所示，形成下層絕緣膜107，與鈍化膜106的開口部相匹配地在下層絕緣膜107形成開口部。接著，如圖3（c）所示，在晶片整個面形成UBM（underbarriermetal）膜108。進而，使用光致抗蝕劑技術，在晶片整個面形成抗蝕劑膜（未圖示），使再布線的圖案部開口，使用電解電鍍僅在抗蝕劑膜的開口部形成再布線109之后，利用灰化處理除去抗蝕劑膜。接著，如圖3（d）所示，對于形成有再布線109的晶片，在晶片整個面貼附第一層光致抗蝕劑干膜110（圖2中的步驟S201），進而，在第一層光致抗蝕劑干膜110上貼附第二層光致抗蝕劑干膜111（圖2中的步驟S202）。此外，在以下的說明中，也將光致抗蝕劑干膜僅稱為“干膜”。另外，干膜的厚度例如是120μm。接著，如圖3（e）所示，在所希望的再布線109上，使用光刻技術進行曝光以及顯影，形成在厚度方向上貫通第一層干膜110以及第二層干膜111的開口部（孔）112（圖2中的步驟S203、S204）。接著，如圖3（f）所示，利用電鍍處理（電解電鍍），在開口部112中形成由Cu構成的柱電極（柱狀電極）113。在圖3中，僅在干膜的開口部112內形成有柱電極113（圖2中的步驟S205）。接著，如圖3（g）所示，利用藥液處理將第二以及第一干膜111以及110除去，進而，將再布線109作為阻止膜將UBM膜108部分地除去（圖2中的步驟S206）。接著，如圖3（h）所示，在再布線109上安裝部件114（圖2中的步驟S207）。部件114是如發(fā)光元件、受光元件等那樣的電子部件，對其種類以及數量沒有限制。然后，如圖3（i）以及圖4（a）所示，利用模塑樹脂115對晶片整個面進行密封（圖2中的步驟S208）。接著，如圖4（b）所示，在利用模塑樹脂115完成了密封的Si晶片120中，利用CMP法對模塑樹脂115進行研磨，使柱電極113露出（圖2中的步驟S209）。此時，柱電極113的高度以如下方式形成：柱電極113的頂部位于比部件114的頂部高的位置。能夠通過增加干膜的個數來使柱電極113的高度變高。然后，如圖4（c）所示，將焊料掩模116作為掩模，在柱電極113上印刷焊料膏117，如圖4（d）所示，在除去焊料掩模后，進行回流處理，形成半球狀的焊料端子118（圖2中的步驟S210）。利用以上的工序，完成在WL－CSP中在再布線上安裝部件并且利用模塑樹脂對部件進行了密封的圖5所示的半導體裝置。<<2>>實施方式1<<2-1>>實施方式1的制造方法圖6是表示實施方式1的半導體裝置的制造方法的流程圖。圖7（a）～（e）是表示實施方式1的半導體裝置的制造方法的工序的概略剖視圖（其1），圖8（a）～（d）是表示實施方式1的半導體裝置的制造方法的工序的概略剖視圖（其2），圖9（a）～（c）是表示實施方式1的半導體裝置的制造方法的工序的概略剖視圖（其3）。圖8（a）表示接著圖7（e）的工序，圖9（a）表示接著圖8（d）的工序。另外，圖10（a）～（c）是表示縱橫比的概略剖視圖，圖11（a）～（c）是表示圖10（a）～（c）的結構中的電鍍工序的圖。圖7（a）表示實施擴散工序等而完成了晶片工藝的狀態(tài)的半導體晶片。在圖7（a）中，在半導體晶片101上形成有布線102和層間絕緣膜103，在層間絕緣膜103內形成有與布線102連接的通路（VIA）104，形成有與通路104連接的布線105和對層間絕緣膜103上進行覆蓋的鈍化膜106。接著，如圖7（b）所示，形成下層絕緣膜107，與鈍化膜106的開口部相匹配地在下層絕緣膜107形成開口部。接著，如圖7（c）所示，在晶片整個面形成UBM膜108。進而，使用光致抗蝕劑技術，在晶片整個面形成抗蝕劑膜（未圖示），使再布線的圖案部開口，使用電解電鍍僅在抗蝕劑膜的開口部形成再布線109之后，利用灰化處理除去抗蝕劑膜。接著，如圖7（d）所示，對于形成有再布線109的晶片，在晶片整個面貼附第一層干膜210（圖6中的步驟S1）。接著，如圖7（e）所示，在所希望的再布線109上，使用光刻技術，形成在厚度方向上貫通第一層干膜210的開口部（孔）212a（圖6中的步驟S2、S3）。接著，如圖8（a）所示，利用電鍍處理（電解電鍍）形成柱電極213a（圖6中的步驟S4）。柱電極213a通常是銅（Cu）電極，但是，也可以是其他金屬的電極（例如金、鈀等）。此時，僅在第一層干膜210的開口部212a內形成有柱電極213a。另外，如圖8（a）所示，以柱電極213a的上表面比第一層干膜210的上表面210a低的方式形成柱電極213a。接著，如圖8（b）所示，在晶片整個面貼附第二層干膜211（圖6中的步驟S5）。接著，如圖8（c）所示，使用光刻技術在第一層干膜210的開口部（孔）212a上形成在厚度方向上貫通第二層干膜211的開口部（孔）212b（圖6中的步驟S6、S7）。接著，如圖8（d）所示，利用電鍍處理（電解電鍍）在第一層柱電極上形成第二層柱電極213b（圖6中的步驟S8）。柱電極213b通常是銅（Cu）電極，但是，也可以是其他金屬的電極（例如金、鈀等）。此時，僅在第二層干膜211的開口部212b內形成有柱電極213b。另外，優(yōu)選柱電極213b形成得比第二層干膜211的上表面高。在半導體晶片上形成很多柱電極213b的情況下，存在半導體晶片的中央部和周邊部的電鍍速度不同的情況，但是，在所有的柱電極中，以比第二層干膜211的上表面高的方式形成。此外，把將柱電極213a和213b合在一起的結構稱為柱電極213。但是，在將三個以上的干膜重疊使用的情況下，與第一層柱電極213a同樣地，將第二層柱電極213b的上表面形成得比第二層干膜的上表面低。接著，如圖9（a）所示，利用藥液處理將第二以及第一干膜211以及210除去（圖6中的步驟S9），進而，將再布線109作為阻止膜將UBM膜108部分地除去。接著，如圖9（b）所示，在再布線109上安裝部件214（圖6中的步驟S10）。部件214是發(fā)光元件、受光元件或者振蕩元件或傳感器等芯片或者被封裝化的電子部件，其種類以及數量沒有限定。然后，如圖9（c）所示，利用模塑樹脂215對晶片整個面進行密封（圖6中的步驟S11）。然后，執(zhí)行與圖3（a）～（d）同樣的工序（圖6中的步驟S12、S13）。利用以上的工序，完成在WL－CSP中在再布線上安裝部件并利用模塑樹脂對部件進行密封的半導體裝置。<<2-2>>實施方式1的效果圖10（a）表示比較例的孔的縱橫比（開口部深度/開口部寬度），圖10（b）以及（c）表示實施方式1的孔的縱橫比。在實施方式1中，作為用于形成柱電極的電鍍處理的掩模，使用第一層干膜210，形成柱電極213a后，將第二層干膜211作為掩模，形成柱電極213b，由此，形成高度高的柱電極213。這樣，將柱電極的形成工序分為兩次，由此，與圖10（a）所示的比較例的情況相比，能夠降低柱電極的電鍍工序中的干膜的縱橫比。如圖11（a）所示，若是縱橫比高的孔，則在電鍍處理中使用不具有脫氣機構的Cup式的電鍍裝置的情況下，除去在開口部內殘留的氣泡非常困難。在干膜110、111的開口部內殘留的氣泡成為阻礙Cu電鍍的主要原因，除此以外，在具有氣泡的狀態(tài)下的柱電極電鍍中，如圖12所示那樣，在柱電極113的內部具有空洞。柱電極113內部的空洞使柱電極113的強度以及可靠性顯著下降，成為在工序中的柱電極彎折或者在市場上導致產品不良的原因。相對于此，根據實施方式1的制造方法，如圖11（b）以及（c）所示，即使使用不具有脫氣機構的裝置或Cup式的電鍍裝置等低價的裝置，氣泡也容易從開口部釋放，所以，能夠以在柱電極213內不存在空洞這樣不良的方式形成高度比所安裝的部件214高的柱電極（圖9（c）中的213）。另外，使將第一層干膜210作為掩模的柱電極213a的上部的高度比第一層干膜的上表面低，由此，能夠對成為貼附第二層干膜211時的緊貼性下降的原因的柱電極213a的飛出進行抑制。進而，第一層干膜210的顯影具有使圖案頂部擴展的傾向。由此，在第一層干膜210和第二層干膜211的界面產生突起部，該突起部得到防止柱電極從模塑樹脂脫落的效果。如以上所說明的那樣，根據實施方式1，將干膜貼附、柱電極電鍍工序分為兩次來形成高的柱電極，由此，即使使用低價的裝置，也不會在柱電極內部產生空洞，能夠確保部件安裝所需要的柱電極的高度。圖13是表示實施方式1的半導體裝置的柱電極213的概略剖視圖。圖14是圖13的主要部分A的放大立體圖。如圖13所示，具有：在半導體基板上配置的布線109；柱狀的柱電極213，該柱電極213具有與該布線109連接的底部、該底部的相反側的頂部、將底部與頂部連結的側面。在實施方式1中，使柱電極213a和柱電極213b的接縫（接合位置）230在第一層干膜210和第二層干膜211的界面（在該界面位置形成有如圖14所示那樣的在圓周向上長的環(huán)狀的外周突起部（階梯差）240）之下。這樣，能夠防止在貼附第二層干膜211時產生的緊貼性降低，能夠利用在第一層干膜和第二層干膜的界面產生的柱電極的階梯差抑制柱電極從模塑樹脂脫落。另外，在第二層光致抗蝕劑211之上使用第三層光致抗蝕劑（未圖示）形成第二層柱電極和第三層柱電極時，優(yōu)選同樣地采用圖13以及圖14所示的柱電極的結構。<<3>>實施方式2<<3-1>>實施方式2的制造方法圖15是表示實施方式2的半導體裝置的制造方法的流程圖。圖16（a）～（d）是表示實施方式2的半導體裝置的制造方法的工序的概略剖視圖（其1），圖17（a）～（d）是表示實施方式2的半導體裝置的制造方法的工序的概略剖視圖（其2），圖18（a）、（b）是表示實施方式2的半導體裝置的制造方法的工序的概略剖視圖（其3）。圖17（a）表示接著圖16（d）的工序，圖18（a）表示接著圖17（d）的工序。另外，在圖16（a）～（d）、圖17（a）～（d）、圖18（a）、（b）中，左側的圖表示晶片的中央部（外周部以外）的區(qū)域，右側表示接近晶片的外周部的區(qū)域。另外，圖19是概略地表示狹縫的形成例的平面圖。在圖16（a）中，利用與實施方式1中的圖7（a）～（c）的工藝同樣的工藝來形成。接著，如圖16（b）所示，對于形成有再布線109的晶片，在晶片整個面貼附第一層干膜310。接著，如圖16（c）所示，在所希望的再布線109上，使用光刻技術，形成在厚度方向上貫通第一層干膜310的開口部（孔）312a（圖15中的步驟S2以及步驟S3）。接著，如圖16（d）所示，利用電鍍處理（電解電鍍）形成柱電極313a（圖15中的步驟S4）。此時，僅在第一層干膜310的開口部312a內形成有柱電極313a（圖15中的步驟S4）。另外，柱電極313a以其上表面比第一層干膜310的上表面310a低的方式形成。接著，如圖17（a）所示，在晶片整個面貼附第二層干膜311（圖15中的步驟S5）。接著，如圖17（b）所示，使用光刻技術，在第一層干膜310的開口部（孔）312a上形成在厚度方向上貫通第二層干膜311的開口部（孔）312b，并且，第二層干膜311上形成長槽即狹縫320（圖15中的步驟S21、S22）。例如，如圖19所示，狹縫320也可以以包圍一個以上的預定數量的柱電極的方式形成為格子狀。形成狹縫320的目的在于，在將干膜重疊貼附在半導體晶片上時，難以發(fā)生由于干膜的收縮而產生的內部應力的問題（晶片的翹曲等）。因此，狹縫320的配置并不限于圖19的例子。接著，如圖17（c）所示，使用電解電鍍在第一層柱電極313a上形成第二層柱電極313b（圖15中的步驟S8）。此時，在第二層干膜311的開口部形成有柱電極313b。另外，優(yōu)選柱電極313b的上表面形成得比第二層干膜311的上表面高。接著，如圖17（d）所示，利用藥液處理將第二以及第一干膜311以及310除去（圖15中的步驟S9），進而，將再布線109作為阻止膜除去UBM膜108。接著，如圖18（a）所示，在再布線109上安裝部件314（圖15中的步驟S10）。然后，如圖18（b）所示，利用模塑樹脂315對晶片整個面進行密封（圖15中的步驟S11）。然后，執(zhí)行與圖3（a）～（d）同樣的工序（圖15中的步驟S12、S13）。利用以上的工序，完成在WL－CSP中在再布線上安裝部件并且利用模塑樹脂對部件進行密封的半導體裝置。<<3-2>>實施方式2的變形例的制造方法圖20是表示實施方式2的變形例的半導體裝置的制造方法的流程圖。圖21（a）～（e）是表示實施方式2的變形例的半導體裝置的制造方法的工序的概略剖視圖（其1），圖22（a）～（e）是表示實施方式2的變形例的半導體裝置的制造方法的工序的概略剖視圖（其2），圖23（a）～（d）是表示實施方式2的變形例的半導體裝置的制造方法的工序的概略剖視圖（其3）。圖22（a）表示接著圖21（e）的工序，圖23（a）表示接著圖22（d）的工序。另外，在圖21（a）～（e）、圖22（a）～（e）、圖23（a）～（d）中，左側的圖表示晶片的中央部（外周部以外）的區(qū)域，右側表示接近晶片的外周部的區(qū)域。在圖21（a）中，利用與實施方式1中的圖7（a）～（c）的工藝同樣的工藝來形成。接著，如圖21（b）所示，對于形成有再布線109的晶片，在晶片整個面貼附第一層干膜410（圖20中的步驟S1）。接著，如圖21（c）所示，在所希望的再布線109上，使用光刻技術形成在厚度方向上貫通第一層干膜410的開口部（孔）412a，并且，在第一層干膜410上形成長槽即狹縫420，并且形成晶片外周部的抗蝕劑除去部（圖20中的步驟S31、S32）。接著，如圖21（d）所示，在晶片整個面涂敷抗蝕劑421，如圖21（e）所示，對形成柱電極的開口部412a的抗蝕劑421進行構圖并進行開口（圖20中的步驟S33）。接著，如圖22（a）所示，使用電解電鍍形成柱電極413a。此時，僅在第一層干膜410的開口部內形成有柱電極413a（圖20中的步驟S4）。接著，如圖22（b）所示，除去晶片外周部的抗蝕劑421，如圖22（c）所示，在第一層干膜410上貼附第二層干膜411（圖20中的步驟S5）。此時，在晶片外周部，也貼附在第一層干膜410被除去的區(qū)域（UBM膜上）。接著，如圖22（d）所示，使用光刻技術，在第一層干膜410的開口部（孔）412a上以及狹縫420上，形成在厚度方向上貫通第二層干膜411的開口部（孔）412b（圖20中的步驟S34、S35）。此時，也可以代替圖22（d）而如圖22（e）所示那樣，使用光刻技術，僅在第一層干膜410的開口部（孔）412a上形成在厚度方向上貫通第二層干膜411的開口部（孔）412b。接著，如圖23（a）所示，使用電解電鍍在第一層柱電極413a上形成第二層柱電極413b（圖20中的步驟S8）。此時，在第二層干膜411的開口部412b中形成有柱電極413b。另外，優(yōu)選柱電極413b形成得比第二層干膜411的上表面高。接著，如圖23（b）所示，利用藥液處理將第二以及第一干膜411以及410除去，進而，將再布線109作為阻止膜除去UBM膜108（圖20中的步驟S9）。接著，如圖23（c）所示，在再布線109上安裝部件414（圖20中的步驟S10）。然后，如圖23（d）所示，利用模塑樹脂415對晶片整個面進行密封（圖20中的步驟S11）。然后，執(zhí)行與圖3（a）～（d）同樣的工序（圖20中的步驟S12、S13）。利用以上工序，完成在WL－CSP中在再布線上安裝部件并且利用模塑樹脂對部件進行密封的半導體裝置。<<3-3>>實施方式2的效果圖24是概略地表示將兩個干膜重疊貼附在半導體晶片上時產生的半導體晶片的翹曲的側視圖。圖25是概略地表示將兩個干膜重疊貼附在半導體晶片上時產生的干膜剝離的側視圖。圖26是概略表示產生干膜剝離時在電鍍工序中在剝離部形成的多余Cu的側視圖。圖27（a）是表示正常的電鍍工序的圖，圖27（b）是表示干膜片堵住孔的問題的圖。例如，如圖3（d）所示，在利用厚的干膜110、111形成能夠安裝部件的高的柱電極的情況下，在所層疊的干膜110、111內所產生的內部應力變大，該應力使晶片發(fā)生翹曲。另外，內部應力集中在干膜110、111的端部（晶片邊緣附近），使晶片邊緣附近（外周部附近）的干膜110、111發(fā)生剝離（圖25）。在干膜110、111發(fā)生剝離的情況下，剝離時所產生的干膜片混入到電鍍液中，如圖27（b）所示那樣，干膜片堵住開口部，成為電鍍未生長的原因，另外，在干膜110、111剝離的部位生長多余的柱電極（例如，Cu電極），所以，在利用電鍍處理形成了柱電極之后的工序中，如圖26所示，存在以多余Cu為起點產生晶片的裂開的情況。另外，存在如下危險：在厚的干膜110、111內所產生的內部應力使晶片發(fā)生翹曲，在貼附干膜后的裝置中產生真空吸附錯誤等，在工序的流程中產生不良。因此，在實施方式2中，使干膜為兩層進行柱電極電鍍，由此，針對在厚的干膜中在晶片外周部的一個部位集中的干膜的應力，通過將晶片外周部的第二層干膜除去而能夠使應力集中部位分散。此處，晶片外周部被第一層干膜覆蓋，能夠抑制在晶片外周所產生的多余的柱電極的生長。另外，在第二層干膜上形成格子狀的狹縫，由此，使在干膜內所產生的應力分散，能夠抑制晶片整體的翹曲量。此外，關于利用狹縫得到的防止翹曲的效果，在第一層干膜310和第二層干膜311的合計膜厚為100μm以上、特別地為150μm以上時是有效的。另外，在將第一層干膜的晶片外周部除去的情況下，第二層干膜緊貼在晶片外周UBM膜108上，第二層干膜覆蓋第一層干膜的端面，所以，除了應力緩和效果之外，還能夠抑制在干膜界面產生的電鍍液的滲入。如以上所說明的那樣，根據實施方式2，通過將晶片外周部的干膜除去，由此，能夠防止由于應力集中而產生的干膜的剝離，抑制干膜片向電鍍液內的混入以及由多余柱電極生長導致的晶片裂開。另外，格子狀地形成第二層干膜的狹縫，由此，能夠抑制由于干膜的應力而產生的晶片的翹曲，防止在工序流程中產生的不良。