具有隔離的主體部分的半導體器件的制作方法
【專利摘要】描述了具有隔離的主體部分的半導體器件。例如，半導體結構包括設置于半導體襯底上方的半導體主體。所述半導體主體包括溝道區(qū)和溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對。隔離基座設置于所述半導體主體與所述半導體襯底之間。柵極電極堆疊體至少部分地包圍所述半導體主體的溝道區(qū)的一部分。
【專利說明】具有隔離的主體部分的半導體器件

【技術領域】
[0001]本發(fā)明的實施例在半導體器件的領域中，并且具體而言，在具有隔離的主體部分的半導體器件的領域中。

【背景技術】
[0002]在過去幾十年中，集成電路中的特征的縮放已經成為不斷成長的半導體產業(yè)背后的驅動力?？s放到越來越小的特征使得能夠增大在半導體芯片的有限的基板面上的功能單元的密度。例如，縮小晶體管尺寸允許芯片上包含的存儲器設備的數(shù)量增加，從而制造出具有更大的容量的產品。然而，對于越來越大容量的追求并不是沒有問題。對每個器件的性能進行最優(yōu)化的必要性變得越發(fā)顯著。
[0003]在集成電路器件的制造中，諸如三柵極晶體管之類的多柵極晶體管已經隨著器件尺寸不斷縮小而變得更普遍。在常規(guī)工藝中，通常在體硅襯底或絕緣體上硅襯底上制造三柵極晶體管。在一些實例中，由于體硅襯底的成本較低并且因為它們能夠實現(xiàn)較不復雜的三柵極制造工藝，所以體硅襯底是優(yōu)選的。在其它實例中，由于三柵極晶體管的改進的短溝道特性，因而絕緣體上硅襯底是優(yōu)選的。
[0004]在體硅襯底上，用于三柵極晶體管的制造工藝在將金屬柵極電極的底部與晶體管主體(即，“鰭狀物”)的底部處的源極和漏極延長尖端對準時通常遇到問題。當在體襯底上形成三柵極晶體管時，為了最優(yōu)的柵極控制并減少短溝道效應而需要適當?shù)膶?。例如，如果源極和漏極延長尖端比金屬柵極電極深，則可能發(fā)生穿通現(xiàn)象。替代地，如果金屬柵極電極比源極和漏極延長尖端深，則結果可能是不期望的柵極電容寄生效應(cap parasitic) 0
[0005]因此，需要一種三柵極晶體管制造工藝，其將由體襯底提供的制造的便捷與由絕緣體上硅襯底提供的改進的短溝道效應結合。


【發(fā)明內容】

[0006]本發(fā)明的實施例包括具有隔離的主體部分的半導體器件。
[0007]在實施例中，半導體結構包括設置于半導體襯底上方的半導體主體。半導體主體具有第一寬度，并且包括溝道區(qū)和溝道區(qū)兩側上的源極區(qū)和漏極區(qū)對。隔離基座(isolat1n pedestal)設置于半導體主體與半導體襯底之間。隔離基座具有平行于第一寬度并且小于第一寬度的第二寬度。柵極電極堆疊體至少部分地包圍半導體主體的溝道區(qū)的一部分。
[0008]在另一個實施例中，半導體結構包括設置于半導體襯底上方的半導體主體。半導體主體由第一半導體材料構成，并且包括溝道區(qū)和溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對。隔離基座設置于半導體主體與半導體襯底之間。隔離基座由與第一半導體材料不同的第二半導體材料的氧化物構成。柵極電極堆疊體至少部分地包圍半導體主體的溝道區(qū)的一部分。
[0009]在另一個實施例中，制造半導體器件的方法包括在半導體襯底上方形成半導體主體。半導體主體包括溝道區(qū)和溝道區(qū)兩側上的源極區(qū)和漏極區(qū)對。隔離基座形成于半導體主體與半導體襯底之間。半導體主體具有第一寬度，并且隔離基座根據(jù)平行于第一寬度并且小于第一寬度的第二寬度形成，或者半導體主體由第一半導體材料構成，并且隔離基座由與第一半導體材料不同的第二半導體材料的氧化物構成，或者二者都是。柵極電極堆疊體至少部分地包圍半導體主體的溝道區(qū)的一部分。
[0010]在另一個實施例中，制造半導體器件的方法包括在半導體襯底上形成半導體主體。半導體主體包括溝道區(qū)和溝道區(qū)兩側上的源極區(qū)和漏極區(qū)對。所述方法還包括向半導體主體的至少一部分的兩側上的半導體襯底中注入氧原子。然后對半導體襯底進行退火，以通過所注入的氧原子的氧化來在半導體主體的一部分與半導體襯底之間形成隔離基座。形成柵極電極堆疊體，以至少部分地包圍半導體主體的溝道區(qū)的一部分。

【專利附圖】

【附圖說明】
[0011]圖1A示出根據(jù)本發(fā)明的實施例的半導體器件100、200、或300的平面視圖。
[0012]圖1B示出根據(jù)本發(fā)明的實施例的圖1A的半導體器件100的沿著a_a’軸截取的截面溝道視圖。
[0013]圖1C示出根據(jù)本發(fā)明的實施例的圖1A的半導體器件100的沿著b-b’軸截取的截面源極/漏極視圖。
[0014]圖2A示出根據(jù)本發(fā)明的實施例的圖1A的半導體器件200的沿著a_a’軸截取的截面溝道視圖。
[0015]圖2B示出根據(jù)本發(fā)明的實施例的圖1A的半導體器件200的沿著b_b’軸截取的截面源極/漏極視圖。
[0016]圖3A示出根據(jù)本發(fā)明的實施例的圖1A的半導體器件300的沿著a_a’軸截取的截面溝道視圖。
[0017]圖3B示出根據(jù)本發(fā)明的實施例的圖1A的半導體器件300的沿著b_b’軸截取的截面源極/漏極視圖。
[0018]圖4A-4D和4D’示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第一種方法中的各種操作的截面視圖。
[0019]圖5A-?示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第二種方法中的各種操作的截面視圖。
[0020]圖6A-6D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第三種方法中的各種操作的截面視圖。
[0021]圖7A-7C示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第四種方法中的各種操作的截面視圖。
[0022]圖8A-8C示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第五種方法中的各種操作的截面視圖。
[0023]圖9A-9D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第六種方法中的各種操作的截面視圖。
[0024]圖10A-10D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第七種方法中的各種操作的截面視圖。
[0025]圖11A-11C示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第八種方法中的各種操作的截面視圖。
[0026]圖12A-12D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第九種方法中的各種操作的截面視圖。
[0027]圖13A-13E示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第十種方法中的各種操作的截面視圖。
[0028]圖14A-14H示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第十一種方法中的各種操作的截面視圖。
[0029]圖15A-1?示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第十二種方法中的各種操作的截面視圖。
[0030]圖16示出根據(jù)本發(fā)明的一種實施方式的計算設備。

【具體實施方式】
[0031]描述了具有隔離的主體部分的半導體器件。在下文的描述中，為提供對本發(fā)明的實施例的深入理解而闡述了大量的具體細節(jié)，例如具體的集成和材料方案(regime)。對于本領域技術人員來說顯而易見的是，可以在沒有這些具體細節(jié)的情況下實踐本發(fā)明的實施例。在其它實例中，為了不非必要地使本發(fā)明的實施例難以理解，沒有具體描述諸如集成電路設計布局之類的公知的特征。此外，應該理解的是，附圖中所示的各種實施例是說明性的表示，并且未必是按比例繪制的。
[0032]描述了將半導體器件的半導體主體的溝道區(qū)或源極和漏極區(qū)或二者與下層的半導體襯底隔離的方法，以及所形成的結構。在實施例中，在半導體主體與半導體襯底之間形成了一個或多個隔離基座?？梢詤^(qū)分隔離基座與其它鄰近的隔離材料，即使它們由相同的材料構成。本文中所描述的方法可以被稱為鰭狀物下氧化(UFO)工藝。這種工藝可以用于抑制或完全阻斷所形成的半導體器件中的泄漏。
[0033]在實施例中，晶體管制造工藝包含氧化物層的形成，該氧化物層將鰭狀物的子鰭狀物(subfin)區(qū)或諸如納米線之類的線路的子鰭狀物區(qū)電隔離。本發(fā)明的一個或多個實施例使得能夠實現(xiàn)以體襯底(例如體硅襯底)開始的絕緣體上硅(SOI)類型的鰭狀物或帶狀物。在一個這種實施例中，這通過子鰭狀物溝道下的氧化物層的形成來實現(xiàn)。本發(fā)明的一個或多個實施例使溝道摻雜的便利能夠獨立于襯底摻雜，因為最初的制造是從體襯底進行的。然而，在實施例中，如果還在源極和漏極區(qū)下或僅在源極和漏極區(qū)下執(zhí)行氧化物隔離(UFO)，則可能僅有助于抑制體結泄漏。
[0034]在從體硅襯底進行的三柵極或FIN-FET晶體管的常規(guī)加工下，形成的器件可能發(fā)生子鰭狀物泄漏。這種泄漏可能給1。?(關斷狀態(tài)源極和漏極泄漏)的目標設定和控制造成困難?？梢酝ㄟ^在鰭狀物底部的有較少柵極控制或沒有柵極控制的區(qū)域中引入絕緣層來有效地抑制泄漏。在實施例中，絕緣材料的引入還可以使得容易實現(xiàn)溝道摻雜減小，以實現(xiàn)輕度摻雜或完全無摻雜的溝道器件。在子鰭狀物區(qū)中包含掩埋氧化物還可以緩解沖突的約束，并且同時允許實現(xiàn)具有高遷移率、優(yōu)秀的器件靜電場和對襯底結泄漏的消除的低摻雜鰭狀物。同樣，源極和漏極區(qū)下方的氧化物的存在可以顯著地減小結泄漏。
[0035]本發(fā)明的一個或多個實施例提供“成本高效的”解決方案，以改進晶體管性能并減小待機功率，例如，用于被待機模式中的結泄漏限制的片上系統(tǒng)(SOC)超低功率器件。盡管這種益處還可以通過對子鰭狀物區(qū)進行非常高的摻雜來實現(xiàn)，但是在不影響溝道摻雜并且不會因此影響遷移率的情況下，這種摻雜很難實現(xiàn)。替代地，可以使用預制的SOI襯底，但這通常需要較高的制造成本。因此，一個或多個實施例包含例如基于具有掩埋氧化物層的鰭狀物的Fin-FET或三柵極器件的制造。在一個這種實施例中，掩埋氧化物層將有源鰭狀物與下層的襯底隔離。這種方法可以是成本高效的解決方案，因為它們可以從體襯底開始，并且可以利用子鰭狀物區(qū)中的本地氧化來實現(xiàn)有源鰭狀物與襯底的隔離。
[0036]一方面，在半導體主體與半導體襯底之間形成了隔離基座。圖1A示出根據(jù)本發(fā)明的實施例的半導體器件100的平面圖。圖1B示出圖1A的半導體器件100的沿著a-a’軸截取的截面溝道視圖。圖1C示出圖1A的半導體器件100的沿著b-b’軸截取的截面源極/漏極視圖。
[0037]參考圖1A，半導體器件100包括設置于半導體襯底(在圖1B和IC中示出為110)上方的半導體主體102。半導體主體102包括溝道區(qū)104和溝道區(qū)104的兩側上的源極區(qū)和漏極區(qū)對106。半導體器件100還包括柵極電極堆疊體108，其至少部分地包圍半導體主體102的溝道區(qū)104的一部分。
[0038]半導體器件100 (以及本文中所描述的任何半導體器件)可以是晶體管或類似器件。例如，在實施例中，半導體器件是用于邏輯或存儲器的金屬氧化物半導體(MOS)晶體管，或是雙極晶體管。同樣，在實施例中，半導體器件100具有三維架構，例如三柵極器件、獨立訪問的雙柵極器件、或FIN-FET。
[0039]半導體主體102可以由適合于在半導體器件的運行期間允許電流從其流過的材料構成。例如，在一個實施例中，半導體主體102由包括但不限于以下材料的單晶構成:硅、鍺、硅鍺或II1- V化合物半導體材料。在一個實施例中，溝道區(qū)104是半導體主體102未摻雜的或輕摻雜的區(qū)域。在一個實施例中，源極和漏極區(qū)106是半導體主體102的重摻雜區(qū)。在一個實施例中，半導體主體由IV族材料構成，并且一個或多個部分摻雜有硼、砷、磷、銦或它們的組合。在另一個實施例中，半導體主體由II1- V族材料構成，并且一個或多個部分摻雜有碳、硅、鍺、氧、硫、硒或碲。在實施例中，半導體材料102的至少一部分是應變的。在實施例中，利用金屬種類來制造源極和漏極區(qū)106的接觸部。金屬種類可以是純金屬，例如鎳或鈷，或者可以是合金，例如金屬-金屬合金或金屬-半導體合金(例如，諸如硅化物材料)。
[0040]在實施例中，柵極電極堆疊體108的柵極電極由金屬柵極構成，并且柵極電介質層由高K材料構成。例如，在一個實施例中，柵極電介質層由例如但不限于氧化鉿、氮氧化鉿、娃酸鉿、氧化鑭、氧化錯、娃酸錯、氧化鉭、鈦酸銀鋇、鈦酸鋇、鈦酸銀、氧化釔、氧化招、鉛鉭鈧氧化物、鈮酸鉛鋅、或它們的組合之類的材料構成。此外，柵極電介質層的一部分可以包括由半導體主體104的頂部幾層形成的自然氧化物層。在實施例中，柵極電介質層由頂部高K部分和由半導體材料的氧化物構成的下層部分構成。在一個實施例中，柵極電介質層由氧化鉿的頂部部分和二氧化硅或氮氧化硅的底部部分構成。在一個實施例中，柵極電極由例如但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈕、鉬、鈷、鎳、或導電金屬氧化物之類的金屬層構成。在具體實施例中，柵極電極由形成于金屬功函數(shù)設定層上方的非功函數(shù)設定填充材料構成。在實施例中，柵極電極堆疊體108還包括可能由絕緣電介質材料構成的側壁間隔體。
[0041]參考圖1B和1C，半導體器件100還包括設置于半導體主體102 (例如，圖1B的溝道區(qū)104或圖1C的源極/漏極區(qū)106)與半導體襯底110之間的隔離基座(例如，圖1B的隔離基座112或圖1C的隔離基座114)。在實施例中，半導體主體102 (如104或106)具有第一寬度(Wl)。隔離基座112或114具有平行于Wl的第二寬度(W2)。在實施例中，W2小于W1，如圖1B和IC兩者中所不出的那樣。在一個實施例(未不出)中，隔離基座112或114具有本質上垂直的側壁，并且W2小于W1。然而，在另一個實施例中，隔離基座112或114在半導體主體102下方被切成具有圓化邊緣，如圖1B和IC中所示出的那樣。
[0042]在實施例中，半導體器件100僅包括設置于溝道區(qū)104下方的隔離基座112，如圖1B中所示出的那樣。在一個這種實施例中，源極區(qū)和漏極區(qū)對不與半導體襯底110電隔離。在另一個實施例中，半導體器件100僅包括設置于源極區(qū)和漏極區(qū)對106下方的隔離基座114，如圖1C中所示出的那樣。在一個這種實施例中，溝道區(qū)104不與半導體襯底110電隔離。在另一個實施例中，隔離基座(例如，作為112與114的組合，如圖1B和IC中所示出的那樣)設置于半導體主體102的源極區(qū)和漏極區(qū)對106下方和溝道區(qū)104下方。因此，源極區(qū)和漏極區(qū)對106和溝道區(qū)104 二者可以與半導體襯底110電隔離。
[0043]在實施例中，術語“隔離基座”用于表示在給定時間形成的分立的隔離結構，例如，僅在溝道區(qū)下方形成的分立結構、或僅在源極區(qū)和漏極區(qū)對下方形成的一對分立結構、或在溝道區(qū)下方也在源極區(qū)和漏極區(qū)對下方形成的分立結構。在另一個實施例中，術語“隔離基座”用于表示在不同時間形成的隔離結構的組合，例如在溝道區(qū)下形成的分立結構與在不同時間在源極和漏極區(qū)對之下形成的一對分立結構的組合。
[0044]隔離基座112或114可以由適合于至少將半導體主體102的一部分與半導體襯底110電隔離的材料構成。例如，在一個實施例中，隔離基座112或114由例如但不限于二氧化硅、氮氧化硅或氮化硅之類的電介質材料構成。在實施例中，隔離基座112或114由半導體主體102的半導體材料的氧化物構成。在另一個實施例中，隔離基座112或114由與半導體主體102的半導體材料不同的半導體材料的氧化物構成。
[0045]半導體襯底110可以由適合用于半導體器件制造的材料構成。在實施例中，半導體襯底110是體襯底。例如，在一個實施例中，半導體襯底110是由可以包括但不限于以下材料的單晶構成的體襯底:硅、鍺、硅鍺或II1- V化合物半導體材料。替代地，半導體襯底110包括上部的外延層和下部的體部分，二者之一可以由可以包括但不限于以下材料的單晶構成:硅、鍺、硅鍺或II1- V化合物半導體材料?？梢栽谏喜康耐庋訉优c下部的體部分之間設置中間絕緣層，所述中間絕緣層由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料構成。
[0046]再次參考圖1B和1C，在實施例中，半導體器件100還包括鄰近隔離基座112或114設置并且設置在半導體襯底I1上方的第一電介質層116。第一電介質層116不同于隔離基座112或114。例如，即使第一電介質層116由與隔離基座112或114相同的材料構成，第一電介質層116也是與隔離基座112或114鄰接的，而不是連續(xù)不中斷的。在實施例中，第一電介質層116由適合于將柵極電極堆疊體108的一部分與半導體襯底110電隔離的材料構成。例如，在一個實施例中，第一電介質層116由例如但不限于二氧化硅、氮氧化硅或氮化硅的電介質材料構成。
[0047]再次參考圖1B和1C，在實施例中，半導體器件100還包括第二電介質層118，其設置于第一電介質層116下方并設置于半導體襯底110上。用虛線來描繪第二電介質層118,因為它可能是被挑選用于制造半導體器件100的工藝的工件(例如，見圖5A-5D，示出其中使淺溝槽隔離區(qū)凹進，用于隔離基座制造的實施例)。在這種情況下，第二電介質層118由剩余的淺溝槽隔離材料構成。在一個實施例中，第二電介質層118由例如但不限于二氧化硅、氮氧化硅或氮化硅的電介質材料構成。
[0048]在實施例中，半導體器件100還包括垂直設置于半導體主體102上方的一個或多個納米線。在一個這種實施例中，柵極電極堆疊體108至少部分地包圍一個或多個納米線中的每一個納米線的一部分。因此，本文中的實施例針對的是單溝道器件以及多溝道器件二者。在實施例中，附加的納米線中的每一個納米線包括設置于納米線中的溝道區(qū)。在一個實施例中，每個納米線的溝道區(qū)是分立的，因為在沒有諸如下層襯底材料或上層溝道制造材料之類的任何中間材料的情況下，柵極電極堆疊體108完全包圍每個納米線的溝道區(qū)。因此，在具有設置于半導體主體102上方的多個納米線的實施例中，納米線的溝道區(qū)與半導體主體相對于彼此來說是分立的。
[0049]在實施例中，根據(jù)寬與高的比例，可以將半導體主體102和任何附加的納米線的尺寸調整為線或帶，并且半導體主體102和任何附加的納米線可以具有方形或圓形拐角。在實施例中，從截面視角來看，半導體主體102和任何附加的納米線的尺寸在納米量級上。例如，在具體實施例中，半導體主體102和任何附加的納米線中的每一個的最小的尺寸小于大約20納米。
[0050]在另一方面，隔離基座的輪廓可以具有刻面缺口(faceted notch)而不是垂直的側壁或由圓形邊緣形成的缺口。例如，圖1A示出根據(jù)本發(fā)明的另一個實施例的半導體器件200的平面視圖。圖2A示出圖1A的半導體器件200的沿著a_a’軸截取的截面溝道視圖。圖2B示出圖1A的半導體器件200的沿著b-b’軸截取的截面源極/漏極視圖。
[0051]參考圖1A，半導體器件200包括設置于半導體襯底(在圖2A和2B中示出為110)上方的半導體主體102。半導體主體102包括溝道區(qū)104和溝道區(qū)104的兩側上的源極區(qū)和漏極區(qū)對106。半導體器件200還包括柵極電極堆疊體108，其至少部分地包圍半導體主體102的溝道區(qū)104的一部分。
[0052]參考圖2A和2B，半導體器件200還包括設置于半導體主體102 (例如，圖2A的溝道區(qū)104或圖2B的源極/漏極區(qū)106)與半導體襯底100之間的隔離基座(例如，圖2A的隔離基座212或圖2B的隔離基座214)。在實施例中，半導體主體102 (如104或106)具有第一寬度(W1)。隔離基座212或214具有平行于Wl的第二寬度(W2)。在實施例中，隔離基座212或214在半導體主體102下方被刻成刻面邊緣。也就是，W2小于W1，如圖2A和IB中所描繪的那樣。
[0053]在實施例中，如結合半導體器件100與圖1B和IC所描述的，隔離基座212或214可以根據(jù)隔離基座112和114的定位而設置于半導體主體102之下，可以由根據(jù)隔離基座112和114的成分的材料構成，并且可以具有根據(jù)隔離基座112和114的限定條件的限定。在實施例中，半導體器件200還包括第一電介質層116和第二電介質層118中的一個或兩個，如圖2A和2B中所示，并且同樣如以上結合半導體器件100與圖1B和IC所描述的。在實施例中，半導體器件200還包括垂直設置于半導體主體102上方的一個或多個納米線，同樣如以上結合半導體器件100所描述的。
[0054]在另一方面，由與上覆半導體主體的半導體材料不同的半導體材料的氧化物形成基座。例如，圖1A示出根據(jù)本發(fā)明的另一個實施例的半導體器件300的平面視圖。圖3A示出圖1A的半導體器件300的沿著a-a’軸截取的截面溝道視圖。圖3B示出圖1A的半導體器件300的沿著b-b’軸截取的截面源極/漏極視圖。
[0055]參考圖1A，半導體器件300包括設置于半導體襯底(在圖3A和3B中示出為110)上方的半導體主體102。半導體主體102包括溝道區(qū)104和溝道區(qū)104的兩側上的源極區(qū)和漏極區(qū)對106。半導體器件200還包括柵極電極堆疊體108，其至少部分地包圍半導體主體102的溝道區(qū)104的一部分。
[0056]參考圖3A和3B，半導體器件300還包括設置于半導體主體102 (例如，圖3A的溝道區(qū)104或圖3B的源極/漏極區(qū)106)與半導體襯底110之間的隔離基座(例如，圖3A的隔離基座312或圖3B的隔離基座314)。在實施例中，半導體主體102由第一半導體材料構成。隔離基座312或314由與第一半導體材料不同的第二半導體材料的氧化物構成。例如，在一個這種實施例中，半導體主體102由硅構成，并且第二半導體材料是硅鍺。替代地，在另一個這種實施例中，半導體主體102由硅鍺構成，并且第二半導體材料是硅。
[0057]在實施例中，如結合半導體器件100與圖1B和IC所描述的，隔離基座312或314可以根據(jù)隔離基座112或114的定位而設置于半導體主體102之下，并且可以具有根據(jù)隔離基座112或114的限定條件的限定。在實施例中，半導體器件300還包括第一電介質層116和第二電介質層118中的一個或兩個，如圖3A和3B中所示，并且同樣如以上結合半導體器件100與圖1B和IC所描述的。在實施例中，半導體器件300還包括垂直設置于半導體主體102上方的一個或多個納米線，同樣如以上結合半導體器件100所描述的。
[0058]盡管像這樣進行了描繪，但是隔離基座312或314的寬度不必與半導體主體102的寬度相同。例如，在實施例中，半導體主體102(如104或106)具有第一寬度。隔離基座312或314具有平行于第一寬度并小于第一寬度的第二寬度。在一個這種實施例中，隔離基座312或314在半導體主體102下方被刻成具有刻面邊緣。在另一個這種實施例中，隔離基座312或314在半導體主體102下方被刻成具有圓化邊緣。
[0059]在另一方面，提供了制造各種半導體器件的方法。對于各種工藝方法的考慮可以包括對制造“入口孔徑”以露出用于鰭狀物下的氧化的區(qū)域的需要。這可以被稱為“鰭狀物下氧化”(UFO)。在實施例中，如果對相同的或相似的材料進行氧化，則可能需要使用間隔體，并且在使用不相似的材料的情況下，甚至也可以包含間隔體的使用。在一個實施例中，通過替換柵極工藝或溝槽接觸工藝、或二者來提供至鰭狀物下方的區(qū)域的入口。實施例可能要求通過在UFO處理之前的上覆特征來將鰭狀物的一部分“束縛”在正確位置中。在實施例中，可以將氧化氣氛或鄰近的氧化材料用于UF0。然而,在圖15A-1?中所示出的另一個實施例中，使用了氧注入。在一些實施例中，在UFO之前使材料的一部分凹進，這可以減少氧化期間所謂的鳥喙(birds-beak)形成的程度。在一些實施例中，可回流的氧化物用于在入口孔徑的形成期間填充敞開的區(qū)域。上述和其它的考慮可以在以下呈現(xiàn)的各種方法中得到解決。
[0060]通常，參考以下圖集4-14并且根據(jù)本發(fā)明的實施例，制造半導體器件的方法包括在半導體襯底上方形成半導體主體。半導體主體包括溝道區(qū)和溝道區(qū)兩側上的源極區(qū)和漏極區(qū)對。在半導體主體與半導體襯底之間形成隔離基座。半導體主體具有第一寬度，并且隔離基座具有平行于第一寬度并且小于第一寬度的第二寬度，或者半導體主體由第一半導體材料構成并且隔離基座由與第一半導體材料不同的第二半導體材料的氧化物構成，或者二者都是。形成柵極電極堆疊體，其至少部分地包圍半導體主體的溝道區(qū)的一部分。
[0061]在實施例中，隔離基座形成于半導體主體的溝道區(qū)下方，但是不在其源極區(qū)和漏極區(qū)對的下方。在另一個實施例中，隔離基座形成于半導體主體的源極區(qū)和漏極區(qū)對下方，但是不在其溝道區(qū)的下方。在另一個實施例中，隔離基座形成于半導體主體的源極區(qū)和漏極區(qū)對下方并且形成于其溝道區(qū)下方。在實施例中，所述方法還包括鄰近隔離基座并且在半導體襯底上方形成第一電介質層。在一個這種實施例中，所述方法還包括例如在“第一”電介質層的形成之前形成第二電介質層，第二電介質層在第一電介質層下方并且在半導體襯底上。
[0062]以下是用于執(zhí)行隔離基座的UFO形成的各種策略的特定示例。在第一個示例中，圖4A-4D和4D’示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的方法中的各種操作的截面視圖。
[0063]參考圖4A,圖案層402形成于硬掩模堆疊體404上方,該硬掩模堆疊體404相應地形成于半導體襯底406上方。在具體實施例中，圖案層402是氮化硅間隔體掩模，硬掩模堆疊體404包括設置于薄二氧化硅層上的大約50納米的氮化硅，并且半導體襯底是體單晶硅半導體襯底。參考圖4B，將鰭狀物蝕刻到半導體襯底406中以提供溝道區(qū)。在一個實施例中，蝕刻的鰭狀物的高度的目標是近似于隨后由其形成的器件中的HSi值。也就是，利用間隔體構圖技術將體硅襯底構圖成具有子鰭狀物隔離所需的深度的鰭狀物。參考圖4C，沉積并蝕刻間隔體襯墊(liner)材料，以提供間隔體408。也就是，在部分鰭狀物構圖之后形成氮化物間隔體襯墊。沿著鰭狀物側壁的氮化物間隔體和鰭狀物氮化物硬掩模阻止了有源鰭狀物溝道區(qū)隨后的氧化。參考圖4D和4D’，繼續(xù)進行半導體襯底406的蝕刻，以及間隔體408下方的底切結構的形成。參考圖4D，在具體實施例中，使用諸如各向同性的干法蝕刻之類的各向同性的蝕刻，并且底切部分410具有圓化邊緣。參考圖4D’，在另一個具體實施例中，使用諸如各向異性的濕法蝕刻之類的各向異性的蝕刻，并且底切部分410’具有刻面的邊緣。然后可以對區(qū)域410和410’進行氧化，以提供具有諸如結合圖1B、1C、2A和2B所描述的幾何形狀的隔離基座。也就是，然后對暴露的硅側壁進行氧化，以將有源鰭狀物區(qū)與下層的襯底隔離。
[0064]圖5A-?示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第二種方法中的各種操作的截面視圖。參考圖5A，通過使諸如淺溝槽隔離氧化物層之類的電介質層504凹進來從體襯底形成鰭狀物502。形成諸如氮化物柱之類的柵極預留位置(placeholder) 506，以覆蓋鰭狀物的溝道區(qū)(注意，在圖5A中，鰭狀物紙面開始遠離柵極預留位置506的覆蓋延伸)。參考圖5B，沿著鰭狀物502的暴露的部分的側壁形成間隔體508。參考圖5C，使電介質層504進一步凹進，以暴露鰭狀物502的部分510。注意，由于柵極預留位置508下方的鰭狀物502的部分被保護，因而所述過程可以用于提供鰭狀物502的源極和漏極區(qū)中的隔離。例如，參考圖對暴露的部分510進行氧化，以提供隔離基座512。一旦氧化，則可以形成回流氧化物，以填充間隔體508下的剩余的空缺部分，或可以去除間隔體508。在進一步的實施例中，可以在源極和漏極的底切蝕刻之后執(zhí)行結合圖5A-?所描述的方法，并且隨后，可以在溝道區(qū)下制造隔離基座。因此，可以僅在源極和漏極區(qū)下、僅在溝道區(qū)下、或同時在所有區(qū)域下提供隔離底座。
[0065]圖6A-6D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第三種方法中的各種操作的截面視圖。參考圖6A，從體襯底606形成具有硬掩模604的鰭狀物602。然后鄰近鰭狀物602形成諸如淺溝槽隔離氧化物層之類的電介質層608，如圖6B中所描繪的那樣。參考圖6C，使電介質層608凹進以暴露鰭狀物602的部分610。參考圖6D，去除硬掩模604，并且形成諸如氮化硅覆蓋層之類的覆蓋層612，以包圍鰭狀物602的暴露的部分610。然后可以執(zhí)行退火，其中電介質層608用作氧氣源，用于氧化除了部分610之外的鰭狀物602，剩余部分610作為隔離的有源區(qū)。隨后可以去除覆蓋層612，并且可以形成柵極電極以及其它器件特征。
[0066]圖7A-7C示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第四種方法中的各種操作的截面視圖。參考圖7A，利用圖6D中提供的結構，可以使電介質層608進一步凹進，以暴露鰭狀物602的部分702。然后可以例如在氧化氣氛中對暴露的部分702進行氧化，以提供隔離基座704，如圖7B中所描繪的那樣。參考圖7C，隨后可以去除覆蓋層612，以留下隔離基座704上方的有源區(qū)610。然后可以形成柵極電極以及其它器件特征。因此，與圖6A-6D相反，在圖7A-7C中所示出的實施例中，為了更好控制，在熱氧化之前實現(xiàn)附加的淺溝槽隔離區(qū)凹進?？梢栽陂g隔體蝕刻之后重復所述方法，以僅在源極和漏極下建立氧化物?；蛘?，替代地，可以在底切蝕刻之后執(zhí)行所述方法，從而僅在溝道區(qū)下、或者同時在溝道區(qū)下以及源極和漏極區(qū)下形成氧化物。
[0067]在另一方面，可以通過包含在硅鰭狀物中的硅鍺層的快速再氧化來形成掩埋氧化物層。例如，圖8A-8C示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第五種方法中的各種操作的截面視圖。參考圖8A，例如通過對分層的襯底進行構圖而將硅鍺區(qū)802包含在從體硅襯底806形成的硅鰭狀物804中。然后形成淺溝槽隔離氧化物808，并使其凹進，以提供鄰近硅鍺區(qū)802的氧化材料，如圖SB中所描繪的那樣。參考圖SC，相較于鰭狀物804的硅部分的氧化，用于形成隔離基座810的通過鄰近的淺溝槽隔離氧化物808進行的硅鍺區(qū)802的氧化的速度快。
[0068]或者，作為圖8A-8C的替代的方法，在不期望溝道氧化的情況下，圖9A-9D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第六種方法中的各種操作的截面視圖。參考圖9A，例如通過對分層的襯底進行構圖而將硅鍺區(qū)902包含在從體硅襯底906形成的具有硬掩模905 (例如，氮化硅硬掩模)的硅鰭狀物904中。然后形成淺溝槽隔離氧化物908，并使其凹進，以提供鄰近硅鍺區(qū)902的氧化材料，如圖9B中所描繪的那樣。參考圖9C，形成諸如氮化硅覆蓋層之類的覆蓋層912，以覆蓋鰭狀物904的上層硅區(qū)域的暴露的部分。參考圖9D，相較于鰭狀物904的硅部分的氧化，用于形成隔離基座910的通過鄰近的淺溝槽隔離氧化物908進行的硅鍺區(qū)902的氧化的速度更快。覆蓋層912針對大部分氧化(如果不是全部氧化)保護了鰭狀物904的上層硅區(qū)域?？梢栽陂g隔體蝕刻之后重復所述方法，以僅在源極和漏極下建立氧化物?；蛘?，替代地，可以在底切蝕刻之后執(zhí)行所述方法，從而僅在溝道區(qū)下、或者同時在溝道區(qū)下以及源極和漏極區(qū)下形成氧化物。
[0069]在另一方面，可以在替換柵極、或后柵極工藝期間形成隔離基座。例如，圖10A-10D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第七種方法中的各種操作的截面視圖。參考圖10A，在硬掩模堆疊體1004上方形成圖案層1002，該硬掩模堆疊體1004相應地形成于包括不同的半導體層1007的半導體襯底1006上方。在具體實施例中，圖案層1002是氮化硅間隔體掩模，硬掩模堆疊體1004包括設置于薄二氧化硅層上的大約50納米的氮化硅，并且半導體襯底1006是體單晶硅半導體襯底。層1007可以是硅鍺層。參考圖10B，將鰭狀物蝕刻到半導體襯底1006中，包括蝕刻到層1007中，以提供溝道區(qū)。參考圖10C，在替換柵極操作中，暴露層1007并對其進行選擇性蝕刻，以留下空缺部分1020。應該理解的是，在這階段，通過外延的源極和漏極區(qū)來固定鰭狀物。然后，參考圖10D，在空缺部分1020中形成回流氧化物1022，從而為鰭狀物的頂層部分1022提供隔離基座。如圖所示，可以在替換柵極時執(zhí)行所述過程，或在虛設柵極蝕刻時、或在暴露溝道區(qū)的底切蝕刻時執(zhí)行所述過程。
[0070]在另一方面，可以在間隔體工藝期間形成隔離基座。圖11A-11C示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第八種方法中的各種操作的截面視圖。參考圖11A，從體襯底1104(例如，硅)形成鰭狀物1102，并且鰭狀物1102包括不同的材料層1106(例如，硅鍺)。形成諸如氮化物柱或多晶硅層之類的柵極預留位置1108，以覆蓋鰭狀物的溝道區(qū)(注意，在圖1lA中，鰭狀物從紙面開始遠離柵極預留位置1108的覆蓋延伸)。沿著鰭狀物1102的暴露的側壁并且在淺溝槽隔離區(qū)1112上方形成間隔體1110。參考圖11B，在間隔體蝕刻時，使淺溝槽隔離區(qū)1112凹進，并且例如通過硅鍺層的選擇性濕法蝕刻來從硅鰭狀物中去除不同材料的層1106。注意，使淺溝槽隔離區(qū)1112各向異性地凹進，從而可以將預留位置柵極1108用作固定物。參考圖11C，在層1106曾經存在而現(xiàn)在凹進處形成諸如回流氧化物之類的電介質材料1114，以再次暴露鰭狀物1102的上層部分。應該理解的是，所述方法僅在源極和漏極區(qū)下而不在溝道下提供隔離柱。因此，可以實現(xiàn)源極和漏極結泄漏抑制。
[0071]再次參考圖11A-11C，另一種方法可以是在使淺溝槽隔離區(qū)凹進期間對SiGe (或僅Si鰭狀物)進行氧化。也就是，可以在源極和漏極底切時執(zhí)行隔離。例如，圖12A-12D示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第九種方法中的各種操作的截面視圖。參考圖12A，柵極結構1202被示出為在底切蝕刻之前形成于鰭狀物1204上。鰭狀物可以包括上層硅部分1210、硅鍺層1212、以及體硅部分1214。參考圖12B，對鰭狀物1204的一部分(包括層1212)進行底切，用于最終的源極和漏極外延層形成。底切過程，留下了底切部分1220，其包括層1212的剩余部分。參考圖12C，完全去除層1212，并且柵極1202的進、出紙面的部分用作錨。參考圖12D，沉積了諸如回流氧化物之類的電介質材料1230，并使其凹進。出于外延沉積的考慮，例如，對于源極和漏極外延形成而言，可以留下電介質材料1230，以便僅保留在溝道區(qū)下方。
[0072]在另一方面，可以制造音叉形式的鰭狀物來提供隔離基座。例如，圖13A-13E示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第十種方法中的各種操作的截面視圖。參考圖13A,娃襯底1302可以具有設置于其上的二氧化娃層1304和氮化娃層1306。參考圖13B，蝕刻二氧化硅層1304和氮化硅層1306以暴露硅襯底1302。參考圖13C，在暴露的硅襯底1302上選擇性地生長外延硅區(qū)1308。參考圖13D，可以形成硬掩模，并且對剩余的二氧化硅層1304和氮化硅層1306的部分進行構圖，以暴露從外延層1308形成的鰭狀物的兩側的部分。參考圖13E，通過鄰近的氧化物層1304的氧化和熱退火，在二氧化硅層1304與鰭狀物1308之間保留有界面的鰭狀物1308的部分中形成了隔離基座1310，留下了有源部分 1312。
[0073]在另一方面，可以通過利用背脊(BB)支撐來執(zhí)行鰭狀物下氧化。例如，圖14A-14H示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第十一種方法中的各種操作的截面視圖。參考圖14A,外延娃層1402形成于外延鍺娃層1404上方,所述外延娃鍺層1404形成于體硅襯底1406上方。利用沿著其側壁的間隔體1410形成BB 1408。參考圖14B，形成第一溝槽蝕刻，以對層1402和1404進行構圖。參考圖14C，使外延硅鍺層1404的剩余部分在外延硅層1402下方凹進。參考圖14D，去除了間隔體1410，留下了 BB 1408。參考圖14E，沉積諸如回流氧化物層之類的電介質材料1412，并對其進行構圖。參考圖14F，去除BB 1408。參考圖14G，執(zhí)行第二溝槽蝕刻，以去除先前被BB 1408保護的外延硅層1402的部分，以及去除外延硅鍺層1404的剩余部分。參考圖14G，利用電介質材料1414來填充溝槽，以留下外延硅層1402剩余的與襯底1406隔離的有源區(qū)1416。
[0074]在另一方面，利用氧氣注入來隔離半導體主體與下層的半導體襯底。例如，在實施例中，制造半導體器件的方法包括在半導體襯底上形成半導體主體。半導體主體包括溝道區(qū)和溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對。所述方法還包括向半導體主體的至少一部分的兩側上的半導體襯底中注入氧原子。然后對半導體襯底進行退火，以通過所注入的氧原子的氧化來在半導體主體的部分與半導體襯底之間形成隔離基座。形成柵極電極堆疊體，以至少部分地包圍半導體主體的溝道區(qū)的一部分。
[0075]在一個這種實施例中，形成半導體主體包括在半導體主體上形成硬掩模。所述方法還包括覆蓋半導體主體和硬掩模的襯墊層。通過襯墊層來執(zhí)行注入。然后所述方法還包括在注入之后去除襯墊層和硬掩模。
[0076]具體地，圖15A-1?示出表示根據(jù)本發(fā)明的實施例的制造半導體器件的第十二種方法中的各種操作的截面視圖。參考圖15A，圖案層1502形成于硬掩模堆疊體1504上方，所述硬掩模堆疊體1504相應地形成于半導體襯底1506上方。在具體實施例中，圖案層1502是氮化硅間隔體掩模，硬掩模堆疊體1504包括設置于薄二氧化硅層上的大約50納米的氮化硅，并且半導體襯底是體單晶硅半導體襯底。參考圖15B，將鰭狀物蝕刻到半導體襯底1506中來提供溝道區(qū)。在一個實施例中，所蝕刻的鰭狀物的高度的目標是近似于隨后由其形成的器件中的HSi值。也就是，利用間隔體構圖技術將體硅襯底構圖成具有子鰭狀物隔離所需的深度的鰭狀物。參考圖15C，與下層結構共形地沉積襯墊材料1508(例如氮化硅層)。參考圖15D，利用氧注入來提供襯底1506的區(qū)域1510，所述區(qū)域1510具有包含在其中的氧原子。區(qū)域1510可以用于在執(zhí)行退火工藝后形成隔離的氧化物區(qū)?？梢栽陂g隔體蝕刻之后重復所述方法，以僅在源極和漏極下方生成氧化物。或者，替代地，可以在底切蝕刻之后執(zhí)行所述方法，以僅在溝道區(qū)下方或同時在溝道區(qū)下方以及源極和漏極區(qū)下方形成氧化物。
[0077]總地來說，盡管現(xiàn)有方法可以包含使用起始的絕緣體上硅(SOI)襯底來制造隔離的鰭狀物，但是本發(fā)明的實施例包含使用起始的體晶體襯底，例如硅襯底。因而鰭狀物型半導體主體結構可以是通過利用本文中所描述的一個或多個局部氧化工藝而與下層的半導體襯底材料隔離的鰭狀物。在實施例中，這種方法是與體硅上執(zhí)行的三柵極/FinFET工藝兼容的，并且相對于SOI方法可能將是更“成本高效的”。在具體實施例中，根據(jù)本文中所描述的一個或多個工藝制造的半導體器件在例如14納米技術節(jié)點產品方面具有改進的性能。例如，可以通過包含隔離基座來減小待機泄漏。
[0078]圖16示出根據(jù)本發(fā)明的一種實施方式的計算設備1600。計算設備1600容納板1602。板1602可以包括多個部件,包括但不限于處理器1604和至少一個通信芯片1606。處理器1604與板1602物理地和電氣地稱合。在一些實施方式中，至少一個通信芯片1606也與板1602物理地和電氣地耦合。在其它實施方式中，通信芯片1606是處理器1604的一部分。
[0079]取決于其應用，計算設備1600可以包括其它部件，所述其它部件可以或可以不與板1602物理地和電氣地耦合。這些其它部件包括但不限于易失性存儲器(例如，DRAM)、非易失性存儲器(例如，ROM)、閃速存儲器、圖形處理器、數(shù)字信號處理器、密碼處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(tǒng)(GPS)設備、羅盤、加速度計、陀螺儀、揚聲器、照相機、以及大容量存儲設備(例如硬盤驅動器、光盤(CD)、數(shù)字多功能盤，等等)。
[0080]通信芯片1606使得能夠進行用于到和來自計算設備1600的數(shù)據(jù)的傳送的無線通信。術語“無線”和其衍生詞可以用于描述可以通過使用調制的電磁輻射、經由非固態(tài)介質傳送數(shù)據(jù)的電路、設備、系統(tǒng)、方法、技術、通信信道、等等。所述術語并不暗示相關聯(lián)的設備不包含任何線路，盡管在一些實施例中它們可能不包含。通信芯片1606可以實施多種無線標準或協(xié)議中的任何一種，所述多種無線標準或協(xié)議包括但不限于W1-Fi (IEEE802.11族)、WiMAXdEEE 802.16 族)、IEEE 802.20、長期演進(LTE)、Ev-DO, HSPA+、HSDPA+、HSUPA+, EDGE、GSM、GPRS、CDMA、TDMA, DECT、藍牙、及它們的衍生物，以及被指定為 3G、4G、5G和更高代的任何其它無線協(xié)議。計算設備1600可以包括多個通信芯片1606。例如，第一通信芯片1606可以專用于諸如W1-Fi和藍牙的較短距離的無線通信，并且第二通信芯片1606可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE, Ev-DO和其它的較遠距離的無線通信。
[0081]計算設備1600的處理器1604包括封裝在處理器1604內的集成電路管芯。在本發(fā)明的一些實施方式中，處理器的集成電路管芯包括一個或多個器件，例如根據(jù)本發(fā)明的實施方式所制造的半導體晶體管。術語“處理器”可以指代處理來自寄存器和/存儲器的電子數(shù)據(jù)以將該電子數(shù)據(jù)轉換成可以在寄存器和/或存儲器中存儲的其它電子數(shù)據(jù)的任何器件或器件的部分。
[0082]通信芯片1606還包括封裝在通信芯片1606內的集成電路管芯。根據(jù)本發(fā)明的另一種實施方式，通信芯片的集成電路管芯包括一個或多個器件，例如根據(jù)本發(fā)明的實施方式所制造的半導體晶體管。
[0083]在進一步的實施方式中，計算設備1600內容納的另一個部件可以包含集成電路管芯，該集成電路管芯包括一個或多個器件，例如根據(jù)本發(fā)明的實施方式所制造的半導體晶體管。
[0084]在各種實施方式中，計算設備1600可以是膝上型電腦、上網本、筆記本電腦、超極本、智能手機、平板電腦、個人數(shù)字助理(PDA)、超級移動PC、移動電話、臺式計算機、服務器、打印機、掃描儀、監(jiān)視器、機頂盒、娛樂控制單元、數(shù)字相機、便攜式音樂播放器、或數(shù)字錄像機。在進一步的實施方式中，計算設備1600可以是處理數(shù)據(jù)的任何其它電子設備。
[0085]因此，已經公開了具有隔離的主體部分的半導體器件。在實施例中，半導體結構包括設置于半導體襯底上方的半導體主體。半導體主體包括溝道區(qū)和溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對。隔離基座設置于半導體主體與半導體襯底之間。柵極電極堆疊體至少部分地包圍半導體主體的溝道區(qū)的一部分。在一個實施例中，半導體主體具有第一寬度，并且隔離基座具有平行于第一寬度并且小于第一寬度的第二寬度。在另一個實施例中，半導體主體由第一半導體材料構成，并且隔離基座由與第一半導體材料不同的第二半導體材料的氧化物構成。
【權利要求】
1.一種半導體器件，包括: 設置于半導體襯底上方的半導體主體，所述半導體主體具有第一寬度，并且包括溝道區(qū)和所述溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對； 設置于所述半導體主體與所述半導體襯底之間的隔離基座，所述隔離基座具有平行于所述第一寬度并且小于所述第一寬度的第二寬度；以及 柵極電極堆疊體，其至少部分地包圍所述半導體主體的所述溝道區(qū)的一部分。
2.根據(jù)權利要求1所述的半導體器件，其中所述隔離基座設置于所述半導體主體的所述溝道區(qū)下方，但是不在所述半導體主體的所述源極區(qū)和漏極區(qū)對下方。
3.根據(jù)權利要求1所述的半導體器件，其中所述隔離基座設置于所述半導體主體的所述源極區(qū)和漏極區(qū)對下方，但是不在所述半導體主體的所述溝道區(qū)下方。
4.根據(jù)權利要求1所述的半導體器件，其中所述隔離基座設置于所述半導體主體的所述源極區(qū)和漏極區(qū)對下方，并且在所述半導體主體的所述溝道區(qū)下方。
5.根據(jù)權利要求1所述的半導體器件，其中所述隔離基座在所述半導體主體下方被刻有圓化邊緣。
6.根據(jù)權利要求1所述的半導體器件，其中所述隔離基座在所述半導體主體下方被刻有刻面邊緣。
7.根據(jù)權利要求1所述的半導體器件，還包括: 鄰近所述隔離基座設置并且設置于所述半導體襯底上方的第一電介質層。
8.根據(jù)權利要求7所述的半導體器件，還包括: 設置于所述第一電介質層下方并且設置于所述半導體襯底上的第二電介質層。
9.根據(jù)權利要求1所述的半導體器件，其中所述柵極電極堆疊體包括金屬柵極和高K柵極電介質。
10.根據(jù)權利要求1所述的半導體器件，還包括: 垂直設置于所述半導體主體上方的一個或多個納米線，其中所述柵極電極堆疊體至少部分地包圍所述一個或多個納米線中的每一個納米線的一部分。
11.一種半導體器件，包括 設置于半導體襯底上方的半導體主體，所述半導體主體包括第一半導體材料，并且包括溝道區(qū)和所述溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對； 設置于所述半導體主體與所述半導體襯底之間的隔離基座，所述隔離基座包括與所述第一半導體材料不同的第二半導體材料的氧化物；以及 柵極電極堆疊體，其至少部分地包圍所述半導體主體的所述溝道區(qū)的一部分。
12.根據(jù)權利要求11所述的半導體器件，其中所述隔離基座設置于所述半導體主體的所述溝道區(qū)下方，但是不在所述半導體主體的所述源極區(qū)和漏極區(qū)對下方。
13.根據(jù)權利要求11所述的半導體器件，其中所述隔離基座設置于所述半導體主體的所述源極區(qū)和漏極區(qū)對下方，但是不在所述半導體主體的所述溝道區(qū)下方。
14.根據(jù)權利要求11所述的半導體器件，其中所述隔離基座設置于所述半導體主體的所述源極區(qū)和漏極區(qū)對下方，并且設置于所述半導體主體的所述溝道區(qū)下方。
15.根據(jù)權利要求11所述的半導體器件,其中所述半導體主體本質上由硅組成,并且所述第二半導體材料是硅鍺。
16.根據(jù)權利要求11所述的半導體器件，還包括: 鄰近所述隔離基座設置并且設置于所述半導體襯底上方的電介質層。
17.根據(jù)權利要求16所述的半導體器件，還包括: 設置于所述第一電介質層下方并且設置于所述半導體襯底上的第二電介質層。
18.根據(jù)權利要求11所述的半導體器件，其中所述柵極電極堆疊體包括金屬柵極和高K柵極電介質。
19.根據(jù)權利要求11所述的半導體器件，還包括: 垂直設置于所述半導體主體上方的一個或多個納米線，其中所述柵極電極堆疊體至少部分地包圍所述一個或多個納米線中的每一個納米線的一部分。
20.根據(jù)權利要求11所述的半導體器件，其中所述半導體主體具有第一寬度，并且所述隔離基座具有平行于所述第一寬度并且小于所述第一寬度的第二寬度。
21.根據(jù)權利要求20所述的半導體器件，其中所述隔離基座在所述半導體主體下方被刻有圓化邊緣。
22.根據(jù)權利要求20所述的半導體器件，其中所述隔離基座在所述半導體主體下方被刻有刻面邊緣。
23.一種制造半導體器件的方法，所述方法包括: 在半導體襯底上方形成半導體主體，所述半導體主體包括溝道區(qū)和所述溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對； 在所述半導體主體與所述半導體襯底之間形成隔離基座，其中所述半導體主體具有第一寬度并且所述隔離基座根據(jù)平行于所述第一寬度并且小于所述第一寬度的第二寬度形成，或者其中所述半導體主體包括第一半導體材料并且所述隔離基座包括與所述第一半導體材料不同的第二半導體材料的氧化物；以及 形成柵極電極堆疊體，其至少部分地包圍所述半導體主體的所述溝道區(qū)的一部分。
24.根據(jù)權利要求23所述的方法，其中所述隔離基座形成于所述半導體主體的所述溝道區(qū)下方，但是不在所述半導體主體的所述源極區(qū)和漏極區(qū)對下方。
25.根據(jù)權利要求23所述的方法，其中所述隔離基座形成于所述半導體主體的所述源極區(qū)和漏極區(qū)對下方，但是不在所述半導體主體的所述溝道區(qū)下方。
26.根據(jù)權利要求23所述的方法，其中所述隔離基座形成于所述半導體主體的所述源極區(qū)和漏極區(qū)對下方，并且形成于所述半導體主體的所述溝道區(qū)下方。
27.根據(jù)權利要求23所述的方法，還包括: 鄰近所述隔離基座并且在所述半導體襯底上方形成第一電介質層。
28.根據(jù)權利要求27所述的方法，還包括: 在所述第一電介質層下方并且在所述半導體襯底上形成第二電介質層。
29.一種制造半導體器件的方法，所述方法包括: 在半導體襯底上形成半導體主體，所述半導體主體包括溝道區(qū)和所述溝道區(qū)的兩側上的源極區(qū)和漏極區(qū)對； 向所述半導體主體的至少一部分的兩側上的所述半導體襯底中注入氧原子； 對所述半導體襯底進行退火，以通過所注入的氧原子的氧化來在所述半導體主體的所述部分與所述半導體襯底之間形成隔離基座；以及形成柵極電極堆疊體，其至少部分地包圍所述半導體主體的所述溝道區(qū)的一部分。
30.根據(jù)權利要求29所述的方法，其中形成所述半導體主體包括在所述半導體主體上形成硬掩模，所述方法還包括: 形成覆蓋所述半導體主體和所述硬掩模的襯墊層，其中通過所述襯墊層來執(zhí)行所述注入；以及 在所述注入之后去除所述襯墊層和所述硬掩模。
【文檔編號】H01L29/78GK104137264SQ201180076400
【公開日】2014年11月5日 申請日期:2011年12月20日 優(yōu)先權日:2011年12月20日
【發(fā)明者】A·卡佩拉尼, S·M·塞亞, T·加尼, H·戈麥斯, J·T·卡瓦列羅斯, P·H·基斯, S·金, K·J·庫恩, A·D·利拉科, R·里奧斯, M·薩尼 申請人:英特爾公司