高電壓場效應晶體管的制作方法

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高電壓場效應晶體管的制作方法
【專利摘要】本發(fā)明描述了適合于高電壓和高頻率操作的晶體管。在襯底上垂直地或水平地設(shè)置納米線。所述納米線的縱向長度被限定到第一半導體材料的溝道區(qū)中，源極區(qū)與所述溝道區(qū)的第一端電耦合，漏極區(qū)與所述溝道區(qū)的第二端電耦合，并且非本征漏極區(qū)設(shè)置于所述溝道區(qū)與漏極區(qū)之間。所述非本征漏極區(qū)的帶隙比所述第一半導體的帶隙寬。包括柵極導體和柵極絕緣體的柵極堆疊體同軸地完全環(huán)繞所述溝道區(qū)，漏極和源極接觸部類似地也同軸地完全環(huán)繞所述漏極和源極區(qū)。
【專利說明】高電壓場效應晶體管

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實施例總地涉及微電子器件和制造，并且尤其涉及高電壓場效應晶體管 (FET)。

【背景技術(shù)】
[0002] 在過去幾十年中已經(jīng)以多種容量實施了片上系統(tǒng)（SOC)。S0C解決方案提供了板級部件集成所比不上的縮放優(yōu)勢。盡管長時間以來將模擬電路和數(shù)字電路集成到同一襯底上來提供S0C(其提供混合的信號能力）的形式，但是用于諸如智能手機和平板電腦之類的移動計算平臺的S0C解決方案仍然難以得到，因為這些設(shè)備通常包括利用高電壓、高功率和高頻率中的一個或多個來操作的部件。同樣，常規(guī)的移動計算平臺通常利用III- V族化合物半導體（例如GaAs異質(zhì)結(jié)雙極晶體管（HBT))來在GHz載頻處產(chǎn)生足夠的功率放大，并且利用橫向擴散硅MOS(LDMOS)技術(shù)來管理電壓轉(zhuǎn)換和功率分配（包括升壓和/或降壓轉(zhuǎn)換的電池電壓調(diào)節(jié)，等等）。于是，實現(xiàn)CMOS技術(shù)的常規(guī)的硅場效應晶體管需要第三種器件技術(shù)，其用于移動計算平臺內(nèi)的邏輯和控制功能。
[0003] 用于移動計算平臺中的多種晶體管技術(shù)限制了器件作為整體的可擴展性，并且因此是更強功能、更高集成水平、更低成本、更小形狀因子等的障礙。因此，盡管用于將這三種器件技術(shù)中的兩種或更多器件技術(shù)集成的移動計算空間的S0C解決方案是有吸引力的，但是S0C解決方案的一個障礙是缺乏具有低特征導通電阻〇〇、和足夠高的擊穿電壓（BV) (即，晶體管在出現(xiàn)經(jīng)由漏極到柵極區(qū)處的雪崩和/或能帶到能帶隧道的擊穿之前，能夠承受的最大漏極到源極電壓V DS)二者的晶體管技術(shù)。
[0004] 圖1A中能夠一般地示出高電壓平面FET中的權(quán)衡，圖1A繪出Rm與BV之間的關(guān) 系的曲線。針對形成其上制造平面FET的平面的各種材料示出了 Baliga極限。如從圖1A 中可以看到的，選擇高遷移率材料來改進1^通常導致減小的BV，因為大多數(shù)高載流子遷移率材料（例如InAs)具有低本征擊穿場。本征擊穿場是半導體的帶隙的函數(shù)，以致諸如僅具有0. 36eV的能帶的InAs (?25000cm2/V-s)之類的高遷移率材料僅具有0. 04MV/cm的本征擊穿場。諸如GaN(Eg = 3. 18eV)之類的高帶隙半導體具有大約2000cm2/V-s或更小的較低遷移率，盡管其具有3. 3MV/cm的高本征擊穿場。對于給定的帶隙，晶體管的擊穿電壓是柵極到漏極距離Lgd的函數(shù)，如示出了具有輕摻雜的漏極到柵極區(qū)L gd的典型平面高電壓 FET(例如，LDM0S器件）的圖1B的截面視圖中所示。
[0005] 進一步參考圖1B，Rm極限是晶體管在給定BV下能夠獲得的最低的導通狀態(tài)電阻，并且R m越低，晶體管就越有利，因為功率耗散減小，可以提供更大的驅(qū)動電流和更大的 (即，單位功率增益頻率，或最大振蕩頻率）。包括源極和漏極接觸電阻（R。。)、溝道電阻（RJ、以及漏極到柵極漂移電阻如圖1B中所示出的。盡管在大電壓下1@在 Rm中占主要地位，但是在較低電壓（例如，〈100V)下，R。。和變得更與1--"相當。因此，只要保留了期望的擊穿特性，則對于給定的溝道長度，具有減小的的器件能夠更接近給定材料的Baliga極限。因此，這種器件對于許多電路應用將極為有利，尤其是集成了具有移動計算平臺內(nèi)的邏輯和控制功能的RF集成電路（RFIC)和/或功率管理集成電路（PMIC) 的SOC解決方案。

【專利附圖】

【附圖說明】
[0006] 本發(fā)明的實施例是通過示例的方式而不是通過限制的方式示出的，并且結(jié)合附圖參考下文的【具體實施方式】可以更充分地理解本發(fā)明的實施例，附圖中：
[0007] 圖1A是各種半導體材料的BV與特征導通電阻之間的關(guān)系的曲線圖；
[0008] 圖1B是具有輕摻雜的漏極到柵極區(qū)的典型的平面高電壓FET的截面視圖；
[0009] 圖2A是根據(jù)實施例的非平面高電壓晶體管的等距圖；
[0010] 圖2B是根據(jù)實施例的非平面高電壓晶體管的等距圖；
[0011] 圖3是示出根據(jù)實施例的制造非平面高電壓晶體管的方法的流程圖；
[0012] 圖4A、4B、4C、4D和4E是根據(jù)圖3中示出的方法的實施例制造的非平面高電壓晶體管的等距圖；
[0013] 圖5A、5B、5C、5D、5E、5F、5G和5H是根據(jù)圖3中示出的方法的實施例制造的非平面高電壓晶體管的等距圖；以及
[0014] 圖6是根據(jù)本發(fā)明的實施例的移動計算平臺的S0C實施方式的功能性框圖。

【具體實施方式】
[0015] 在下文的說明書中，闡述了大量的細節(jié)，然而，對于本領(lǐng)域技術(shù)人員來說顯而易見的是，可以在沒有這些具體細節(jié)的情況下實踐本發(fā)明。在一些實例中，以框圖的形式、而不是以細節(jié)的形式示出公知的方法和器件，以避免使本發(fā)明難以理解。整個說明書中提及的 "實施例"表示結(jié)合實施例描述的特定特征、結(jié)構(gòu)、功能或特性包含在本發(fā)明的至少一個實施例中。因此，在整個說明書的各處出現(xiàn)的術(shù)語"在實施例中"并非必需涉及本發(fā)明的相同的實施例。此外，特定特征、結(jié)構(gòu)、功能或特性可以以任何適合的方式組合在一個或多個實施例中。例如，第一實施例可以與第二實施例組合，只要這兩個實施例不互相排斥。
[0016] 術(shù)語"耦合"和"連接"，以及它們的衍生物，在本文中可以用于描述部件之間的結(jié) 構(gòu)關(guān)系。應該理解的是，這些術(shù)語并不是要作為彼此的同義詞。相反，在特定實施例中，"連接"可以用于表明兩個或更多元件彼此直接的物理或電接觸。"耦合"可以用于表明兩個或更多元件彼此直接或非直接（在它們之間有其它中間元件）的物理或電接觸，和/或兩個或更多元件彼此協(xié)作或相互作用（例如，構(gòu)成因果關(guān)系）。
[0017] 本文中使用的術(shù)語"在……之上"、"在……之下"、"在……之間"和"在……上"指的是一個材料層相對其它材料層的相對位置。像這樣，例如，將一層設(shè)置在另一層之上或之下可以直接與所述另一層接觸，或可以具有一個或多個中間層。此外，將一層設(shè)置在兩層之間可以與兩層直接接觸，或可以具有一個或多個中間層。相比之下，第一層在第二層"上"是與第二層直接接觸。
[0018] 本文中描述的是半導體器件和制造技術(shù)的實施例，所述制造技術(shù)通過如下方式來減小溝道電阻:在溝道區(qū)中采用具有高遷移率的第一半導體材料，同時通過在器件溝道與漏極接觸部之間的非本征漏極區(qū)中進一步包含具有較高帶隙的第二半導體材料來提供高BV。在示例性實施例中，柵極結(jié)構(gòu)環(huán)繞溝道區(qū)的所有邊，以形成本文中被稱為納米線的結(jié) 構(gòu)。水平和垂直納米線結(jié)構(gòu)二者被示出為替換的實施例，以簡潔地證明本發(fā)明在非平面實施例的背景下的廣泛應用。然而，還應該注意的是，平面器件可以類似地采用第一和第二半導體材料來實現(xiàn)和BV方面的至少一些所描述的益處。因此，應該領(lǐng)會的是，技術(shù)人員可以容易地實現(xiàn)本文中在納米線器件的背景下所描述的一種或多種技術(shù)的平面實施方式。
[0019] 圖2A是根據(jù)實施例的非平面高電壓晶體管200的等距圖。通常，高電壓晶體管200 可以是任何少數(shù)或多數(shù)載流子柵極電壓控制的器件，例如但不限于：金屬氧化物半導體場效應晶體管（M0SFET)、或高電子遷移率晶體管（HEMT)。因此，盡管圖2A中所示出的示例性實施例是HEMT，但是可以對高電壓晶體管200做出本領(lǐng)域所公知的修改，以實現(xiàn)與示例性 HEMT實施例共享相關(guān)屬性的M0SFET。類似地，還可以在不脫離本發(fā)明的范圍的情況下實現(xiàn) 其它公知的柵極電壓控制的器件。
[0020] 高電壓晶體管200包括至少一個非平面晶體半導體主體，所述非平面晶體半導體主體在平行于襯底層205的頂表面的平面上，但通過除了形成主體的晶體半導體或形成襯底層205的材料以外的中間材料而與頂部襯底表面物理分離，以形成橫向取向的納米線 210A。對于本文中描述的實施例，納米線的橫截面幾何形狀可以從圓形到矩形大幅變化，從而使納米線210A的厚度（即，在z維度上）可以大約等于納米線210A的寬度（即，在y維度上），或者納米線210A的厚度和寬度可以彼此明顯不同（S卩，物理上類似于帶狀，等等），以形成圓柱形和平行六面體半導體主體。對于示例性實施例而言，納米線210A的最窄的寬度在5到50納米（nm)之間。
[0021] 如圖2A中所進一步示出的，高電壓晶體管200的縱向長度L在源極區(qū)220A、漏極區(qū)230A、非本征漏極區(qū)235A、以及設(shè)置于其間的溝道區(qū)245A之間被劃分。沿著縱向長度L，在溝道區(qū)245A和非本征漏極區(qū)235A內(nèi)使用具有不同帶隙的多種半導體材料，以獲得低R m 和高BV。盡管為溝道區(qū)245A和非本征漏極區(qū)235A選擇的半導體材料可能隨著實施方式變化，但是非本征漏極區(qū)235A將包括帶隙大于溝道區(qū)245A的帶隙的半導體材料。如本文中進一步描述的，在特定實施例中，納米線架構(gòu)和制造技術(shù)用來在溝道區(qū)245A內(nèi)包含具有犧牲性的半導體，以選擇性地增加溝道區(qū)245A中所采用的第一半導體材料的帶隙，從而使非本征漏極區(qū)235A對場誘導擊穿機制具有更大的電阻。在其它實施例中，納米線架構(gòu)和制造工藝用來將溝道區(qū)245A中所采用的至少第一半導體材料選擇性地替換為非本征漏極區(qū) 235A內(nèi)的具有更大帶隙的重新生長的材料。在其它實施例中，納米線架構(gòu)和制造技術(shù)用來由單獨的半導體材料形成溝道區(qū)、非本征漏極區(qū)、以及甚至源極區(qū)中的每一個，所有所述單獨的半導體材料都具有共同的晶體結(jié)構(gòu)和取向（即，單晶）。
[0022] 高電壓晶體管200設(shè)置于襯底層205上。在實施例中，襯底層205是絕緣或半絕緣的，和/或具有設(shè)置于其上的絕緣或半絕緣層，納米線210A設(shè)置在絕緣或半絕緣層之上。在一個所述實施例中，襯底層205是生長（圖1A中所示）在支撐襯底上或轉(zhuǎn)移到施主襯底上（未示出支撐和施主襯底）的半導體的頂層。在特定實施例中，襯底層205包括硅支撐襯底，半導體層在硅支撐襯底上外延生長，然而，所述支撐襯底還可以具有替換的材料（其可以或可以不與硅結(jié)合），包括但不限于鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵、碳（SiC)和藍寶石。在其它實施例中，其上設(shè)置晶體管200的襯底層205是電介質(zhì)層，因而襯底層205是掩埋氧化物（BoX)，其可以例如通過將形成納米線210A的一個或多個半導體層轉(zhuǎn)移到襯底層205上來形成。
[0023] 在溝道區(qū)245A內(nèi)，納米線210A具有比多晶材料大得多的長程有序（long range order)。在示例性實施例中，溝道區(qū)245A基本上是單晶，盡管低水平的晶體缺陷仍然可能作為不完美外延生長過程的工件而出現(xiàn)。在溝道區(qū)245A內(nèi)，納米線210A可以具有形成元素半導體或化合物半導體的一個或多個半導體元件。通常，溝道區(qū)245A中的半導體材料具有相對高的載流子遷移率。在實施例中，為使雜質(zhì)散射最小，溝道區(qū)245A是基本上未摻雜的半導體（即，雜質(zhì)濃度最小化）。在第一示例性HEMT實施例中，溝道區(qū)245A實質(zhì)上由氮化銦（InN)構(gòu)成。與GaN溝道相比，由于InN的更大的載流子遷移率（與1900cm 2/Vs相比的2700cm2/Vs)，所以1^可以足足減小?30% (其中InN還用于源極區(qū)220A和漏極區(qū) 230A中）。在第二示例性HEMT實施例中，溝道區(qū)245A包括InN或GaN的任何三元合金，例如氮化鋁銦（AlJrihN)或氮化鋁鎵（Al xGai_xN)，其中X小于1。在第三示例性HEMT實施例中，溝道區(qū)245A實質(zhì)上由砷化銦（InAs)構(gòu)成。在第四示例性HEMT實施例中，溝道區(qū)實質(zhì) 上由GaAs構(gòu)成。在第一示例性M0SFET實施例中，溝道區(qū)245A實質(zhì)上由硅（Si)構(gòu)成。在第二示例性M0SFET實施例中，溝道區(qū)245A實質(zhì)上由鍺（Ge)構(gòu)成。
[0024] 對于HEMT實施例而言，至少在溝道區(qū)245A內(nèi)，納米線210A覆蓋有晶體半導體層 240,其設(shè)置于納米線210A的側(cè)壁、頂表面、和/或底表面中的一個或多個之上。在示例性實施例中，晶體半導體層240直接設(shè)置在納米線210A上。晶體半導體層240是帶隙比溝道區(qū) 245A內(nèi)的納米線210A中所使用的第一半導體材料的帶隙寬的材料，以在溝道區(qū)245A內(nèi)形成異質(zhì)界面。例如，在溝道區(qū)245A是GaN的實施例中，晶體半導體層240是AIN、A1 InN或 AlInGaN。優(yōu)選地，晶體半導體層240基本上是單晶（即，厚度小于臨界厚度），并且與溝道區(qū)245A內(nèi)的納米線210A中所使用的半導體材料晶格匹配。在一個有利的實施例中，設(shè)置于納米線210A上的晶體半導體層240是非本征漏極區(qū)235A中所使用的第二半導體材料（例如，212A)，盡管非本征漏極區(qū)235A中所使用的第二半導體材料更薄，以允許完全環(huán)繞柵極堆疊體250A。在示例性實施例中，晶體半導體層240是在納米線210A的壁上形成的電荷感應層，從而可以在與壁相鄰處形成二維電子氣（2DEG)。晶體半導體層240還可以用作沉積在納米線210A的相對壁上的背面勢壘（barrier)。在替代的實施例中，在納米線210A的頂部和底部上形成晶體半導體層240,從而可以在鄰近頂表面處形成二維電子氣（2DEG)，并且在鄰近底表面處形成背面勢壘。背面勢壘和電荷感應層均可以由柵極疊置體250選通 (gate)。如圖2A中所進一步示出的，晶體半導體層240還覆蓋了非本征漏極區(qū)235內(nèi)的半導體。在非本征漏極區(qū)235內(nèi)，晶體半導體層240用作電荷感應層。
[0025] 如圖2A中由溝道區(qū)245A內(nèi)的虛線所進一步示出的，包括柵極絕緣體和柵極導體的柵極堆疊體250A同軸地完全環(huán)繞納米線210,以調(diào)制溝道區(qū)245A。柵極堆疊體250A包括柵極導體，其通過設(shè)置于柵極導體之下的柵極電介質(zhì)材料與納米線210A電隔離，以減小柵極導體與納米線210A之間的泄漏電流。通常，柵極電介質(zhì)材料可以包括在本領(lǐng)域中公知的用于FET柵極電介質(zhì)的任何材料中的一種或多種材料，并且優(yōu)選為高K電介質(zhì)（即，介電常數(shù)大于氮化硅（Si 3N4)的介電常數(shù)），例如但不限于諸如氧化釓（Gd203)、氧化蛤（Hf0 2) 之類的高K氧化物；諸如HfSiO、TaSiO、AlSiO之類的高K硅酸鹽；以及諸如HfON之類的高 K氮化物。在實施例中，柵極堆疊體250A包括沿著溝道區(qū)245A內(nèi)的納米線210A的全部周長表面（側(cè)壁、頂部和底部）的導電柵極（電極）材料層。通常，柵極導體可以是本領(lǐng)域中公知的用于晶體管柵極電極的任何材料。在實施例中，柵極導體包括功函數(shù)金屬，可以選擇該功函數(shù)金屬來獲取期望的閾值電壓（vt)(例如，大于ov，等等）。示例性導電柵極材料包括鎢（W)、鋁（A1)、鈦（Ti)、鉭（Ta)、鎳（Ni)、鑰（Mo)、鍺（Ge)、鉬（Pt)、金（Au)、釕（Ru)、鈀 (Pd)、銥（Ir)、它們的合金及其硅化物、碳化物、氮化物、磷化物和碳氮化物。
[0026] 納米線210A還包括嵌入在源極接觸部222A內(nèi)的源極區(qū)220A，源極接觸部222A 同軸地完全環(huán)繞源極區(qū)220A內(nèi)的納米線210A。在特定實施例中，源極區(qū)220A內(nèi)的納米線 210A與溝道區(qū)245A內(nèi)的納米線210A保持相同的單晶（moncrystallinity)。在示例性實施例中，在源極區(qū)220A內(nèi)，納米線210A至少包括與溝道區(qū)245A中存在的相同的高遷移率、窄帶隙半導體材料。例如，第一示例性HEMT實施例中的InN和第一示例性M0SFET實施例中的Si。然而，源極區(qū)220A內(nèi)的半導體還可以包括諸如η型雜質(zhì)（S卩，N+)之類的摻雜劑的濃度。源極接觸部222A同軸環(huán)繞源極區(qū)220A內(nèi)的納米線210A，以填充納米線210A與襯底層205之間的間隙。在實施例中，源極接觸部222A包括金屬化層。源極接觸部222A還可以包括與納米線210A不同成分的外延生長的半導體。這種半導體可能為了減小歐姆金屬化的接觸電阻，或為了提供隧道結(jié)（例如，環(huán)繞源極區(qū)220A內(nèi)的納米線210A的p+層）。可以利用這種隧道結(jié)來提供超陡峭的（ultra ste?。ê徒刂梗?，改進的亞閾值性能），以減小截止狀態(tài)泄漏電流。
[0027] 納米線210A還包括嵌入在漏極接觸部232A內(nèi)的漏極區(qū)230A，漏極接觸部232A 同軸地完全環(huán)繞漏極區(qū)230A內(nèi)的納米線210A。在特定實施例中，漏極區(qū)230A內(nèi)的納米線 210A與溝道區(qū)245A內(nèi)的納米線210A保持相同的單晶。在示例性實施例中，在漏極區(qū)230A 內(nèi)，納米線210A至少包括與溝道區(qū)245A中存在的相同的高遷移率、窄帶隙半導體材料（例如，第一示例性HEMT實施例中的InN和第一示例性M0SFET實施例中的Si)。然而，漏極區(qū) 230A內(nèi)的半導體還可以包括諸如η型雜質(zhì)（S卩，N+)之類的高濃度摻雜劑，正如源極區(qū)220A 內(nèi)的一樣。漏極接觸部232Α同軸環(huán)繞漏極區(qū)230Α內(nèi)的納米線210Α，以填充納米線210Α與襯底層205之間的間隙。與源極接觸部222Α類似，漏極接觸部232Α的實施例包括金屬化層，并且同樣還可以包括與納米線210Α不同成分的外延生長半導體。
[0028] 如圖2Α中所示，源極接觸部222Α與溝道區(qū)245Α間隔第一縱向長度，所述第一縱向長度與將柵極堆疊體250Α中的柵極導體與源極接觸部222Α隔離的電介質(zhì)間隔體255的厚度相對應。漏極接觸部232Α與溝道區(qū)245Α間隔第二縱向長度，第二縱向長度與非本征漏極區(qū)235Α相對應。非本征漏極區(qū)235Α的縱向長度是所期望的BV的函數(shù)，因為其功能上與圖1Β中所示出的L gd相對應。盡管在一些實施例中，非本征漏極區(qū)235Α可以僅具有間隔體255的縱向長度，但是當非本征漏極區(qū)235A具有大于源極接觸部222A與溝道區(qū)245A之間的間隔的縱向長度時，則可以有利地獲得較大的BV。
[0029] 非本征漏極區(qū)235A包括第二半導體材料，其具有比第一半導體材料的帶隙更寬的帶隙。在實施例中，至少溝道區(qū)245A不存在所述第二半導體材料，并且在示例性實施例中，源極區(qū)220A和漏極區(qū)230A也不存在所述第二半導體材料。非本征漏極區(qū)235A內(nèi)的第二半導體材料可以根據(jù)溝道區(qū)245A內(nèi)的納米線210A所使用的材料而改變。對于具有InN 的溝道區(qū)的示例性實施例而言，非本征漏極區(qū)235A包括GaN的第二半導體材料。利用包括 GaN的非本征漏極區(qū)235A，可以在小Lgd尺寸下獲得10V或更大的BV。對于具有GaAs的溝道區(qū)的示例性實施例而言，非本征漏極區(qū)235A包括AlGaAs的第二半導體材料。對于具有 InAs的溝道區(qū)的示例性實施例而言，非本征漏極區(qū)235A包括InAlAs的第二半導體材料。對于具有Ge的溝道區(qū)的示例性實施例而言，非本征漏極區(qū)235A包括SiGe、Si、或III - V材料的第二半導體材料。對于具有Si的溝道區(qū)的示例性實施例而言，非本征漏極區(qū)235A包括SiC的第二半導體材料。利用Si溝道，可以將R m足足減小?99% (與SiC對比），因為載流子遷移率較大（與140cm2/Vs對比的1350cm2/Vs)，然而，仍然可以利用非本征漏極區(qū) 235A中所使用的SiC來獲得10V的BV。在其它實施例中，非本征漏極區(qū)235A內(nèi)的一種或多種半導體材料被輕摻雜以雜質(zhì)（例如，η型）。
[0030] 在一個示例性實施例中，非本征漏極區(qū)235Α是第一和第二半導體材料的合金，以提供介于第一與第二半導體材料的帶隙之間的帶隙。如圖2Α中的空心箭頭所示出的，在非本征漏極區(qū)235Α內(nèi)，第一和第二半導體材料的合金是無序的多層結(jié)構(gòu)的形式。多層結(jié) 構(gòu)包括夾置在較寬帶隙的第二半導體材料212Α和212Β的相對的層之間的納米線210Α的窄帶隙第一半導體材料，其延伸穿過非本征漏極區(qū)235Α，并且將溝道區(qū)245Α耦合到漏極區(qū) 230Α。利用與第二半導體材料212Α和212Β相鄰的納米線210Α的相對的側(cè)，可以在與納米線210Α的溝道區(qū)245Α和漏極區(qū)230Α物理耦合的非本征漏極區(qū)235Α的部分內(nèi)實現(xiàn)好的合金均勻性。值得注意的是，盡管僅需要對半導體主體進行底切來形成納米線210Α，但是為了實現(xiàn)所示出的非本征漏極區(qū)235Α內(nèi)的多層結(jié)構(gòu)，第二半導體材料212Β還需要僅出現(xiàn)在非本征漏極區(qū)235Α中（即，不出現(xiàn)在溝道區(qū)245Α中）。因此，由于半導體材料212Β，非本征漏極區(qū)235Α的頂表面從襯底層205提高到高于納米線210Α的頂表面的高度。
[0031] 在實施例中，如圖2Α中所示，高電壓晶體管200包括納米線210Α和210Β的垂直堆疊體，以實現(xiàn)針對襯底層205上的給定覆蓋面積（footprint)的較大的電流載流能力（例如，較大的驅(qū)動電流）。取決于制造限制，可以垂直堆疊任何數(shù)量的納米線210,并且每個納米線的縱軸基本上與襯底層205的頂表面平行。在示例性實施例中，納米線210A、210B中的每一個納米線在溝道區(qū)245A內(nèi)具有相同的第一半導體材料。在其它實施例中，納米線 210A和210B中的每一個納米線被柵極堆疊體250A同軸環(huán)繞。在示例性實施例中，至少柵極堆疊體250A的柵極電介質(zhì)層將設(shè)置于納米線210A與210B之間，但是優(yōu)選地，柵極導體也出現(xiàn)在納米線210A、210B中的每個納米線的溝道區(qū)之間。
[0032] 在示出的實施例中，多個納米線210A、210B中的每個納米線通過非本征漏極區(qū) 235A中的半導體材料物理耦合在一起。在示例性實施例中，第二半導體材料212B與納米線 210A和210B物理連接，并且然后第二半導體材料212C進一步設(shè)置于第二納米線210B之上，以保持非本征漏極區(qū)235A內(nèi)的多層結(jié)構(gòu)，并且非本征漏極區(qū)235A內(nèi)的半導體同樣具有比溝道區(qū)245A內(nèi)的半導體更高的物理高度（z維度）。對于包括多個納米線210A、210B的實施例而言，漏極區(qū)內(nèi)的高電壓晶體管200具有多個漏極區(qū)，納米線的垂直堆疊體內(nèi)的每個納米線具有一個漏極區(qū)。在示例性實施例中，漏極區(qū)中的每一個包括第一半導體，并且漏極接觸部232A同軸地完全環(huán)繞漏極區(qū)中的每一個，以填充納米線210A、210B之間的間隙。源極接觸部232A以基本上相同的方式同軸地完全環(huán)繞源極區(qū)。
[0033] 在替換的實施例中，組成溝道區(qū)245A內(nèi)的納米線210A的第一半導體材料可以完全不出現(xiàn)在非本征漏極區(qū)235A中。對于這種實施例而言，并非將第二半導體材料212A、 212B與納米線210A熔合，而是在非本征漏極區(qū)235A內(nèi)選擇性地重新生長納米線210A作為第三半導體材料，其在一個實施例中與第二半導體材料212A相同，并且在另一個實施例中，是完全不同的半導體材料。像這樣，高帶隙半導體或諸如Al、Ga、和Zn之類的擴散元素可以包含在非本征漏極區(qū)235A中，以增加該區(qū)中出現(xiàn)的III族半導體材料（例如，GaAs、InN、 InAs，等等）的帶隙。在重新生長的材料與第二半導體材料不同的情況下，仍然可以形成多層結(jié)構(gòu)（例如，在重新生長的材料所具有的帶隙仍然小于第二半導體材料212A、212B的帶隙的情況下）。相同晶體的第二半導體材料212A、212B可以用作晶種層，以確保重新生長的半導體材料具有足夠的晶體質(zhì)量。
[0034] 圖2B是根據(jù)實施例的非平面高電壓晶體管201的等距圖。對于高電壓晶體管201 而言，半導體納米線相對于襯底層205是垂直取向的，從而縱向長度L沿著z維度（與襯底層205正交）并且寬度W限定了襯底層205被納米線占用的面積。至于橫向取向的晶體管 200,高電壓晶體管201包括沿著縱向長度L的多種不同的半導體材料層，并且溝道區(qū)245B 中的第一半導體材料層211C提供高于非本征漏極區(qū)235B中的第二半導體材料層211B (其具有大于第一半導體材料層211C的帶隙）的載流子遷移率。在示例性實施例中，第一和第二半導體材料層211C、211B是外延堆疊體的一部分。
[0035] 對于晶體管201而言，外延技術(shù)限定了器件的各種部分。至少包括非本征漏極區(qū) 235B和溝道區(qū)245B的外延堆疊體還可以包括針對漏極區(qū)230B、非本征漏極區(qū)235B、溝道區(qū) 245B、和源極區(qū)220B中的每一個區(qū)具有不同成分的外延半導體層。間隔體電介質(zhì)形成圍繞納米線的外延區(qū)的電絕緣帶，用于在制造期間防止短路。例如，間隔體電介質(zhì)256圍繞源極區(qū)220B，所以重新生長的半導體211E和/或設(shè)置于其上的歐姆金屬化層與溝道區(qū)245B間隔開。
[0036] 利用足夠小的縱向長度L，取決于由外延堆疊體中的各種材料的任何晶格失配所施加的限制，納米線可以是沿著整個縱向長度L的單晶，或至少直到溝道區(qū)245B是單晶的。還應該注意的是，盡管所述說明性實施例在襯底層205上具有有著"在下部"的漏極區(qū)230B 的納米線，但是其它實施例可以關(guān)于溝道區(qū)245A反轉(zhuǎn)納米線，成為"源極在下部"。以這種形式，晶體管201具有由外延層厚度限定的臨界尺寸，例如溝道長度和L gd(即，縱向長度L 的一部分），所述外延層厚度可以由生長工藝極好地控制（例如，控制為5-10A )。此外，利用外延層生長限定納米線的長度，可以容易地定制材料成分，以實現(xiàn)帶隙和遷移率差別化。電流驅(qū)動也可以通過限定納米線的截面的平版印刷圖案化來持續(xù)地縮放。
[0037] 通常，第一和第二半導體材料層211C、211B可以是所描述的分別用于晶體管200 的溝道區(qū)245A和非本征漏極區(qū)235A的那些材料層中的任何材料層。在特定實施例中，非本征漏極區(qū)235B由第二半導體材料層211B(例如，構(gòu)成，而溝道區(qū)245B由第一半導體材料層211C(例如，Si、Ge、InN、GaAs、InAs)構(gòu)成。對于晶體管201而言，考慮到合理匹配的晶格參數(shù)可用的寬帶隙范圍和遷移率，III族氮化物是尤其有利的，所述合理匹配的晶格參數(shù)允許非本征漏極區(qū)的厚度達到l〇〇nm或更大，如給定的BV所需要的。盡管在特定實施例中，非本征漏極區(qū)235B可以包括包含第一和第二半導體材料211C、211B二者的無序的多層結(jié)構(gòu)（例如，正如晶體管200的示例性實施例中所使用的），但是利用晶體管201中所使用的垂直納米線取向，則沿著縱向長度L的不同部分選擇性地生長具有所期望的帶隙的材料相對容易。就晶體管200而言，漏極區(qū)230B和源極區(qū)220B可以是與溝道區(qū)245B相同的半導體材料，或可以是不同的外延材料。同樣如晶體管200所描述的，源極接觸部222B可以包括設(shè)置于源極區(qū)220上的半導體210E，例如p+ 隧道層和/或高摻雜的（例如，n+)低帶隙覆蓋層。還可以在源極接觸部222B中包括低電阻率歐姆接觸金屬。
[0038] 正如晶體管200 -樣，晶體管201包括同軸地完全環(huán)繞溝道區(qū)245B內(nèi)的納米線的柵極堆疊體250B。類似地，源極和漏極接觸部222B和232B也分別同軸環(huán)繞源極和漏極區(qū) 220B、230B。在柵極堆疊體250B與漏極區(qū)230B之間，第一電介質(zhì)間隔體（未示出）設(shè)置于漏極接觸部232B上，并且沿著第一縱向長度同軸地完全環(huán)繞非本征漏極區(qū)235B。第二電介質(zhì)間隔體設(shè)置于柵極堆疊體250B上，并且沿著第二縱向長度同軸地完全環(huán)繞源極區(qū)220B，并且源極接觸部232B設(shè)置于第二電介質(zhì)間隔體上。
[0039] 現(xiàn)在提供用于晶體管200和201中的每個晶體管的制造工藝的重要部分的簡要說明。圖3是示出根據(jù)實施例的制造非平面高電壓晶體管200和201的方法300的流程圖。盡管方法300強調(diào)了重要的操作，但是應該領(lǐng)會的是，圖3中強調(diào)的每個操作可能需要更多的工藝步驟，并且圖3中的操作的序號和操作的相對位置并不暗示順序。圖4八、48、4(：、40和 4E是根據(jù)方法300的實施例制造的非平面高電壓晶體管200的等距圖。圖5A、5B、5C、5D、 5E、5F和5G是根據(jù)方法300的實施例制造的非平面高電壓晶體管201的等距圖。
[0040] 方法300在操作301處開始，利用任何標準化學氣相沉積（CVD)、分子束外延 (MBE)、氫化物氣相外延（HVPE)、或類似的生長技術(shù)（具有標準的前驅(qū)體、溫度等等）在襯底層205上外延生長單晶半導體材料的堆疊體。至少生長第一半導體材料和具有比第一半導體材料的帶隙更大的帶隙的第二半導體材料作為外延堆疊體的一部分。
[0041] 在操作303處，通過利用本領(lǐng)域中公知的用于作為外延堆疊體的一部分而生長的特定材料的任何公知的等離子體或濕法化學蝕刻技術(shù)對外延堆疊體進行蝕刻來限定納米線（例如，至少寬度）。在操作305處，形成環(huán)繞諸如第一半導體材料之類的窄帶隙半導體的漏極接觸部。在操作310處，源極接觸部沿著納米線的縱向源極長度同軸地完全環(huán)繞諸如第一半導體材料之類的窄帶隙半導體。在操作315處，柵極導體沿著納米線的縱向溝道長度同軸地完全環(huán)繞第一半導體，并且通過包括第二半導體材料的非本征漏極區(qū)與漏極接觸部間隔開。然后，在操作320處，例如利用常規(guī)的互連技術(shù)完成器件。
[0042] 如圖4A中所示，在操作303的一個實施例中，將鰭式結(jié)構(gòu)410蝕刻成第一半導體層210A、210B與第二半導體層212A、212B、212C交替的外延堆疊體。如圖所示，第一半導體層210A、210B中的每層既設(shè)置于第二半導體層212A、212B上方，又設(shè)置于第二半導體層 212A、212B下方。層的厚度I\-T 5取決于所期望的納米線尺寸，并且還取決于利用柵極堆疊體回填厚度?\、Τ3的能力。在非本征漏極區(qū)235Α包括重新生長的納米線材料的情況下，回填厚度Τ 2、Τ4的能力也可能是相關(guān)的。圖4Α中還示出，通過例如淺溝槽隔離技術(shù)在襯底層 205之上的鰭式結(jié)構(gòu)410的任一側(cè)上形成絕緣層407。
[0043] 如圖4Β中所示，操作305、310和315的實施例需要形成設(shè)置于鰭式結(jié)構(gòu)410上的犧牲柵極412。在一個所述實施例中，犧牲柵極412由犧牲柵極氧化層和犧牲多晶硅柵極層構(gòu)成，犧牲柵極氧化層和犧牲多晶硅柵極層是均厚沉積的，并且利用常規(guī)的平板印刷和等離子體蝕刻工藝進行構(gòu)圖?？梢栽跔奚鼥艠O412的側(cè)壁上形成間隔體，并且可以形成層間電介質(zhì)層來覆蓋犧牲柵極412。可以對層間電介質(zhì)層進行拋光來為替換柵極或后柵極工藝暴露犧牲柵極412。參考圖4C，已經(jīng)去除了犧牲柵極412,留下了間隔體255和層間電介質(zhì)層（ILD)420、421的部分。如圖4C中進一步示出的，在溝道區(qū)中去除了初始由犧牲柵極 412覆蓋的第二半導體層212A、212B、和212C。然后保留了第一半導體材料的分立的納米線 210A 和 210B。
[0044] 如圖4D中所示，然后形成同軸環(huán)繞溝道區(qū)245A內(nèi)的納米線210A、210B的柵極堆疊體250A。圖4D示出沉積柵極電介質(zhì)和柵極電極材料之后的柵極堆疊體250A，沉積柵極電介質(zhì)和柵極電極材料用于回填由選擇性地蝕刻第二半導體材料形成的間隙。也就是，柵極堆疊體250A形成于層間電介質(zhì)層420、421之間的溝槽中。另外，圖4D描述了在柵極堆疊體250A形成之后，去除層間電介質(zhì)層420后的結(jié)果。層間電介質(zhì)層421的一部分保留（例如，利用層間電介質(zhì)的平版印刷限定的掩模蝕刻）在非本征漏極區(qū)235A內(nèi)。
[0045] 然后相對于第一半導體材料選擇性地去除第二半導體層212A和212B的沒有被柵極堆疊體250A以及層間電介質(zhì)層421保護的部分，以形成第一半導體與襯底層205之間的間隙。然后第一半導體的分立部分保留在源極區(qū)220和漏極區(qū)230中，如圖4D中所描述的那樣。然后可以通過回填源極區(qū)220和漏極區(qū)230內(nèi)形成的間隙來形成源極接觸部222A 和漏極接觸部232A(如圖2A中所示）。在一個所述實施例中，通過CVD、原子層沉積（ALD)、或金屬回流來對接觸金屬進行共形沉積。
[0046] 在圖4E所示出的一個實施例中，其中非本征漏極區(qū)235A內(nèi)的第一和第二半導體的熔合是不期望的，相對于間隔體255A、柵極堆疊體250A、以及源極、漏極接觸部222A、 232A選擇性地去除ILD 421的剩余部分。然后可以相對于第二半導體材料層212A、212B、 212C選擇性地去除第一半導體材料210A、210B，以形成第二半導體材料之上（和之下）的間隙。然后可以在間隙中重新外延生長具有至少大于第一半導體材料210A、210B(并且也許還大于第二半導體）的帶隙的晶體半導體材料。替代地，或此外，在去除了 ILD 421的剩余部分之后，諸如Al、Ga、或Zn之類的擴散元素可以沉積在非本征漏極區(qū)235A內(nèi)的第一半導體210A、210B上，或包含在其中。
[0047] 在實施例中，執(zhí)行了熱退火以熔合非本征漏極區(qū)235A內(nèi)出現(xiàn)的材料。例如，可以利用足夠持續(xù)時間和溫度的熱退火來混合第一半導體材料210A、210B和第二半導體材料 212A、212B和212C。替代地，熱退火可以混合具有添加的擴散元素（例如，Al、Ga、或Zn)的第一和/或第二半導體材料。在一個這種實施例中，熱退火與源極和漏極接觸部的生長（例如，操作305和310)同時進行。
[0048] 如圖5A中所不，操作301的另一個實施例需要在襯底層205上外延生長為縱向長度L的每個功能部分定制的半導體材料層，而不是圖4A的交替層結(jié)構(gòu)。在示例性實施例中，將具有高雜質(zhì)水平（例如η型摻雜劑）的第一半導體材料的第一層211A生長到厚度?\。在第一層211Α上，將具有低雜質(zhì)水平（例如，η型摻雜劑）的第二半導體材料的第二層211Β 外延生長到厚度Τ2，選擇該厚度來提供期望的高電壓能力（例如，針對10V的BV的Lgd)。接下來，在第二層上將第三層211C外延生長到厚度1~ 3。在示例性實施例中，第三層211C由第一半導體材料構(gòu)成，但是為了最高的載流子遷移率而沒有摻雜。選擇厚度T 3來提供期望的溝道長度（Lg)。在第三層211C上，將第四層211D外延生長到厚度1；。在實施例中，第四層 211D是具有高雜質(zhì)水平（例如，η型摻雜劑）的第一半導體。還可以提供輕摻雜中間層，用于非本征源極區(qū)（未示出）。在示例性實施例中，將第五層211Ε外延生長到厚度1~ 5。第五層211Ε可以是梯度層（graded layer),以減小接觸電阻，或者在示例性實施例中，第五層 211E可以是形成隧道結(jié)的第一半導體的p+雜質(zhì)摻雜層。
[0049] 如圖5A中所進一步示出的，操作303需要將寬度％和W2的垂直納米線560蝕刻成外延堆疊體。寬度^和^與圖2B明顯不同，僅為了示出納米線尺寸可以如何取決于實施方式而大幅地變化。如圖所示，利用同一個掩模來蝕刻層21^、2110、211(：、和21川，并且覆蓋較大的第二掩模并蝕刻第一層211A，以包括接觸焊盤。同樣如圖5B所示，在襯底層205 上并圍繞納米線560形成隔離層520。如圖5C中所示出的，圍繞第一層211A形成漏極接觸部232B。例如，可以在納米線560之上沉積金屬，并且各向異性地對金屬進行蝕刻（例如，金屬間隔體蝕刻），以使金屬在納米線側(cè)壁上凹進一定高度，該高度大致等于或略小于厚度 V
[0050] 如圖中所示，操作305需要將電介質(zhì)材料沉積在納米線560上，并沉積在漏極接觸部232B上。然后各向異性地對電介質(zhì)材料進行蝕刻，以形成環(huán)繞納米線560的第一電介質(zhì)間隔體540。第一電介質(zhì)間隔體540設(shè)置于漏極接觸部232B上，并且具有大致等于第二外延層211B的厚度的高度。
[0051] 如圖5E中所示，操作315的實施例需要將柵極絕緣體沉積在納米線560之上，并沉積在第一電介質(zhì)間隔體540上。將柵極導體進一步沉積在柵極絕緣體上，并且至少各向異性地蝕刻柵極導體，以形成環(huán)繞納米線560的柵極導體間隔體，其用作柵極堆疊體250B。柵極導體利用各向異性的蝕刻來向下凹進縱向長度L，以具有大致等于T 3的高度。掩蔽的部分（未示出）可以用于在與納米線560的縱向長度L正交的平面中提供柵極接觸部。然后對沒有被柵極導體間隔體保護的柵極絕緣體進行蝕刻，以暴露第四半導體層211D。
[0052] 如圖5F中所示，操作310的實施例需要將電介質(zhì)材料沉積在納米線560上，并沉積在柵極堆疊體250Β上（即，在柵極導體間隔體上）。各向異性地蝕刻電介質(zhì)材料以形成環(huán)繞納米線560并沉積在柵極堆疊體上的第二電介質(zhì)材料間隔體550。蝕刻第二電介質(zhì)材料間隔體550使其凹進小于Τ 4的高度。如圖5G所示出的，然后在納米線560上并在第二電介質(zhì)材料間隔體550上形成源極接觸部222Β。然后，如圖5Η中所示，操作320以漏極和源極過孔555、556的形成開始。
[0053] 圖6是根據(jù)本發(fā)明的實施例的移動計算平臺的S0C實施方式的功能性框圖。移動計算平臺700可以是被配置用于電子數(shù)據(jù)顯示、電子數(shù)據(jù)處理、和無線電子數(shù)據(jù)傳輸中的每一個功能的任何便攜設(shè)備。例如，移動計算平臺700可以是平板電腦、智能手機、膝上型計算機等中的任何一個，并且包括顯示屏705、S0C 710、以及電池713,其中顯示屏705在示例性實施例中是允許接收用戶輸入的觸摸屏（例如，電容性、電感性、電阻性，等等）。如所示出的，S0C 710的集成的水平越高，則移動計算平臺700內(nèi)的形狀因子就可以越多地被電池713占用，以用于在充電之間最長的運行壽命，或越多地被諸如固態(tài)硬盤之類的存儲器 (未示出）占用，以實現(xiàn)最大的功能性。
[0054] 根據(jù)其應用，移動計算平臺700可以包括其它部件，包括但不限于易失性存儲器 (例如，DRAM)、非易失性存儲器（例如，ROM)、閃速存儲器、圖形處理器、數(shù)字信號處理器、密碼處理器、芯片集、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(tǒng)（GPS)設(shè)備、羅盤、加速度計、陀螺儀、揚聲器、照相機、以及大容量存儲設(shè)備（例如硬盤驅(qū)動器、光盤（⑶)、數(shù)字多功能盤（DVD)，等等）。
[0055] 在擴展視圖720中進一步示出了 S0C 710。根據(jù)實施例，SoC 710包括襯底 500( S卩，芯片）的一部分，其上制造以下部件中的兩個或更多個：功率管理集成電路 (PMIC) 715、包括RF發(fā)送器和/或接收器的RF集成電路（RFIC) 725、其控制器711，以及一個或多個中央處理器核720、730。RFIC725可以實現(xiàn)多種無線標準或協(xié)議中的任何一種，所述多種無線標準或協(xié)議包括但不限于Wi-Fi (IEEE 802. 11系列）、WiMAX (IEEE 802. 16系列）、IEEE802. 20、長期演進（LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、 TDMA、DECT、藍牙、它們的衍生物、以及任何其它指定為3G、4G、5G及更高代的無線協(xié)議。平臺725可以包括多個通信芯片。例如，第一個通信芯片可以專用于較短范圍無線通信，例如Wi-Fi和藍牙；并且第二個通信芯片可以專用于較長范圍的無線通信，例如GPS、EDGE、 GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
[0056] 如本領(lǐng)域技術(shù)人員將領(lǐng)會的，在這些功能不同的電路模塊中，除了在PMIC 715和 RFIC 725中，通常采用專用的CMOS晶體管，該PMIC 715和RFIC 725通常分別使用LDM0S 和III-VHBT或HEMT技術(shù)。然而在本發(fā)明的實施例中，PMIC 715和RFIC 725采用本文描述的高電壓晶體管（例如，高電壓晶體管200)。在其它實施例中，采用本文描述的高電壓晶體管的PMIC 715和RFIC 725與控制器711和處理器核720、730中的一個或多個集成，控制器711和處理器核720、730中的所述一個或多個在硅CMOS工藝中與PMIC 715和/或 RFIC 725單片地集成到硅襯底500上。應該領(lǐng)會的是，在PMIC 715和/或RFIC 725內(nèi)，本文描述的具有高電壓、高頻能力的晶體管不需要被用于將CMOS排除在外，而是相反還可以將硅CMOS包括在PMIC 715和RFIC 725中的每一個中。例如，在高電壓晶體管200采用硅溝道區(qū)和SiC非本征漏極區(qū)的情況下，可以制造基本上如圖4A-4E中所示的非平面CMOS晶體管，除了所有ILD 421都被去除，而不是被保護（被掩蔽）。
[0057] 本文描述的高電壓晶體管可以特別用于出現(xiàn)高電壓擺動的情況（例如，在PMIC 715內(nèi)的電池功率調(diào)節(jié)、DC到DC轉(zhuǎn)換，等等）。為了說明，智能手機中的電池電壓范圍通常在3-5V。然而，本文中所描述的晶體管能夠維持所述電壓范圍的2-3倍的電壓（S卩，至少 7-10V)，以在足夠的余量下工作，從而確保可靠工作。如所示出的，在示例性實施例中，PMIC 715具有耦合到電池713的輸入端，并且具有向S0C 710中的所有其它功能模塊提供電流供應的輸出端。在其它實施例中，在附加的1C設(shè)置在移動計算平臺700內(nèi)但在S0C 710外部的情況下，PMIC 715的輸出端還向S0C 710外部的所有這些附加的1C提供電流供應。如進一步示出的，在示例性實施例中，RFIC 725具有耦合到天線的輸出端，并且還可以具有耦合到諸如RF模擬和數(shù)字基帶模塊（未示出）的S0C 710上的通信模塊的輸入端。替代地，可以在S0C 710的片外1C上提供這種通信模塊，并且將其耦合到S0C 710中用于傳輸。根據(jù) 所使用的第一半導體材料，本文中所描述的高電壓晶體管（例如，200或201)還可以提供功率放大晶體管所需要的大功率附加效率（PAE)，所述功率放大晶體管具有至少十倍的載頻 (例如，在為3G或GSM蜂窩通信而設(shè)計的RFIC 725中是1. 9GHz)、或>20GHz的Ft(0dB電流增益下的截止頻率）。利用本文中所描述的晶體管所實現(xiàn)的低R m，超過20GHz的Fmax還可以與超過20GHz的Ft和至少7-10V的BV同時實現(xiàn)。
[0058] 應該理解的是，上述描述是示例性而非限制性的。例如，盡管附圖中的流程圖示出了由本發(fā)明的特定實施例所執(zhí)行的操作的特定順序，但是應該理解的是，可以不需要這種順序（例如，可選的實施例可以采用不同的順序來執(zhí)行操作、組合特定操作、重疊特定操作，等等）。此外，對于本領(lǐng)域技術(shù)人員來說，一經(jīng)閱讀并理解了上述描述后，許多其它實施例將是顯而易見的。盡管已經(jīng)參考特定的示例性實施例描述了本發(fā)明，但是應該認識到，本發(fā)明并不限于所描述的實施例，而是可以通過在所附權(quán)利要求的精神和范圍內(nèi)做出修改和變更來實現(xiàn)。因此，應該參考所附權(quán)利要求、以及這些權(quán)利要求所被賦予權(quán)利的等價物的完整范圍來確定本發(fā)明的范圍。
【權(quán)利要求】
1. 一種商電壓晶體管，包括：設(shè)置于襯底上的納米線，其中所述納米線的縱向長度進一步包括：溝道區(qū)，其實質(zhì)上由第一半導體材料構(gòu)成；源極區(qū)，其與所述溝道區(qū)的第一端電耦合；以及漏極區(qū)，其與所述溝道區(qū)的第二端電耦合，其中所述漏極區(qū)通過包括第二半導體材料的非本征漏極區(qū)而與所述溝道區(qū)分隔開，所述第二半導體材料具有比所述第一半導體的帶隙寬的帶隙；包括柵極絕緣體和柵極導體的柵極堆疊體，所述柵極堆疊體同軸地完全環(huán)繞所述溝道區(qū)；同軸地完全環(huán)繞所述漏極區(qū)的漏極接觸部；以及同軸地完全環(huán)繞所述源極區(qū)的源極接觸部。
2. 根據(jù)權(quán)利要求1所述的高電壓晶體管，其中所述源極接觸部與所述溝道區(qū)間隔第一縱向長度，并且其中所述漏極接觸部與所述溝道區(qū)間隔第二縱向長度，所述第二縱向長度大于所述第一縱向長度。
3. 根據(jù)權(quán)利要求1所述的高電壓晶體管，其中所述漏極區(qū)實質(zhì)上由所述第一半導體構(gòu) 成。
4. 根據(jù)權(quán)利要求1所述的高電壓晶體管，其中所述第一半導體材料是InN，并且所述第二半導體材料是GaN。
5. 根據(jù)權(quán)利要求1所述的高電壓晶體管，其中所述第一半導體材料是GaAs，并且所述第二半導體材料是AlGaAs ;或其中所述第一半導體材料是InAs，并且所述第二半導體材料是InAlAs ;或其中所述第一半導體材料是Ge，并且所述第二半導體材料是Si。
6. 根據(jù)權(quán)利要求1所述的高電壓晶體管，其中所述非本征漏極區(qū)是所述第一半導體材料和所述第二半導體材料的合金，所述合金具有在所述第一半導體材料與所述第二半導體材料的帶隙之間的帶隙。
7. 根據(jù)權(quán)利要求6所述的高電壓晶體管，其中在比所述納米線的頂表面距離所述襯底的高度大的高度處設(shè)置所述非本征漏極區(qū)的頂表面。
8. 根據(jù)權(quán)利要求6所述的高電壓晶體管，其中所述納米線設(shè)置于納米線的垂直堆疊體內(nèi)，其中多個納米線中的每一個納米線通過所述非本征漏極區(qū)中的半導體材料而物理耦合在一起，其中在所述溝道區(qū)內(nèi)，每個納米線實質(zhì)上由所述第一半導體材料構(gòu)成，并且至少被所述柵極電介質(zhì)層同軸環(huán)繞。
9. 根據(jù)權(quán)利要求8所述的高電壓晶體管，其中在所述漏極區(qū)內(nèi)，所述納米線中的每一個納米線包括所述第一半導體，并且其中所述漏極接觸部同軸地完全環(huán)繞每個納米線。
10. 根據(jù)權(quán)利要求9所述的高電壓晶體管，其中所述納米線中的每一個納米線的縱軸平行于所述襯底，并且所述柵極導體的一部分填充所述納米線中的每一個納米線的溝道區(qū) 之間的區(qū)域。
11. 根據(jù)權(quán)利要求12所述的高電壓晶體管，其中所述溝道區(qū)設(shè)置于所述漏極區(qū)上，并且其中所述源極區(qū)包括P+隧道結(jié)。
12. 根據(jù)權(quán)利要求1所述的高電壓晶體管，其中所述第一半導體材料和所述第二半導體材料包括外延堆疊體，其中所述納米線具有從所述襯底正交延伸的縱軸，并且其中所述非本征漏極區(qū)實質(zhì)上由所述第二半導體材料構(gòu)成。
13. 根據(jù)權(quán)利要求12所述的高電壓晶體管，還包括第一電介質(zhì)間隔體，所述第一電介質(zhì)間隔體設(shè)置于所述漏極接觸部上，并且沿著第一縱向長度同軸地完全環(huán)繞所述非本征漏極區(qū)，并且其中所述柵極絕緣體設(shè)置于所述第一間隔體上，并且其中所述高電壓晶體管還包括第二電介質(zhì)間隔體，所述第二電介質(zhì)間隔體設(shè)置于所述柵極絕緣體上，并且沿著第二縱向長度同軸地完全環(huán)繞所述源極區(qū)，并且所述源極接觸部設(shè)置于所述第二電介質(zhì)間隔體上。
14. 一種在襯底上形成高電壓晶體管的方法，所述方法包括：在所述襯底上外延生長半導體材料的堆疊體，所述堆疊體至少包括第一半導體材料和第二半導體材料，所述第二半導體材料具有比所述第一半導體材料的帶隙大的帶隙；蝕刻所述堆疊體以限定納米線；形成漏極接觸部，其沿著所述納米線的縱向漏極長度同軸地完全環(huán)繞所述第一半導體；形成源極接觸部，其沿著所述納米線的縱向源極長度同軸地完全環(huán)繞所述第一半導體；形成柵極導體，其沿著所述納米線的縱向溝道長度同軸地完全環(huán)繞所述第一半導體，其中所述柵極導體通過包括所述第二半導體材料的非本征漏極區(qū)而與所述漏極接觸部間隔開。
15. 根據(jù)權(quán)利要求14所述的方法，其中蝕刻所述堆疊體還包括蝕刻所述納米線的縱向長度，并且其中形成所述柵極導體、漏極接觸部、和源極接觸部還包括：相對于所述第一半導體材料選擇性地去除所述第二半導體材料，以在所述第一半導體與所述襯底之間沿著所述縱向溝道、源極、和漏極長度中的每一個形成間隙；其中形成柵極導體還包括利用所述柵極絕緣體和柵極導體沿著所述縱向溝道長度回填所述間隙；并且其中形成所述漏極接觸部、以及源極接觸部還包括利用歐姆金屬沿著所述縱向源極和漏極長度回填所述間隙。
16. 根據(jù)權(quán)利要求14所述的方法，還包括相對于所述第二半導體材料選擇性地去除所述第一半導體材料，以在所述第二半導體材料之上形成間隙，并且在所述間隙中重新外延生長晶體半導體材料，所述晶體半導體材料具有比所述第一半導體材料大的帶隙。
17. 根據(jù)權(quán)利要求14所述的方法，還包括：熱退火，以混合所述非本征區(qū)內(nèi)剩余的所述第一半導體材料和所述第二半導體材料。
18. 根據(jù)權(quán)利要求14所述的方法，還包括：在所述非本征漏極區(qū)內(nèi)的所述第一半導體上選擇性地沉積擴散元素，所述擴散元素從由Al、Ga、或Zn構(gòu)成的組中選出；以及熱退火，以混合所述第一半導體材料與所述擴散元素。
19. 根據(jù)權(quán)利要求14所述的方法，其中外延生長所述半導體材料的堆疊體還包括：在所述襯底上外延生長第一層，所述第一層實質(zhì)上由所述第一半導體材料和高水平的 η型摻雜劑構(gòu)成；在所述第一層上外延生長第二層，所述第二層實質(zhì)上由所述第二半導體材料和低水平的η型摻雜劑構(gòu)成；以及在所述第二層上外延生長第三層，所述第三層實質(zhì)上由未摻雜的所述第一半導體構(gòu) 成；以及在所述第三層上外延生長第四層，所述第四層實質(zhì)上由所述第一半導體和高水平的源極區(qū)摻雜劑構(gòu)成。
20. 根據(jù)權(quán)利要求19所述的方法，其中所述源極區(qū)摻雜劑包括ρ型摻雜劑，以形成隧道結(jié)。
21. 根據(jù)權(quán)利要求19所述的方法，其中蝕刻所述堆疊體還包括蝕刻穿過所述第一層、所述第二層、所述第三層和所述第四層中的每一層以限定所述納米線，并且其中形成漏極接觸部還包括：在所述納米線上沉積漏極接觸材料；以及各向異性地蝕刻所述漏極接觸材料，以形成高度大致等于所述第一層的厚度的漏極接觸材料間隔體。
22. 根據(jù)權(quán)利要求21所述的方法，其中形成柵極導體還包括：在所述納米線上并在所述漏極接觸材料上沉積電介質(zhì)材料；各向異性地蝕刻所述電介質(zhì)材料，以形成環(huán)繞所述納米線的第一電介質(zhì)間隔體，所述第一電介質(zhì)間隔體設(shè)置于所述漏極接觸材料上；所述第一電介質(zhì)間隔體具有大致等于所述第二層的厚度的高度；在所述納米線上并在所述第一電介質(zhì)間隔體上沉積所述柵極絕緣體；在所述柵極絕緣體上沉積所述柵極導體；將所述柵極導體各向異性地蝕刻為具有大致與所述第三層相等的高度；以及去除沒有被所述柵極導體保護的所述柵極絕緣體。
23. 根據(jù)權(quán)利要求22所述的方法，其中形成所述源極接觸部還包括：在所述納米線上并在所述柵極導體上沉積電介質(zhì)材料；各向異性地蝕刻所述電介質(zhì)材料，以形成第二電介質(zhì)材料間隔體，所述第二電介質(zhì)材料間隔體環(huán)繞所述納米線并設(shè)置于所述柵極導體上，所述第二電介質(zhì)材料間隔體的高度小于所述第四層的厚度；以及在所述納米線上并在所述第二電介質(zhì)材料上沉積所述源極接觸部。
24. 一種片上系統(tǒng)（SOC)，包括：功率管理集成電路（PMIC)，其包括開關(guān)穩(wěn)壓器或開關(guān)模式DC-DC轉(zhuǎn)換器的至少其中之一；以及 RF集成電路（RFIC)，其包括功率放大器，所述功率放大器可操作用于以至少20GHz的截止頻率Ft和至少20GHz的最大振蕩頻率Fmax工作，并且產(chǎn)生至少為2GHz的載波頻率，其中將所述PMIC和所述RFIC二者單片集成到同一個襯底上，并且其中所述PMIC和所述RFIC 的至少其中之一包括根據(jù)權(quán)利要求1所述的高電壓晶體管。
25. 根據(jù)權(quán)利要求24所述的SOC，還包括：集成到所述襯底上的所述PMIC和所述RFIC的至少其中之一的控制器，其中所述控制器包括利用硅場效應晶體管制造的CMOS工藝。
26. -種移動計算設(shè)備，包括：觸摸屏；電池；天線；以及根據(jù)權(quán)利要求24所述的SOC，其中將所述PMIC耦合到所述電池，并且其中將所述RFIC 耦合到所述天線。
27.根據(jù)權(quán)利要求26所述的移動計算設(shè)備，還包括第一處理器核和第二處理器核，每個核可操作地耦合到所述觸摸屏、所述PMIC和所述RFIC，其中所述第一處理器核和所述第二處理器核包括利用硅場效應晶體管制造的CMOS工藝。
【文檔編號】H01L21/336GK104115273SQ201180076395
【公開日】2014年10月22日申請日期:2011年12月19日優(yōu)先權(quán)日:2011年12月19日
【發(fā)明者】H·W·田, R·周, B·舒-金, G·杜威, J·卡瓦列羅斯, M·V·梅茨, N·慕克吉, R·皮拉里塞泰, M·拉多薩夫列維奇申請人:英特爾公司

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