專(zhuān)利名稱(chēng)：具有底部填料的半導(dǎo)體芯片裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及半導(dǎo)體處理，且更具體地涉及多芯片安裝結(jié)構(gòu)和底部填料及其組裝方法。相關(guān)技術(shù)描述傳統(tǒng)類(lèi)型的多芯片模塊包括并排安裝在載體基板或中介層上的兩個(gè)半導(dǎo)體芯片。半導(dǎo)體芯片是倒裝至中介層并且由各自多個(gè)焊縫互連至所述中介層。中介層設(shè)有多個(gè)電路徑來(lái)為半導(dǎo)體芯片提供輸入/輸出路徑用于芯片間電力、接地和信號(hào)傳播以及從所述中介層自身的輸入/輸出。半導(dǎo)體芯片包括各自底部填料層以減少由于芯片、中介層和焊縫的熱膨脹系數(shù)差異引起的差異熱膨脹的影響。用于制造上述傳統(tǒng)多芯片模塊的傳統(tǒng)方法包括將兩個(gè)半導(dǎo)體芯片中的第一個(gè)倒裝至中介層上并且在所述第一安裝芯片與所述中介層之間分配底部填料。底部填料在芯片與中介層之間橫向移動(dòng)，并且在熱固化時(shí)，產(chǎn)生延伸超過(guò)半導(dǎo)體芯片的外圍的填角。此后，第二半導(dǎo)體芯片倒裝至中介層且第二底部填料定位在所述第二安裝半導(dǎo)體芯片與所述中介層之間。在第二熱固化之后，第二底部填料產(chǎn)生延伸超過(guò)第二半導(dǎo)體芯片的外圍并且通常鄰接第一半導(dǎo)體芯片的第一底部填料的填角的另一填角。用于制造上述傳統(tǒng)多芯片模塊的一套傳統(tǒng)設(shè)計(jì)規(guī)則必須考慮底部填料層填角的各自寬度。因此，填角自身對(duì)兩個(gè)相鄰半導(dǎo)體芯片之間的最小可容許間距有約束。鑒于半導(dǎo)體芯片和封裝設(shè)計(jì)方案的許多方面，對(duì)導(dǎo)體結(jié)構(gòu)(諸如模塊的半導(dǎo)體芯片之間的導(dǎo)電路徑)的小型化約束會(huì)對(duì)信號(hào)延遲的減少量有限制，及可能由于電阻損失與線長(zhǎng)相關(guān)聯(lián)的其它問(wèn)題而對(duì)功耗的減少量有限制。本發(fā)明涉及克服或減少上述缺點(diǎn)中的一個(gè)或多個(gè)的影響。
發(fā)明概要根據(jù)本發(fā)明的實(shí)施方案的一個(gè)方面，提供一種制造方法，其包括將可移除罩蓋放置在基板的表面上。所述基板包括定位在所述表面上的第一半導(dǎo)體芯片。所述第一半導(dǎo)體芯片包括第一側(cè)壁。所述可移除罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第二側(cè)壁。第一底部填料放置在所述第一半導(dǎo)體芯片與所述表面之間，其中所述第二側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。根據(jù)本發(fā)明的實(shí)施方案的另一方面，提供一種制造方法，其包括將可移除罩蓋放置在基板的表面上。所述基板包括定位在所述表面上的第一半導(dǎo)體芯片。所述第一半導(dǎo)體芯片包括第一側(cè)壁和鄰接所述第一側(cè)壁的第二側(cè)壁。所述罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第三側(cè)壁和定位成與所述第二側(cè)壁相對(duì)的第四側(cè)壁。第一底部填料放置在所述第一半導(dǎo)體芯片與所述表面之間，其中所述第三側(cè)壁和所述第四側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。根據(jù)本發(fā)明的實(shí)施方案的另一方面，提供一種設(shè)備，其包括具有表面的基板。第一半導(dǎo)體芯片定位在所述表面上并且包括第一側(cè)壁。底部填料定位在所述第一半導(dǎo)體芯片與所述表面之間且包括具有背離所述第一側(cè)壁的第二側(cè)壁的填角。第二半導(dǎo)體芯片定位在所述表面上且包括鄰接所述第二側(cè)壁的第三側(cè)壁。根據(jù)本發(fā)明的實(shí)施方案的另一方面,提供一種設(shè)備,其包括具有表面的基板。第一半導(dǎo)體芯片定位在所述表面上并且包括第一側(cè)壁。底部填料定位在所述第一半導(dǎo)體芯片與所述表面之間且包括具有背離且大致平行于所述第一側(cè)壁的第二側(cè)壁的填角。第二半導(dǎo)體芯片定位在所述表面上且包括面向所述第二側(cè)壁的第三側(cè)壁。根據(jù)本發(fā)明的實(shí)施方案的另一方面，提供一種設(shè)備，其包括具有表面的基板。第一半導(dǎo)體芯片定位在所述表面上并且包括第一側(cè)壁。底部填料定位在所述第一半導(dǎo)體芯片與所述表面之間且包括具有背離且大致平行于所述第一側(cè)壁的第二側(cè)壁的填角。通過(guò)將可移除罩蓋放置在所述基板的所述表面上并且將所述底部填料放置在所述第一半導(dǎo)體芯片與所述表面之間來(lái)定位所述底部填料，其中所述可移除罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第二側(cè)壁，其中所述第二側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。第二半導(dǎo)體芯片定位在所述表面上且包括面向所述第二側(cè)壁的第三側(cè)壁。附圖簡(jiǎn)述在閱讀下文詳細(xì)的描述和參考附圖時(shí)將了解本發(fā)明的上述和其它優(yōu)點(diǎn)，其中:

圖1是包括安裝在中介層上的兩個(gè)半導(dǎo)體芯片的示例性傳統(tǒng)半導(dǎo)體芯片裝置的截面圖；圖2是如圖1描繪分配在半導(dǎo)體芯片中的ー個(gè)下方的傳統(tǒng)底部填料的截面圖；圖3是如圖2描繪分配在兩個(gè)半導(dǎo)體芯片中的另ー個(gè)下方的傳統(tǒng)底部填料的截面圖；圖4是包括安裝在中介層上的兩個(gè)半導(dǎo)體芯片的半導(dǎo)體芯片裝置的示例性實(shí)施方案的截面圖；圖5是示例性中介層和放置在其上的可移除罩蓋的截面圖；圖6是放置在示例性中介層上的示例性可移除罩蓋的圖示；圖7是如圖5但描繪底部填料放置在半導(dǎo)體芯片與中介層之間的截面圖；圖8是如圖7但描繪中介層的截面圖，其中可移除罩蓋移除且測(cè)試裝置連接至中介層；圖9是如圖7但描繪在中介層上將另一半導(dǎo)體芯片安裝為接近另一半導(dǎo)體芯片的截面圖；圖10是如圖9但描繪底部填料放置在另ー個(gè)半導(dǎo)體芯片與中介層之間的截面圖；圖11是示例性中介層和定位在其上的替代示例性可移除罩蓋的圖示；圖12是示例性中介層和定位在其上的另ー替代示例性可移除罩蓋的圖示；圖13是示例性中介層和定位在其上的另ー替代示例性可移除罩蓋的圖示；圖14是在截面14-14取得的圖13的截面圖；圖15是如圖7但描繪使用另ー示例性可移除罩蓋的示例性底部填料分配的截面圖；圖16是如圖15但描繪通過(guò)分離而示例性移除可移除罩蓋的截面圖；圖17是如圖16但描繪通過(guò)膠帶剝離而示例性移除可移除罩蓋的截面圖；和
圖18是適用于并排放置的兩個(gè)以上半導(dǎo)體芯片的示例性中介層和具有兩個(gè)側(cè)壁來(lái)限制底部填料流動(dòng)的替代示例性可移除罩蓋的圖示。
具體實(shí)施例方式公開(kāi)了多種多芯片堆疊配置。兩個(gè)或兩個(gè)以上半導(dǎo)體芯片堆疊在基板上，其可為半導(dǎo)體芯片、中介層、載體基板或其它。在安裝第二半導(dǎo)體芯片(及可能是其它)之前，可移除罩蓋接近第一安裝芯片定位在中介層上以用作為對(duì)放置在第一安裝芯片與中介層之間的底部填料的橫向流動(dòng)的障壁。通過(guò)約束底部填料填角形成，芯片至芯片間距可減小，伴隨著延遲的改進(jìn)。現(xiàn)將描述附加細(xì)節(jié)。在下述附圖中，參考數(shù)字通常在相同元件出現(xiàn)在多個(gè)附圖中的情況下重復(fù)?，F(xiàn)參考附圖且特別參考圖1，其中示出了示例性傳統(tǒng)半導(dǎo)體芯片裝置10的截面圖，半導(dǎo)體芯片裝置10包括安裝在基板25(在說(shuō)明性實(shí)施方案中是中介層，但可以是載體基板或某些其它類(lèi)型基板)上的兩個(gè)半導(dǎo)體芯片15和20。多個(gè)穿硅通孔(TSV) 30形成在中介層25中且可連接至某種形式的輸入/輸出結(jié)構(gòu)以使中介層25能夠與裝置(未示出)中的一些電介接。半導(dǎo)體芯片15可通過(guò)焊塊35電連接至TSV30中的ー些，且半導(dǎo)體芯片20可通過(guò)另ー組焊塊40連接至TSV30中的另ー些。中介層25有時(shí)由硅構(gòu)成。為了減少半導(dǎo)體芯片15與中介層25之間的差異CTE產(chǎn)生的影響，底部填料45被引入在半導(dǎo)體芯片15與中介層25之間。通常，通過(guò)產(chǎn)生具有一定寬度X1的填角50的毛細(xì)流來(lái)分配底部填料45。半導(dǎo)體芯片20與中介層25之間的空間由具有具橫向尺寸X2的填角60的底部填料55類(lèi)似地填充。半導(dǎo)體芯片15和底部填料45通常首先定位在中介層25上，且接著執(zhí)行一個(gè)或多個(gè)電測(cè)試以驗(yàn)證半導(dǎo)體芯片15和中介層25兩者的操作。此后，半導(dǎo)體芯片20和底部填料55定位在中介層25上且進(jìn)一歩執(zhí)行電測(cè)試。但是，填角50的橫向尺寸X1和填角60的橫向尺寸X2限制半導(dǎo)體芯片15與半導(dǎo)體芯片20之前的最小間距X3。取決于最小間距X3的幅值，可限制中介層25中或中介層25內(nèi)調(diào)節(jié)芯片15和20與中介層25之間的電カ、接地和信號(hào)的電布線?，F(xiàn)可通過(guò)參考圖2和圖3 了解用于安裝半導(dǎo)體芯片15和20以及分配圖1中描繪的底部填料45和55的示例性傳統(tǒng)エ藝，圖2和圖3是經(jīng)受處理步驟的中介層25和半導(dǎo)體芯片15和20的連續(xù)截面圖。首先參考圖2，半導(dǎo)體芯片15已預(yù)先倒裝至中介層25。在這個(gè)階段，由某一適當(dāng)?shù)氖┘悠?0和用以將底部填料45分配在半導(dǎo)體芯片15與中介層25之間的間隙65中的毛細(xì)管作用來(lái)分配底部填料45。接著，底部填料45經(jīng)受熱固化，其建立填角50的最終寬度X”在這個(gè)階段，半導(dǎo)體芯片20也可被倒裝至中介層25。如果這樣，那么在這個(gè)階段或在后ー階段，半導(dǎo)體芯片20安裝為距離半導(dǎo)體芯片15有規(guī)劃的最小間距X3。接著且如圖3中所示，底部填料55通過(guò)施加器70被分配在半導(dǎo)體芯片20與中介層25之間的間隙75中。最后,且在熱固化之后,填角60將建立橫向尺寸X2。此外,最小間距X3被設(shè)計(jì)來(lái)適應(yīng)各自填角50和60的預(yù)期寬度X1和X2?，F(xiàn)可通過(guò)參考圖4 了解提供中介層上的兩個(gè)半導(dǎo)體芯片之間小得多的最小間距的半導(dǎo)體芯片裝置100的示例性實(shí)施方案，圖4是截面圖。半導(dǎo)體芯片裝置100包括安裝在中介層120上的半導(dǎo)體芯片110和115。接著，中介層120可安裝至電路板125，電路板125可以是載體基板或一種或另一種電路板。本文描述的安裝結(jié)構(gòu)和技術(shù)不限于任何特定種類(lèi)的半導(dǎo)體裝置。因此，半導(dǎo)體芯片Iio和115可以是電子裝置中使用的無(wú)數(shù)不同種類(lèi)電路裝置中的任意ー種，舉例而言，諸如微處理器、圖形處理器、組合微處理器/圖形處理器、專(zhuān)用集成電路、存儲(chǔ)器、主動(dòng)光學(xué)裝置(諸如激光)或類(lèi)似裝置，且可以是單核或多核或甚至側(cè)向堆疊有附加晶粒。此外，半導(dǎo)體芯片110和115中的一個(gè)或兩個(gè)可被構(gòu)造為具有或不具有ー些邏輯電路的中介層。因此，術(shù)語(yǔ)“芯片”包括中介層，且反之亦然。半導(dǎo)體芯片15和155可由塊狀半導(dǎo)體(諸如娃或鍺)或絕緣體上的半導(dǎo)體材料(諸如絕緣體上娃材料)或甚至其它種類(lèi)的材料構(gòu)成。中介層120可采用多種構(gòu)造。如果是一般構(gòu)造，那么中介層120可由具有接近半導(dǎo)體芯片110和115的熱膨脹系數(shù)(CTE)的CTE的材料的基板組成，且其包括用于電布線的多條內(nèi)部導(dǎo)體跡線和通孔。可使用多種半導(dǎo)體材料，諸如硅、鍺或類(lèi)似材料，或甚至是絕緣材料，諸如ニ氧化硅、四こ基正硅酸鹽或類(lèi)似材料。硅具有的優(yōu)點(diǎn)是有利的CTE且可廣泛用于成熟制造エ藝。當(dāng)然，中介層還可被制造為如同另一半導(dǎo)體芯片110和115的集成電路。在任一種情況下，中介層120可以以晶圓級(jí)或芯片級(jí)エ藝來(lái)制造。事實(shí)上，半導(dǎo)體芯片110和115中的一個(gè)或另一個(gè)可以以晶圓級(jí)或芯片級(jí)基礎(chǔ)來(lái)制造，且接著被分離并安裝至尚未與晶圓分離的中介層30。為了與半導(dǎo)體芯片110和115以及電路板125電介接，中介層120可具有多個(gè)TSV130。TSV130可伴隨有多級(jí)金屬化結(jié)構(gòu)，其根據(jù)需要由多條線和跡線以及互連通孔(不可見(jiàn))組成。事實(shí)上，與中介層120相關(guān)聯(lián)的電介接結(jié)構(gòu)可采用很多種構(gòu)造。在這個(gè)說(shuō)明性實(shí)施方案中，半導(dǎo)體芯片110可通過(guò)多個(gè)互連結(jié)構(gòu)135連接至TSV130，所述互連結(jié)構(gòu)135可以是導(dǎo)電凸塊、導(dǎo)電柱或類(lèi)似結(jié)構(gòu)。半導(dǎo)體芯片115可通過(guò)多個(gè)互連結(jié)構(gòu)140類(lèi)似地連接至TSV130的ー些，互連結(jié)構(gòu)140可以是導(dǎo)電凸塊、導(dǎo)電柱或類(lèi)似結(jié)構(gòu)。為了與電路板125電介接，中介層120可設(shè)有多個(gè)輸入/輸出結(jié)構(gòu)143。輸入/輸出結(jié)構(gòu)143可以是導(dǎo)電凸塊、導(dǎo)電柱或類(lèi)似結(jié)構(gòu)。為了減小這個(gè)中介層120與電路板125之間的差異CTE的有害影響，底部填料145可分配在中介層120與電路板125之間。電路板125可具有多個(gè)輸入/輸出結(jié)構(gòu)以提供與另ー電路裝置(諸如另ー電路板)或其它裝置(未示出)的電介接。在這個(gè)說(shuō)明性實(shí)施方案中，輸入/輸出裝置由焊球150的球柵陣列組成。然而，實(shí)際上可使用任何其它種類(lèi)的互連結(jié)構(gòu)，諸如引腳柵格陣列、接點(diǎn)柵格陣列或任何其它種類(lèi)的互連結(jié)構(gòu)。類(lèi)似地，電路板125可采用多種構(gòu)造。實(shí)例包括半導(dǎo)體芯片封裝基板、電路卡或?qū)嵸|(zhì)上任何其它種類(lèi)的印刷電路板。雖然單片式結(jié)構(gòu)可用于電路板125，但更多典型的構(gòu)造將使用積層設(shè)計(jì)方案。在這個(gè)方面，電路板125可由中心層組成，一各或多個(gè)積層形成在所述中心層上且附加ー個(gè)或多個(gè)積層形成在所述中心層下方。所述中心層自身可由ー層或多層的堆疊組成。如果實(shí)施為半導(dǎo)體芯片封裝基板，那么電路板125中的層數(shù)可從四層變化至十六層或更多，但也可使用少于四層。也可使用所謂的“無(wú)中心層”設(shè)計(jì)。電路板125的層可由散布有金屬互連件的絕緣材料組成，諸如各種已知的環(huán)氧樹(shù)脂。可使用除積層以外的多層構(gòu)造。任選地，電路板125可由已知的陶瓷或適用于封裝基板或其它印刷電路板的其它材料構(gòu)成。電路板125具有許多導(dǎo)體跡線和通孔以及其它結(jié)構(gòu)(不可見(jiàn))以便提供半導(dǎo)體芯片110和115與另ー裝置(舉例而言，例如另ー電路板)之間的電力、接地和信號(hào)傳送。為了解決半導(dǎo)體芯片110與中介層120之間的差異CTE的影響，底部填料155被分配在半導(dǎo)體芯片110與中介層120之間的間隙160中。底部填料155僅包括接近半導(dǎo)體芯片110的側(cè)壁170的相對(duì)較窄填角165。填角165可具有相對(duì)垂直的側(cè)壁175。半導(dǎo)體芯片115類(lèi)似地設(shè)有分配在芯片115與中介層120之間的間隙185中的底部填料180。由于用于定位底部填料155和180的示例性技術(shù)，底部填料155僅包括相對(duì)較窄填角165且底部填料180實(shí)質(zhì)上不包括接近半導(dǎo)體芯片115的側(cè)壁190的填角。這具有的益處是使得半導(dǎo)體芯片110和115能夠定位為彼此接近達(dá)極窄間距X4。窄得多的間距X4(即圖1、圖2和圖3中描繪的最小間距X3)可伴隨著縮短與中介層120相關(guān)聯(lián)的電路徑且因此降低延遲并提聞電性能。底部填料145、155和180可由已知的環(huán)氧材料組成,諸如具有或不具有娃石填充物的環(huán)氧樹(shù)脂和酚醛樹(shù)脂或類(lèi)似材料。兩個(gè)實(shí)例是可從Namics購(gòu)得的8437-2型和2BD 型。現(xiàn)通過(guò)參考圖5、圖6和圖7且首先參考圖5來(lái)了解用于將半導(dǎo)體芯片110安裝至中介層120并且定位底部填料155的示例性方法，所述圖5是截面圖。圖5描繪了在半導(dǎo)體芯片110已經(jīng)安裝至中介層120且通過(guò)互連結(jié)構(gòu)135與其電介接之后的中介層120。在這個(gè)階段，可以使用已知技術(shù)將TSV130建立在中介層125中。取決于互連結(jié)構(gòu)135的組成，半導(dǎo)體芯片110至中介層120的安裝可包括回焊エ藝以暫時(shí)液化與互連結(jié)構(gòu)135相關(guān)聯(lián)的任何焊料。在這個(gè)階段，半導(dǎo)體芯片110與中介層120之間的間隙160敞開(kāi)。為了使圖4中描繪的后續(xù)分配的底部填料155建立有相對(duì)較窄填角且具有如圖4中描繪的任選的、相對(duì)垂直側(cè)壁170，罩蓋195可移除地定位在中介層120上且與半導(dǎo)體芯片110的側(cè)壁170橫向分開(kāi)，分開(kāi)距離匹配如圖4中所示的半導(dǎo)體芯片110與115之間的優(yōu)選間距X4。罩蓋195可以是如圖5中描繪的簡(jiǎn)單盒子或是如后續(xù)附圖中所示的無(wú)數(shù)其它配置中任何ー種。罩蓋195的重要部件是側(cè)壁200，其面向半導(dǎo)體芯片110的側(cè)壁170。側(cè)壁200用作針對(duì)底部填料從芯片110的側(cè)壁170橫向移動(dòng)的障壁?？墒褂枚喾N技術(shù)以在圖4中描繪的底部填料155的后續(xù)施加期間將罩蓋195固定在適當(dāng)位置。舉例而言，罩蓋195可通過(guò)其自身重力而僅僅固定在適當(dāng)位置。任選地，罩蓋195可由鐵磁材料構(gòu)成且接著可通過(guò)磁體205固定在適當(dāng)位置，磁體205可以是永久磁體或電磁體。磁體205可抵著中介層120的下表面210定位且用以將罩蓋195拉向中介層120的上表面215。底部填料155可具有顯著的粘著性質(zhì)。因此，罩蓋195可涂布有適當(dāng)材料(諸如特氟綸)以易于后底部填料移除。現(xiàn)也可參考圖6 了解罩蓋195的附加細(xì)節(jié)，圖6是中介層120、半導(dǎo)體芯片110和罩蓋195的圖示。應(yīng)注意互連結(jié)構(gòu)135的少數(shù)為可見(jiàn)。此處，半導(dǎo)體芯片110可具有尺寸YpY1可以是長(zhǎng)度或?qū)挾取Ｕ稚w195需具有對(duì)應(yīng)尺寸Y2，Y2應(yīng)該大致等于或可能大于半導(dǎo)體芯片110的橫向尺寸I。尺寸Y2的這個(gè)選擇將防止任何底部填料在分配和后續(xù)熱固化期間不必要地橫向移動(dòng)離開(kāi)半導(dǎo)體芯片110的側(cè)壁170?，F(xiàn)注意圖7，圖7是如圖5的截面圖。由于罩蓋195處于適當(dāng)位置，所以底部填料155可通過(guò)適當(dāng)?shù)氖┘悠?20被分配。底部填料155通過(guò)毛細(xì)管作用前進(jìn)到間隙160中，但受限于罩蓋195的壁200而無(wú)法移動(dòng)超過(guò)半導(dǎo)體芯片110的側(cè)壁170。因此，底部填料155將形成有具所需橫向尺寸X4的填角165且具有任選的垂直側(cè)壁175。在這個(gè)階段，可對(duì)底部填料155執(zhí)行適當(dāng)?shù)墓袒ㄋ嚕虼私⑻罱?65。側(cè)壁175任選地大致平行于半導(dǎo)體芯片110的側(cè)壁170。現(xiàn)還參考圖8，圖7中描繪的罩蓋195可被移除且半導(dǎo)體芯片110和/或中介層120通過(guò)測(cè)試裝置230經(jīng)受電測(cè)試。此處，測(cè)試裝置230示意性地示為通過(guò)連接件235連接至中介層120。應(yīng)了解連接件235是示意性表示且可以是探針、多個(gè)探針、電路板上的插座連接件或?qū)嶋H上任何其它種類(lèi)的電接ロ。類(lèi)似地，測(cè)試裝置230可以是電腦、專(zhuān)用集成電路或用以測(cè)試集成電路的實(shí)際上任何其它種類(lèi)的診斷裝置。測(cè)試的目的是確定半導(dǎo)體芯片110和/或中介層120在這個(gè)處理階段是否有缺陷。如果半導(dǎo)體芯片110和/或中介層120在這個(gè)階段有缺陷，那么半導(dǎo)體芯片110和/或中介層120會(huì)根據(jù)需要返エ或丟棄。接著且如圖9中所描繪，半導(dǎo)體芯片115可被倒裝到中介層120使得側(cè)壁190鄰接底部填料155的填角165。這在半導(dǎo)體芯片110與115之間建立上述所需橫向尺寸X4?；ミB結(jié)構(gòu)140可視需要經(jīng)受回焊エ藝，這取決于其成分。接著且如圖10中所描繪，底部填料180可通過(guò)施加器220被分配在半導(dǎo)體芯片115與中介層120之間的間隙185中。底部填料180通過(guò)毛細(xì)管作用沿著間隙185前進(jìn)直到其鄰接底部填料155的填角165。在這個(gè)階段，中介層120和半導(dǎo)體芯片110和115可再次連接到圖8中描繪的測(cè)試裝置230，且執(zhí)行電測(cè)試以確定半導(dǎo)體芯片115的合適度。以此方式，不僅在半導(dǎo)體芯片110與115之間建立了所需的短間距X4，而且還在執(zhí)行步驟和與安裝半導(dǎo)體芯片115相關(guān)聯(lián)的消耗材料之前確定半導(dǎo)體芯片110和中介層120的可靠性。如上所述，圖4、圖5、圖6和圖7中描繪的罩蓋195的重要部件是側(cè)壁200，其用作為對(duì)底部填料155的填角165的過(guò)多橫向遷移的障壁。雖然在圖4、圖5、圖6和圖7的示例性實(shí)施方案中通過(guò)盒子提供障壁部件，但熟練技術(shù)人員將了解可使用很多種替代結(jié)構(gòu)。舉例而言且如圖11中圖示描繪，罩蓋195’可構(gòu)造為具有匹配或超過(guò)半導(dǎo)體芯片110的橫向尺寸Y1的橫向尺寸Y2的簡(jiǎn)單壁。罩蓋195’可通過(guò)本文公開(kāi)的任何技術(shù)固定到中介層120。此外，罩蓋195’將與半導(dǎo)體芯片110的側(cè)壁170橫向偏移達(dá)所需間距X4?，F(xiàn)參考圖12 了解罩蓋195’ ’的另ー替代示例性實(shí)施方案，所述圖12是如圖11的圖示。在這個(gè)說(shuō)明性實(shí)施方案中，如本文其它部分所述，半導(dǎo)體芯片110安裝到中介層。然而，在這個(gè)說(shuō)明性實(shí)施方案中，罩蓋195’’被構(gòu)造為具有開(kāi)ロ端250的盒狀結(jié)構(gòu)。這種配置符合需要，舉例而言，其中在必須空間上考慮的中介層120的區(qū)域255附近存在表面安裝結(jié)構(gòu)(未不出)。罩蓋195’’具有匹配或超過(guò)半導(dǎo)體芯片110的橫向尺寸Y1的橫向尺寸。罩蓋195’ ’可通過(guò)本文公開(kāi)的任何技術(shù)固定到中介層120。此外，罩蓋195’ ’將與半導(dǎo)體芯片110的側(cè)壁170橫向偏移達(dá)所需間距X4。現(xiàn)參考圖13 了解罩蓋195’’’的另ー替代示例性實(shí)施方案，所述圖13是如圖11的截面圖。在這個(gè)說(shuō)明性實(shí)施方案中，半導(dǎo)體芯片110示為安裝到中介層120。然而，在這個(gè)說(shuō)明性實(shí)施方案中，罩蓋195’ ’ ’被構(gòu)造為包括側(cè)壁255的框狀結(jié)構(gòu)，其被設(shè)計(jì)以對(duì)底部填料過(guò)多橫向移動(dòng)離開(kāi)半導(dǎo)體芯片110的側(cè)壁170提供上述障壁。此外，罩蓋195’’’可通過(guò)本文描述的任何方法可移除地固定到中介層120。罩蓋195’ ’ ’具有匹配或超過(guò)半導(dǎo)體芯片110的橫向尺寸Y1的橫向尺寸。罩蓋195’ ’ ’可通過(guò)本文公開(kāi)的任何技術(shù)固定到中介層120。此外，罩蓋195’ ’ ’將與半導(dǎo)體芯片110的側(cè)壁170橫向偏移達(dá)所需間距X4。可通過(guò)修改中介層120的結(jié)構(gòu)而將罩蓋195’ ’ ’固定到中介層125。在此方面，現(xiàn)注意圖14，圖14是在截面14-14取得的圖13的截面圖。此處，中介層120可設(shè)有溝槽260，其形成有被定尺寸以適應(yīng)罩蓋195’ ’ ’的側(cè)壁255的厚度的合適寬度。溝槽260限制罩蓋195’’’的橫向移動(dòng)，使得即使在分配和/或固化任何底部填料期間對(duì)罩蓋195’’’施力的情況下也能維持優(yōu)選間距X4。溝槽260可通過(guò)各種已知的材料定形技術(shù)來(lái)形成，諸如已知的光刻和蝕刻技術(shù)、激光燒蝕或其它材料形成技術(shù)。應(yīng)了解罩蓋195、195’ ’、195’ ’ ’的公開(kāi)實(shí)施方案中的任何ー個(gè)或其它可結(jié)合適當(dāng)溝槽260使用。公開(kāi)的實(shí)施方案的技木目標(biāo)是使用可在分配和固化用于半導(dǎo)體芯片110的底部填料155之后從中介層移除的罩蓋。在上述公開(kāi)的實(shí)施方案中，罩蓋暫時(shí)被放置在中介層上且此后被剝離而不破壞所述罩蓋的完整性。然而，熟練技工將了解可提供合適的罩蓋以通過(guò)使用可溶解或者可從中介層移除的某種形式的材料來(lái)提供上述障壁功能?，F(xiàn)可參考圖15和圖16且首先參考圖15 了解使用這種罩蓋的示例性方法，所述圖15是(如本文其它部分大體描述)通過(guò)接ロ結(jié)構(gòu)135安裝到中介層120且固定至其上的半導(dǎo)體芯片110的截面圖。此處，替代示例性罩蓋195’ ’ ’ ’被施加到中介層120的表面215且與半導(dǎo)體芯片110的側(cè)壁170橫向偏離達(dá)優(yōu)選最小間距X4。然而，罩蓋195’’’’可由可溶解或者使用任ー破壞性或半破壞性技術(shù)從中介層120移除的材料所組成。舉例而言，罩蓋195’ ’ ’ ’的示例性材料包括負(fù)調(diào)光阻劑、響應(yīng)激發(fā)經(jīng)受相變的亞穩(wěn)態(tài)材料或甚至是陽(yáng)極化碳。罩蓋195’ ’ ’ ’可如圖15中所描繪應(yīng)用為相對(duì)大體積膜。在通過(guò)施加器220和適當(dāng)?shù)墓袒ㄋ嚪峙涞撞刻盍?55之后，上述填角165可建立為鄰接罩蓋195’ ’ ’ ’的側(cè)壁265。接著且如圖16中所示，罩蓋195’ ’ ’ ’可經(jīng)受由標(biāo)記270示意性表示的激發(fā)，以便溶解或者分解罩蓋195’ ’ ’ ’，期望將另一半導(dǎo)體芯片安裝為相鄰于半導(dǎo)體芯片110。此處，激發(fā)270可采用多種形式，這取決于罩蓋195’’’’的組成和敏感度。舉例而言，激發(fā)270可以是引入能夠易于分解罩蓋195’’’’的溶劑或蝕刻劑。如果罩蓋195’’’’由相變材料組成，那么舉例而言，激發(fā)可以是輻射或造成材料195’ ’ ’ ’其自行分解的某些其他激發(fā)劑或者通過(guò)引入另ー種溶剤，諸如光阻顯影劑或其它材料。在移除罩蓋195’’’’之后，中介層120可經(jīng)受如本文其它部分描述的測(cè)試類(lèi)型和安裝另一半導(dǎo)體芯片。在另ー替代方案中，如圖17中所示，罩蓋195’ ’ ’ ’可以通過(guò)合適的剝離膠帶275從中介層120剝離。如其它的公開(kāi)實(shí)施方案，罩蓋195’ ’ ’ ’可施加至中介層120的表面215，且與半導(dǎo)體芯片110的側(cè)壁170有必要的橫向間距X4。當(dāng)拉動(dòng)剝離膠帶270時(shí)，罩蓋195’ ’ ’ ’可被剝離中介層120的表面215。此后，中介層120和半導(dǎo)體芯片110可如本文其它部分所述經(jīng)受電測(cè)試并且安裝另外ー個(gè)半導(dǎo)體芯片。多芯片裝置可構(gòu)造有多于兩個(gè)的半導(dǎo)體芯片。在這個(gè)情況下，合適的罩蓋可被塑造以能夠限制底部填料從給定的半導(dǎo)體芯片橫向流動(dòng)到被指定安裝附加半導(dǎo)體芯片的區(qū)域中?，F(xiàn)可通過(guò)參考圖18 了解并入這些設(shè)計(jì)部件的替代示例性實(shí)施方案，所述圖18是圖示。此處，中介層120’具有安裝至其上的半導(dǎo)體芯片110。然而，中介層120’具有被指定用于安裝兩個(gè)或兩個(gè)以上半導(dǎo)體芯片(未示出)的區(qū)域280和290。因此，需要能夠限制任何底部填料前進(jìn)離開(kāi)半導(dǎo)體芯片110的側(cè)壁170和相鄰側(cè)壁295。因此，罩蓋195’ ’ ’ ’可制造有側(cè)壁300和305，其被構(gòu)造以分別面向半導(dǎo)體芯片110的側(cè)壁295和170。以此方式，將通過(guò)側(cè)壁300和305的存在而在底部填料分配和固化期間限制底部填料。當(dāng)然，許多其它或更復(fù)雜的形狀可用于罩蓋195’ ’ ’ ’。本文公開(kāi)的任何其它部件(諸如溝槽和磁體等)也可與這個(gè)實(shí)施方案一起使用。本文公開(kāi)的任何示例性實(shí)施方案可具體體現(xiàn)為布置在電腦可讀媒體(舉例而言，諸如半導(dǎo)體、磁盤(pán)、光盤(pán)或其它存儲(chǔ)介質(zhì))中的指令或電腦數(shù)據(jù)信號(hào)。所述指令或軟件能夠合成和/或模擬本文公開(kāi)的電路結(jié)構(gòu)。在示例性實(shí)施方案中，電子設(shè)計(jì)自動(dòng)控制程序(諸如Cadence APD>Cadence Spectra、Encore或類(lèi)似程序)可用于合成公開(kāi)的電路結(jié)構(gòu)。所得編碼可用以制造所公開(kāi)的電路結(jié)構(gòu)。雖然本發(fā)明可能具有各種修改和替代形式，但是特定實(shí)施方案已在附圖中經(jīng)由舉例而示出并且已在其中詳細(xì)描述。但是，應(yīng)了解本發(fā)明并非g在受限于所公開(kāi)的特定形式。而是，本發(fā)明覆蓋屬于如下文附屬權(quán)利要求定義的本發(fā)明的精神和范圍內(nèi)的所有修改例、等效例和替代例。
權(quán)利要求
1.一種制造方法，其包括: 將可移除罩蓋(195、195’、195’’)放置在基板(120)的表面(215)上，所述基板包括定位在所述表面上的第一半導(dǎo)體芯片(Iio),所述第一半導(dǎo)體芯片包括第一側(cè)壁(170),所述可移除罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第二側(cè)壁(200);和 將第一底部填料(155)放置在所述第一半導(dǎo)體芯片與所述表面之間，其中所述第二側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。
2.根據(jù)權(quán)利要求1所述的方法，其中所述可移除罩蓋在放置所述第一底部填料之后從所述表面移除。
3.根據(jù)權(quán)利要求2所述的方法，其中所述移除包括剝離或分離所述可移除罩蓋。
4.根據(jù)權(quán)利要求2所述的方法，其包括對(duì)所述第一半導(dǎo)體芯片執(zhí)行電測(cè)試。
5.根據(jù)權(quán)利要求1所述的方法，其包括移除所述可移除罩蓋并且在所述表面上將第二半導(dǎo)體芯片(115)安裝為相鄰于所述第一半導(dǎo)體芯片。
6.根據(jù)權(quán)利要求6所述的方法，其中所述第二半導(dǎo)體芯片包括鄰接所述第一底部填料的第三側(cè)壁(190)。
7.根據(jù)權(quán)利要求6所述的方法，其包括在所述第二半導(dǎo)體芯片與所述表面之間放置第二底部填料(180)。
8.根據(jù)權(quán)利要求1所述的方法，其中所述基板包括半導(dǎo)體芯片。
9.根據(jù)權(quán)利要求1所述的方法，其中所述基板包括載體基板和中介層的一個(gè)。
10.一種制造方法，其包括: 將可移除罩蓋(195’ ’ ’ ’)放置在基板(120’)的表面上，所述基板包括定位在所述表面上的第一半導(dǎo)體芯片(110)，所述第一半導(dǎo)體芯片包括第一側(cè)壁(170)和鄰接所述第一側(cè)壁的第二側(cè)壁(295)，所述罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第三側(cè)壁(305)和定位成與所述第二側(cè)壁相對(duì)的第四側(cè)壁(300);和 將第一底部填料放置在所述第一半導(dǎo)體芯片與所述表面之間，其中所述第三側(cè)壁和所述第四側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。
11.根據(jù)權(quán)利要求10所述的方法，其中所述可移除罩蓋在放置所述第一底部填料之后從所述表面移除。
12.根據(jù)權(quán)利要求11所述的方法，其中所述移除包括剝離或分離所述可移除罩蓋。
13.根據(jù)權(quán)利要求11所述的方法，其包括對(duì)所述第一半導(dǎo)體芯片執(zhí)行電測(cè)試。
14.根據(jù)權(quán)利要求10所述的方法，其包括移除所述可移除罩蓋并且在所述表面上將第二半導(dǎo)體芯片安裝為相鄰于所述第一半導(dǎo)體芯片。
15.根據(jù)權(quán)利要求10所述的方法，其中所述基板包括載體基板和中介層的一個(gè)。
16.一種設(shè)備,其包括: 基板(120)，其包括表面(215)； 第一半導(dǎo)體芯片(110),其定位在所述表面上并且包括第一側(cè)壁(170);和 可移除罩蓋(195、195’、195’ ’)，其定位在所述表面上，所述可移除罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第二側(cè)壁(200)。
17.根據(jù)權(quán)利要求16所述的設(shè)備，其包括所述第一半導(dǎo)體芯片與所述表面之間的第一底部填料(155)，其中所述第二側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。
18.根據(jù)權(quán)利要求16所述的設(shè)備，其中所述第一半導(dǎo)體芯片包括第三側(cè)壁且所述可移除罩蓋包括定位成與所述第三側(cè)壁相對(duì)的第四側(cè)壁。
19.一種設(shè)備,其包括: 基板(120)，其包括表面(215)； 第一半導(dǎo)體芯片(110),其定位在所述表面上并且包括第一側(cè)壁(170);和 底部填料(155)，其定位在所述第一半導(dǎo)體芯片與所述表面之間且包括具有背離所述第一側(cè)壁的第二側(cè)壁(175)的填角(165);和 第二半導(dǎo)體芯片(115)，其定位在所述表面上且包括鄰接所述第二側(cè)壁的第三側(cè)壁(190)。
20.一種設(shè)備,其包括: 基板(120)，其包括表面(215); 第一半導(dǎo)體芯片(110),其定位在所述表面上并且包括第一側(cè)壁(170);和 底部填料(155)，其定位在所述第一半導(dǎo)體芯片與所述表面之間且包括具有背離所述第一側(cè)壁且大致平行于所述第一側(cè)壁的第二側(cè)壁(175)的填角(165);和 第二半導(dǎo)體芯片(115)，其定位在所述表面上且包括面向所述第二側(cè)壁的第三側(cè)壁(190)。
21.一種設(shè)備,其包括: 基板(120)，其包括表面(215); 第一半導(dǎo)體芯片(110),其定位在所述表面上并且包括第一側(cè)壁(170);和 底部填料(155)，其定位在所述第一半導(dǎo)體芯片與所述表面之間且包括具有背離所述第一側(cè)壁且大致平行于所述第一側(cè)壁的第二側(cè)壁(190)的填角(165)，通過(guò)將可移除罩蓋(195、195’、195’’)放置在所述基板的所述表面上并且將所述底部填料(155)放置在所述第一半導(dǎo)體芯片與所述表面之間來(lái)定位所述底部填料，其中所述可移除罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第二側(cè)壁(200)，其中所述第二側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁；和 第二半導(dǎo)體芯片(115)，其定位在所述表面上且包括面向所述第二側(cè)壁的第三側(cè)壁(190)。
全文摘要
提供一種制造方法，其包括將可移除罩蓋(195、195'、195'')放置在基板(120)的表面(215)上。所述基板包括定位在所述表面上的第一半導(dǎo)體芯片(110)。所述第一半導(dǎo)體芯片包括第一側(cè)壁(170)。所述可移除罩蓋包括定位成與所述第一側(cè)壁相對(duì)的第二側(cè)壁(200)。第一底部填料(155)放置在所述第一半導(dǎo)體芯片與所述表面之間，其中所述第二側(cè)壁針對(duì)所述第一底部填料的流動(dòng)提供障壁。還公開(kāi)了多種設(shè)備。
文檔編號(hào)H01L21/56GK103098190SQ201180043341
公開(kāi)日2013年5月8日 申請(qǐng)日期2011年9月9日 優(yōu)先權(quán)日2010年9月9日
發(fā)明者邁克爾·Z·蘇, 傅雷, 賈邁爾·里法伊-艾哈邁德, 布萊恩·布萊克 申請(qǐng)人:超威半導(dǎo)體公司, Ati科技無(wú)限責(zé)任公司