專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置。
背景技術(shù)：
功率MOSFET (Metal Oxide Semiconductor Field Effect Transistor,金屬氧化物半導(dǎo)體場效應(yīng)晶體管)除了用于大電流、高耐壓的開關(guān)電源市場以外，在以筆記本式個人計(jì)算機(jī)為首的移動通信設(shè)備等節(jié)省能源用開關(guān)市場也使用。由于功率MOSFET使用于功率管理電路、鋰離子電池的安全電路等，因此推進(jìn)了低電壓驅(qū)動化、低導(dǎo)通電阻化。為了降低導(dǎo)通電阻，有不僅在半導(dǎo)體基板的主面而且在半導(dǎo)體基板的垂直方向形成溝道區(qū)域的三維型M0SFET。在三維型MOSFET中，在與半導(dǎo)體基板的主面大致垂直的方向上分別延伸設(shè)置源極區(qū)域、襯底(base)區(qū)域、漏極區(qū)域，另外，設(shè)置溝槽型的柵極電扱。只要是這樣的構(gòu)造，溝道區(qū)域就在與半導(dǎo)體基板的主面大致平行的方向上形成，并且溝道區(qū)域也在與半導(dǎo)體基板的主面大致垂直的方向形成。因此，在三維型MOSFET中，溝道密度大幅提高，實(shí)現(xiàn)低導(dǎo)通電阻化。但是，使MOSFET高速開關(guān)時，源極電極和漏極電極之間的電壓(Vds)有可能反復(fù)過沖(overshoot)和下沖(undershoot)而產(chǎn)生振動的Vds的振鈴(ringing)。這樣的Vds的振鈴可能成為噪音源，期望極カ抑制。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施方式提供ー種導(dǎo)通電阻低、抑制了噪音的產(chǎn)生的半導(dǎo)體裝置。實(shí)施方式的半導(dǎo)體裝置具備第一導(dǎo)電型的漏極層；從所述第一導(dǎo)電型的漏極層的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的漂移區(qū)域；從所述漂移區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第二導(dǎo)電型的襯底區(qū)域；從所述襯底區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的源極區(qū)域；沿與所述漏極層的背面大致平行的方向，在從所述源極區(qū)域的一部分貫穿與所述源極區(qū)域的所述一部分鄰接的襯底區(qū)域而到達(dá)所述漂移區(qū)域的一部分的第一溝槽內(nèi)，隔著柵極絕緣膜而設(shè)置的柵極電扱；在從所述漏極層的表面直到內(nèi)部設(shè)置的至少ー個第二溝槽內(nèi)，隔著第一絕緣膜而設(shè)置的第一電阻體層；與所述漏極層連接的漏極電扱；以及與所述源極區(qū)域及所述襯底區(qū)域連接的源極電極；所述第一電阻體層與所述源極電極電連接。根據(jù)本發(fā)明的實(shí)施方式，可以提供導(dǎo)通電阻低、抑制了噪音的產(chǎn)生的半導(dǎo)體裝置。


圖I是第一實(shí)施方式的半導(dǎo)體裝置的立體示意圖2是由圖I的區(qū)域90包圍的部分的示意圖，圖2(a)是立體示意圖，圖2(b)是圖2(a)的X-Y剖面圖；圖3是第一實(shí)施方式的半導(dǎo)體裝置的等效電路圖；圖4是用于說明第一實(shí)施方式的半導(dǎo)體裝置的制造過程的立體示意圖，圖4(a)是在半導(dǎo)體基板的表面形成掩模的エ序的立體示意圖，圖4(b)是在半導(dǎo)體基板的表面進(jìn)行蝕刻處理的エ序的立體示意圖；圖5是用于說明第一實(shí)施方式的半導(dǎo)體裝置的制造過程的立體示意圖，圖5(a)是形成外延層的エ序的立體示意圖，圖5(b)是形成掩模的エ序的立體示意圖；圖6是用于說明第一實(shí)施方式的半導(dǎo)體裝置的制造過程的立體示意圖，圖6 (a)是在半導(dǎo)體基板上進(jìn)行蝕刻處理的エ序的立體示意圖，圖6(b)是形成柵極電極及第ー電阻體層的エ序的立體示意圖； 圖7是參考例的半導(dǎo)體裝置的不意圖，圖7 (a)為首I]面不意圖，圖7 (b)為等效電路圖；圖8是用于說明第一實(shí)施方式的半導(dǎo)體裝置的第一變形例的立體示意圖；圖9是用于說明第一實(shí)施方式的半導(dǎo)體裝置的第二變形例的立體示意圖；圖10是第二實(shí)施方式的半導(dǎo)體裝置的立體示意圖；圖11是第三實(shí)施方式的半導(dǎo)體裝置的立體示意圖。
具體實(shí)施例方式下面，一邊參照附圖ー邊對實(shí)施方式進(jìn)行說明。下面的說明中，對相同部件標(biāo)注相同的符號，對說明過一次的部件適當(dāng)省略其說明。(第一實(shí)施方式)圖I是第一實(shí)施方式的半導(dǎo)體裝置的立體示意圖。圖2是由圖I的區(qū)域90包圍的部分的示意圖，圖1(a)是立體示意圖，圖1(b)是 圖1(a)的X-Y剖面圖。圖I、圖2(a)中，沒有顯示后述的漏極電極40和源極電極41。第一實(shí)施方式的半導(dǎo)體裝置IA為三維型的M0SFET。半導(dǎo)體裝置IA具有n+型的漏極層10，從漏極層10的表面直到內(nèi)部選擇性地設(shè)有溝槽狀的η—型的漂移區(qū)域11。從漂移區(qū)域11的表面直到內(nèi)部選擇性地設(shè)有溝槽狀的P型的襯底區(qū)域12。從襯底區(qū)域12的表面直到內(nèi)部選擇性地設(shè)有溝槽狀的η+型的源極區(qū)域13。半導(dǎo)體裝置IA中，第一溝槽20t以沿著與漏極層10的背面IOr大致平行的方向從源極區(qū)域13的一部分貫穿與源極區(qū)域13的上述一部分鄰接的襯底區(qū)域12而到達(dá)漂移區(qū)域的一部分的方式形成。第一溝槽20t的下端比源極區(qū)域13的下端高。在第一溝槽20t內(nèi)設(shè)有隔著柵極絕緣膜20設(shè)置的柵極電極21。半導(dǎo)體裝置IA中，從漏極層10的表面直到內(nèi)部設(shè)有至少ー個第二溝槽30t。在第ニ溝槽30t內(nèi)設(shè)有隔著第一絕緣膜30設(shè)置的第一電阻體層31。半導(dǎo)體裝置IA中，漏極電極40與漏極層10連接。源極電極41與源極區(qū)域13及襯底區(qū)域12連接。在漏極層10與源極電極41之間、及漂移區(qū)域11與源極電極41之間夾設(shè)有層間絕緣膜46。第一電阻體層31的上方的層間絕緣膜46設(shè)有開ロ，第一電阻體層31與源極電極41電連接。
漏極層10、漂移區(qū)域11、襯底區(qū)域12及源極區(qū)域13的主要成分例如為硅(Si)。漏極電極40及源極電極41的材質(zhì)例如為銅(Cu)、鋁(Al)等。柵極電極21的材質(zhì)例如為摻雜有η型雜質(zhì)的多晶硅(poly-Si)金屬等。柵極絕緣膜20的材質(zhì)例如為氧化硅(SiO2)。第一電阻體層31的材質(zhì)為含有雜質(zhì)的多晶娃(poly-Si)。例如，其材質(zhì)為摻雜有η型雜質(zhì)的多晶娃(poly-Si)。另外,作為第一電阻體層31的材質(zhì),也可以為高電阻的金屬等。當(dāng)?shù)谝浑娮梵w層31的材質(zhì)為多晶硅時，適當(dāng)調(diào)整第一電阻體層31內(nèi)的η型雜質(zhì)的摻雜量，將第一電阻體層31的電阻率設(shè)定成規(guī)定的值。 第一絕緣膜30為電介質(zhì)，具有至少ー個層。其層的材質(zhì)例如為氧化硅(SiO2)、氮化硅(Si3N4)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉿鋁(HfAlxOy)、氧化釔(Y2O3)及氧化鉿釔(HfYxOy)等的任ー種。實(shí)施方式中，也可以將η型(包含η_型、η+型)稱為第一導(dǎo)電型，將P型稱為第二導(dǎo)電型。第一導(dǎo)電型的雜質(zhì)例如磷為(P)、神(As)等。第二導(dǎo)電型的雜質(zhì)例如為硼⑶等。圖3為第一實(shí)施方式的半導(dǎo)體裝置的等效電路圖。半導(dǎo)體裝置IA具備柵極電極(G)21、源極電極(S)41、漏極電極(D)40。源極電極41的電位例如為接地電位，漏極電極40的電位例如為正電位。當(dāng)柵極電極21設(shè)為閾值以上的電位時，半導(dǎo)體裝置IA為導(dǎo)通狀態(tài)，在源極電極41和漏極電極40之間流過電流。在半導(dǎo)體裝置IA中，在與漏極層10的背面IOr大致垂直的方向上，分別延伸設(shè)置有源極區(qū)域13、襯底區(qū)域12、漂移區(qū)域11。還設(shè)有溝槽型的柵極電極21。因此，在與漏極層10的背面IOr大致平行的方向上形成溝道區(qū)域，并且，也在與漏極層10的背面IOr大致垂直的方向上形成溝道區(qū)域。因此，在半導(dǎo)體裝置IA中，溝道密度大幅地提高。因此，源極電極41和漏極電極40之間的導(dǎo)通電阻降低。另外，在半導(dǎo)體裝置IA中，第一電阻體層31與源極電極41連接。在第一電阻體層31和漏極層10之間夾設(shè)有第一絕緣膜30。因此，在半導(dǎo)體裝置IA中，在源極電極41和漏極電極40之間附加有電阻(R)和與該電阻(R)串聯(lián)連接的電容(C)。電阻(R)為第一電阻體層31的電阻，電容(C)為通過電容器(第一電阻體層31/第一絕緣膜30/漏極層10)產(chǎn)生的電容。即，半導(dǎo)體裝置IA中，在源極電極41和漏極電極40之間附加有緩沖電路。由此，在使半導(dǎo)體裝置IA高速開關(guān)時，抑制源極電極41和漏極電極40之間的電壓(Vds)的振鈴。由此，在半導(dǎo)體裝置IA中，抑制噪音產(chǎn)生。使用圖2中示例的半導(dǎo)體裝置IA的部分對半導(dǎo)體裝置IA的制造過程進(jìn)行說明。圖4是用于說明第一實(shí)施方式的半導(dǎo)體裝置的制造過程的立體示意圖，圖4(a)是在半導(dǎo)體基板的表面形成掩模的エ序的立體示意圖，圖4(b)是對半導(dǎo)體基板進(jìn)行蝕刻處理的エ序的立體示意圖。首先，如圖4(a)所示，準(zhǔn)備作為半導(dǎo)體基板(半導(dǎo)體晶片)的漏極層10。漏極層10的雜質(zhì)濃度例如為IXlO18Cnr3以上。接著，在漏極層10的表面選擇性地形成掩模91。掩模91的材質(zhì)例如為抗蝕劑、氧化娃(SiO2)等。接著，如圖4 (b)所示，對從掩模91開ロ的漏極層10選擇性地實(shí)施蝕刻處理。由此，從漏極層10的表面直到內(nèi)部形成溝槽lot。圖5是用于說明第一實(shí)施方式的半導(dǎo)體裝置的制造過程的立體示意圖，圖5 (a)是形成外延層的エ序的立體示意圖，圖5(b)是形成掩模的エ序的立體示意圖。如圖5(a)所示，通過外延生長法在溝槽IOt的內(nèi)部形成η型的漂移區(qū)域11。漂移區(qū)域11的雜質(zhì)濃度例如為IX IO12CnT3 IX IO1W0由此，從漏極層10的表面直到內(nèi)部形成漂移區(qū)域11。漂移區(qū)域11沒有完全埋設(shè)溝槽10t。例如，對于漂移區(qū)域11的生長在中途中斷。由此，在漂移區(qū)域11內(nèi)殘存溝槽IOt(未圖示)。接著，在殘留于漂移區(qū)域11內(nèi)的溝槽IOt內(nèi)，通過外延生長法形成P型的襯底區(qū)域12。由此，從漂移區(qū)域11的表面直到內(nèi)部形成襯底區(qū)域12。 另外，中途中斷襯底區(qū)域12的成長，在殘存于襯底區(qū)域12內(nèi)的溝槽IOt內(nèi)，通過外延生長法形成η+型的源極區(qū)域13。由此，從襯底區(qū)域12的表面直到內(nèi)部選擇性地形成源極區(qū)域13。然后，對漂移區(qū)域11、襯底區(qū)域12及源極區(qū)域13的表面適當(dāng)實(shí)施CMP (ChemicalMechanical Polishing,化學(xué)機(jī)械拋光)研磨(未圖示)。由此，漂移區(qū)域11、襯底區(qū)域12及源極區(qū)域13的表面變得平坦。關(guān)于掩模91，可通過蝕刻或CMP等去除。接著，如圖5(b)所示，在漏極層10、漂移區(qū)域11、襯底區(qū)域12、及源極區(qū)域13的表面選擇性地形成掩模92。在掩模92上，選擇性地設(shè)有用于形成柵極電極21的開ロ部92g、和用于形成第一電阻體層31的開ロ部92r。掩模92的材質(zhì)例如為抗蝕劑、氧化硅(SiO2)
坐寸ο圖6是用于說明第一實(shí)施方式的半導(dǎo)體裝置的制造過程的立體示意圖，圖6 (a)是對半導(dǎo)體基板進(jìn)行蝕刻處理的エ序的立體示意圖，圖6(b)是形成柵極電極及第一電阻體層的エ序的立體示意圖。接著，如圖6(a)所示，對從掩模92經(jīng)由開ロ部92g開ロ的漂移區(qū)域11、襯底區(qū)域12及源極區(qū)域13實(shí)施選擇性的蝕刻處理。另外，對從掩模92經(jīng)由開ロ部92r而開ロ的漏極層10實(shí)施選擇性的蝕刻處理。通過該蝕刻處理，在漂移區(qū)域11、襯底區(qū)域12及源極區(qū)域13的各自的一部分形成第一溝槽20t，并且在漏極層10形成第二溝槽30t。接著，將第一溝槽20t內(nèi)第二溝槽30t內(nèi)在高溫下暴露于氧化性氣氛中。由此，如圖6(b)所示，在第一溝槽20t的側(cè)面及底面形成柵極絕緣膜20。另外，在第二溝槽30t的側(cè)面及底面形成第一絕緣膜30。在該例子中，柵極絕緣膜20及第一絕緣膜30的材質(zhì)為氧化硅。接著，在第一溝槽20t內(nèi)，_著柵極絕緣膜20通過CVD (Chemical VaporDeposition,化學(xué)氣相淀積)形成柵極電極21。另外,在第二溝槽30t內(nèi)，隔著第一絕緣膜30通過CVD形成第一電阻體層31。由此，夾著襯底區(qū)域12、與襯底區(qū)域12鄰接的源極區(qū)域13的一部分、及襯底區(qū)域12，從源極區(qū)域13的與上述一部分相反側(cè)的漂移區(qū)域11的一部分的表面直到內(nèi)部，選擇性地形成溝槽狀的柵極電極21。另外，從漏極層10的表面直到內(nèi)部形成第一電阻體層31。在第一電阻體層31和漏極層10之間夾設(shè)有第一絕緣膜30。
柵極電極21及第ー電阻體層31的材質(zhì)例如為多晶硅。當(dāng)?shù)谝浑娮梵w層31的材質(zhì)為多晶硅時，適當(dāng)調(diào)整第一電阻體層31內(nèi)的η型雜質(zhì)的摻雜量，將第一電阻體層31的電阻率設(shè)定成規(guī)定的值。形成柵極電極21及第ー電阻體層31后，去除掩模92。另外，實(shí)施方式中包含如下兩種實(shí)施方式，即將形成第一溝槽20t之后形成柵極絕緣膜20、柵極電極21的エ序和形成第二溝槽30t之后形成第一絕緣膜30、第一電阻體層31的エ序用相同的エ序制造的實(shí)施方式，以及將各個エ序錯開的實(shí)施方式。例如，分別準(zhǔn)備制造第一溝槽20t的專用的掩模92和制造第一溝槽30t的專用的掩模92。而且，在預(yù)先形成第一溝槽20t，隔著柵極絕緣膜20在第一溝槽20t內(nèi)形成柵極電極21后，形成第二溝槽30t，隔著第一絕緣膜30在第二溝槽30t內(nèi)形成第一電阻體層31。或者與此相反，也可以在形成第二溝槽30t，隔著第一絕緣膜30在第二溝槽30t內(nèi)形成第 ー電阻體層31后，形成第一溝槽20t，隔著柵極絕緣膜20在第一溝槽20t內(nèi)形成柵極電極21。只要是這樣的制造過程，就可以改變柵極絕緣膜20的材質(zhì)和第一絕緣膜30的材質(zhì)?；蛘?，可以改變第一電阻體層31的材質(zhì)和柵極電極21的材質(zhì)。另外，可以改變第二溝槽30t的深度和第一溝槽20t的深度。之后，如圖1、2所示，在漏極層10上連接漏極電極40。在源極區(qū)域13、襯底區(qū)域12及第ー電陽體層31上連接源極電極41。在源極電極41和漏極層10、漂移區(qū)域11、襯底區(qū)域12、及源極區(qū)域13之間夾設(shè)層間絕緣膜46。通過這樣的制造過程，形成半導(dǎo)體裝置IA0接著，對半導(dǎo)體裝置IA的效果進(jìn)行詳細(xì)說明。在對半導(dǎo)體裝置IA的效果進(jìn)行說明前，對參考例的半導(dǎo)體裝置500進(jìn)行說明。圖7是參考例的半導(dǎo)體裝置的不意圖，圖7 (a)為首I]面不意圖，圖7 (b)為等效電路圖。圖7 (a)表示的半導(dǎo)體裝置500為溝槽柵構(gòu)造的η溝道型M0SFET。半導(dǎo)體裝置500具備上下電極構(gòu)造。在半導(dǎo)體裝置500中，在η+型的漏極層100之上設(shè)有η_型的漂移區(qū)域110。在漂移區(qū)域110之上，設(shè)有P型的襯底區(qū)域120。在襯底區(qū)域120的表面，設(shè)有η+型的源極區(qū)域130和P+型的載流子抽出區(qū)域150。在半導(dǎo)體裝置500設(shè)有從源極區(qū)域130貫通襯底區(qū)域120并到達(dá)漂移區(qū)域110的溝槽200t。在溝槽200t內(nèi)隔著柵極絕緣膜200設(shè)有柵極電極210。另外，在柵極電極210的下方，在溝槽200t內(nèi)隔著場板(field plate)絕緣膜250設(shè)有場板電極260。在漏極層100上連接有漏極電極400。在源極區(qū)域130和載流子抽出區(qū)域150連接有源極電極410。場板電極260與源極電極410電連接。圖7(b)表示半導(dǎo)體裝置500的等效電路。在圖7(b)中顯示有柵極電極(G) 210、源極電極(S)410、漏極電極(D)400。源極電極410的電位例如為接地電位，漏極電極400的電位例如為正電位。在柵極電極210設(shè)為閾值以上的電位時,半導(dǎo)體裝置500為導(dǎo)通狀態(tài)，電流在源極電極410和漏極電極400之間流動。半導(dǎo)體裝置500中，由于在柵極電極210的下方設(shè)置了場板電極260，因此漂移區(qū)域110容易被耗盡，能夠提高漂移區(qū)域110的雜質(zhì)濃度。由此，在半導(dǎo)體裝置500中實(shí)現(xiàn)高耐壓和低導(dǎo)通電阻。另外，由于場板電極260具有規(guī)定的電阻，所以在源極電極410和漏極電極400之間存在規(guī)定的電阻(R)。另外，由于在場板電極260和漏極電極400之間存在場板絕緣膜250，因此在源極電極410和漏極電極400之間存在規(guī)定的電容(C)。S卩，在源極電極410和漏極電極400之間附加有電阻(R)和與該電阻(R)串聯(lián)地連接的電容(C)。因此，半導(dǎo)體裝置500中，實(shí)際上在源極電極410和漏極電極400之間形成有緩沖電路。但是，場板絕緣膜250的厚度需要是對于施加于場板電極260和漂移區(qū)域110之 間的電壓具有耐性的程度的厚度，且，需要是從場板絕緣膜250向漂移區(qū)域110能夠使耗盡層充分延伸的程度的厚度。即，要實(shí)現(xiàn)半導(dǎo)體裝置500特性，必須從耐壓和耗盡這兩個側(cè)面決定場板絕緣膜250的厚度。與此相対，在半導(dǎo)體裝置IA中，第一絕緣膜30的厚度只要是對于施加在漏極層10和第一電阻體層31之間的電壓具有耐性的程度的厚度即可。因此，在半導(dǎo)體裝置IA中，與半導(dǎo)體裝置500相比，第一絕緣膜30的設(shè)計(jì)自由度増加。另外，在實(shí)施方式的半導(dǎo)體裝置中，可容易地變更緩沖電路的電阻和電容。圖8是用于說明第一實(shí)施方式的半導(dǎo)體裝置的第一變形例的立體示意圖。例如，與圖I所示的半導(dǎo)體裝置IA相比，想將緩沖電路的電容設(shè)計(jì)得較大、將電阻設(shè)計(jì)得較小時，如下進(jìn)行。在圖8(a)所示的半導(dǎo)體裝置IB中，與半導(dǎo)體裝置IA相比，第一絕緣膜30和第一電阻體層31的密度高，第一絕緣膜30和第一電阻體層31的深度淺。由此，在半導(dǎo)體裝置IB中，緩沖電路的電容比半導(dǎo)體裝置IA大，電阻比半導(dǎo)體裝置IA小。另外，與圖I所示的半導(dǎo)體裝置IA的方式相比，將緩沖電路的電容設(shè)定得較小、將電阻設(shè)定得較大時，如下進(jìn)行。例如，在圖8 (b)所示的半導(dǎo)體裝置IC中，與圖I相比，第一絕緣膜30和第一電阻體層31的密度低，第一絕緣膜30和第一電阻體層31的深度深。由此，在半導(dǎo)體裝置IC中，緩沖電路的電容比半導(dǎo)體裝置IA小，電阻比半導(dǎo)體裝置IA大。另外，圖9是用于說明第一實(shí)施方式的半導(dǎo)體裝置的第二變形例的立體示意圖。圖9中表示從與漏極層10的表面垂直的方向看到的狀態(tài)。在圖9(a)所示的半導(dǎo)體裝置ID中，第一電阻體層31的面積比半導(dǎo)體裝置IA大。由此，第一電阻體層31和漏極層10的接觸面積增加，與半導(dǎo)體裝置IA相比，緩沖電路的電
容變大?；蛘撸部梢耘c半導(dǎo)體裝置ID相反，使第一電阻體層31的面積比半導(dǎo)體裝置IA小。由此，第一電阻體層31和漏極層10的接觸面積減少，與半導(dǎo)體裝置IA相比，緩沖電路的電容變小。圖9(b)所示的半導(dǎo)體裝置IE將與漏極層10的背面IOr平行地切斷后的第一電阻體層31的形狀設(shè)為四邊形等的多邊形。即使在這種方式中，第一電阻體層31和漏極層10的接觸面積也增加，與半導(dǎo)體裝置IA相比，緩沖電路的電容增加。這樣，根據(jù)第二變形例，也能夠容易地變更緩沖電路的電容。
另外，在第一電阻體層31的材質(zhì)為多晶硅時，通過調(diào)整多晶硅中含有的雜質(zhì)的濃度，也可調(diào)整第一電阻體層31本身的電阻率。另外，第一絕緣膜30和第一電阻體層31是在漏極層10的表面露出的構(gòu)造，因此，在形成柵極電極21后，也可進(jìn)行第一絕緣膜30和第一電阻體層31的設(shè)計(jì)變更。半導(dǎo)體裝置500中，在場板電極260上形成有柵極電極210，因此不能進(jìn)行柵極電極形成后的設(shè)計(jì)變更。這樣，第一實(shí)施方式的半導(dǎo)體裝置，導(dǎo)通電阻低、噪音的產(chǎn)生被抑制，并且緩沖電路的電容和電阻的設(shè)計(jì)自由度増加。(第二實(shí)施方式)圖10是第二實(shí)施方式的半導(dǎo)體裝置的立體示意圖。在第二實(shí)施方式的半導(dǎo)體裝置2中，從漂移區(qū)域11的表面直到內(nèi)部設(shè)有至少ー個第三溝槽50t。在第三溝槽50t內(nèi)隔著第二絕緣膜50設(shè)有第二電阻體層51。而且，第二電阻體層51與源極電極41電連接。第二電阻體層51的材質(zhì)與第一電阻體層31的材質(zhì)相同。當(dāng)?shù)诙娮梵w層51的材質(zhì)為多晶硅時，適當(dāng)調(diào)整第二電阻體層51內(nèi)的η型雜質(zhì)的摻雜量，將第二電阻體層51的電阻率設(shè)定成規(guī)定的值。第二絕緣膜50的材質(zhì)與第一絕緣膜30的材質(zhì)相同。在半導(dǎo)體裝置2中，也在源極電極41和漏極電極40之間附加有電阻(R)和與該電阻(R)串聯(lián)連接的電容(C)。電阻(R)為第二電阻體層51的電阻，電容(C)為通過電容器(第二電阻體層51/第二絕緣膜50/漏極層10)產(chǎn)生的電容。即，在半導(dǎo)體裝置2中，在源極電極41和漏極電極40之間附加有緩沖電路。由此， 在使半導(dǎo)體裝置2高速開關(guān)時，抑制源極電極41和漏極電極40之間的電壓(Vds)的振鈴。由此，在半導(dǎo)體裝置2中，可抑制噪音產(chǎn)生。另外，像第一絕緣膜30及第ー電阻體層31那樣，第二絕緣膜50及第ニ電阻體層51的設(shè)計(jì)自由度也較高。這樣，第二實(shí)施方式的半導(dǎo)體裝置導(dǎo)通電阻低，可抑制噪音的產(chǎn)生，并且緩沖電路的電容和電阻的設(shè)計(jì)自由度増加。(第三實(shí)施方式)圖11是第三實(shí)施方式的半導(dǎo)體裝置的立體示意圖。第三實(shí)施方式的半導(dǎo)體裝置3是使第一實(shí)施方式的半導(dǎo)體裝置和第二實(shí)施方式的半導(dǎo)體裝置復(fù)合的方式。在第三實(shí)施方式的半導(dǎo)體裝置3中，從漏極層10的表面直到內(nèi)部設(shè)有至少ー個第ニ溝槽30t。在第二溝槽30t內(nèi)設(shè)有隔著第一絕緣膜30設(shè)置的第一電阻體層31。另外，從漂移區(qū)域11的表面直到內(nèi)部設(shè)有至少ー個第三溝槽50t。在第三溝槽50t內(nèi)隔著第二絕緣膜50設(shè)有第二電阻體層51。而且，第一電阻體層31及第ニ電阻體層51與源極電極41電連接。這樣的方式也被包含于實(shí)施方式中。以上，參照具體例對實(shí)施方式進(jìn)行了說明。但是，實(shí)施方式并不限定于這些具體例。即，只要本領(lǐng)域技術(shù)人員在這些具體例中加入了適當(dāng)設(shè)計(jì)變更后的例具備實(shí)施方式的特征，就被包含在實(shí)施方式的范圍中。上述的各具體例具備的各要素及其配置、材料、條件、形狀、大小等并不限定于示例的情況，可以適當(dāng)變更。實(shí)施方式中以η溝道型的MOSFET為例進(jìn)行了說明，但也可以是P溝道型的M0SFET。
另外，上述的各實(shí)施方式具備的各要素，只要在技術(shù)上可行，就可以將其進(jìn)行組合，將各要素組合后的方式只要包含實(shí)施方式的特征，就被包含于實(shí)施方式的范圍內(nèi)。另夕卜，在實(shí)施方式的思想范疇中，認(rèn)為只要是本領(lǐng)域技術(shù)人員可以想到的各種變更例及修正例，則對于這些變更例及修正例而言，也屬于實(shí)施方式的范圍。 對本發(fā)明的幾個實(shí)施方式進(jìn)行了說明，但這些實(shí)施方式是作為例子提出的，并非意在限定發(fā)明的范圍。這些新的實(shí)施方式可以按照其它各種各樣的方式實(shí)施，在不脫離發(fā)明的宗g的范圍內(nèi)，可以進(jìn)行各種省略、置換、變更。這些實(shí)施方式及其變形包含于發(fā)明的范圍及宗g內(nèi)，并且包含于權(quán)利要求書記載的發(fā)明及其等價的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備 第一導(dǎo)電型的漏極層； 從所述第一導(dǎo)電型的漏極層的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的漂移區(qū)域； 從所述漂移區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第二導(dǎo)電型的襯底區(qū)域； 從所述襯底區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的源極區(qū)域； 沿與所述漏極層的背面大致平行的方向，在從所述源極區(qū)域的一部分貫穿與所述源極區(qū)域的所述一部分鄰接的襯底區(qū)域而到達(dá)所述漂移區(qū)域的一部分的第一溝槽內(nèi)，隔著柵極絕緣膜而設(shè)置的柵極電極； 在從所述漏極層的表面直到內(nèi)部設(shè)置的至少一個第二溝槽內(nèi)，隔著第一絕緣膜而設(shè)置的第一電阻體層； 與所述漏極層連接的漏極電極；以及 與所述源極區(qū)域及所述襯底區(qū)域連接的源極電極； 所述第一電阻體層與所述源極電極電連接。
2.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述第一電阻體層的材質(zhì)為含有雜質(zhì)的多晶娃。
3.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述第一絕緣膜具有至少一個層，所述層的材質(zhì)為氧化硅、氮化硅、氧化鋁、氧化鉿、氧化鉿鋁、氧化釔及氧化鉿釔中的任一種。
4.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 還具備在從所述漂移區(qū)域的表面直到內(nèi)部地設(shè)置的至少一個第三溝槽內(nèi)隔著第二絕緣膜的第二電阻體層。
5.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于， 所述第二電阻體層的材質(zhì)為含有雜質(zhì)的多晶硅。
6.如權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于， 所述第二絕緣膜具有至少一個層， 所述層的材質(zhì)為氧化硅、氮化硅、氧化鋁、氧化鉿、氧化鉿鋁、氧化釔及氧化鉿釔中的任一種。
7.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述第一電阻體層的下端和所述柵極電極的下端距離所述漏極層的所述背面為相同高度。
8.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述漏極層的所述背面和所述第一電阻體層的下端之間的距離比所述漏極層的所述背面和所述柵極電極的下端之間的距離長。
9.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述漏極層的所述背面和所述第一電阻體層的下端之間的距離比所述漏極層的所述背面和所述柵極電極的下端之間的距離短。
10.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 相對于所述漏極層的所述背面平行地切斷后的所述第一電阻體層的形狀為圓形。
11.如權(quán)利要求I所述的半導(dǎo)體裝置，其特征在干， 相對于所述漏極層的所述背面平行地切斷后的所述第一電阻體層的形狀為多邊形。
12.—種半導(dǎo)體裝置，其特征在于，具備 第一導(dǎo)電型的漏極層； 從所述漏極層的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的漂移區(qū)域； 從所述漂移區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第二導(dǎo)電型的襯底區(qū)域； 從所述襯底區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的源極區(qū)域； 沿與所述漏極層的背面大致平行的方向，在從所述源極區(qū)域的一部分貫穿與所述源極區(qū)域的所述一部分鄰接的襯底區(qū)域而到達(dá)所述漂移區(qū)域的一部分的第一溝槽內(nèi)，隔著柵極絕緣膜而設(shè)置的柵極電極； 在從所述漂移區(qū)域的表面直到內(nèi)部地設(shè)置的至少ー個第三溝道內(nèi)，隔著第二絕緣膜而設(shè)置的第二電阻體層； 與所述漏極層連接的漏極電扱；以及 與所述源極區(qū)域及所述襯底區(qū)域連接的源極電極； 所述第二電阻體層與所述源極電極電連接。
13.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在干， 所述第二電阻體層的材質(zhì)為含有雜質(zhì)的多晶硅。
14.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在干， 所述第二絕緣膜具有至少ー個層， 所述層的材質(zhì)為氧化硅、氮化硅、氧化鋁、氧化鉿、氧化鉿鋁、氧化釔及氧化鉿釔中的任一種。
15.如權(quán)利要求12所述的半導(dǎo)體裝置，其特征在干， 相對于所述漏極層的所述背面平行地切斷后的所述第二電阻體層的形狀為圓形。
全文摘要
本發(fā)明的實(shí)施方式提供一種半導(dǎo)體裝置，其具備第一導(dǎo)電型的漏極層；從上述第一導(dǎo)電型的漏極層的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的漂移區(qū)域；從上述漂移區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第二導(dǎo)電型的襯底區(qū)域；從上述襯底區(qū)域的表面直到內(nèi)部地設(shè)置為溝槽狀的第一導(dǎo)電型的源極區(qū)域；沿與上述漏極層的背面大致平行的方向、在從上述源極區(qū)域的一部分貫穿與上述源極區(qū)域的上述一部分鄰接的襯底區(qū)域而到達(dá)上述漂移區(qū)域的一部分的第一溝槽內(nèi)，隔著柵極絕緣膜而設(shè)置的柵極電極；在從上述漏極層的表面直到內(nèi)部地設(shè)置的至少一個第二溝槽內(nèi)，隔著第一絕緣膜而設(shè)置的第一電阻體層；與上述漏極層連接的漏極電極；以及與上述源極區(qū)域及上述襯底區(qū)域連接的源極電極。上述第一電阻體層與上述源極電極電連接。
文檔編號H01L27/105GK102693983SQ201110301070
公開日2012年9月26日 申請日期2011年8月31日 優(yōu)先權(quán)日2011年3月25日
發(fā)明者川口雄介 申請人:株式會社東芝