專利名稱：銅互連結(jié)構(gòu)的制作方法
技術(shù)領域：
本發(fā)明涉及半導體技術(shù)領域，特別設計一種采用超低K介質(zhì)層的銅互連結(jié)構(gòu)的制作方法。
背景技術(shù)：
隨著集成電路的特征尺寸越來越小，互連結(jié)構(gòu)的RC延遲成為影響集成電路的操作速度和性能的主要因素。通常，互連結(jié)構(gòu)的RC延遲取決于互連層之間的絕緣層的介電常數(shù)(K值)和絕緣層的厚度。對于45納米或其他工藝而言，工藝的趨勢為采用超低K介質(zhì)層作為互連層之間的絕緣層。然而，將采用上述超低K介質(zhì)層作為絕緣層的工藝相比現(xiàn)有的半導體工藝集成有很多挑戰(zhàn)，因為低K介質(zhì)層本身多孔、材質(zhì)較軟，容易受到刻蝕或灰化工藝的損傷。因此，需要提出一種新的形成銅互連結(jié)構(gòu)的方法，降低對低K介質(zhì)層的損傷，減小 RC延遲。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種新的采用超低K介質(zhì)層的銅互連結(jié)構(gòu)，降低了對超低K介質(zhì)層的損傷，減小了 RC延遲。為解決上述問題，本發(fā)明提供一種銅互連結(jié)構(gòu)的制作方法，包括提供半導體襯底，所述半導體襯底上形成有底部金屬層；在所述底部金屬層和半導體襯底上依次形成刻蝕停止層、超低K介質(zhì)層、低介電常數(shù)保護層、硬掩膜層；以所述硬掩膜層為掩膜，進行刻蝕工藝和/或灰化工藝，在所述刻蝕停止層、超低 K介質(zhì)層、低介電常數(shù)保護層內(nèi)形成大馬士革開口，所述大馬士革開口露出所述底部金屬層；對所述大馬士革開口的側(cè)壁進行等離子體處理，以降低所述刻蝕工藝和/或灰化工藝對所述超低K介質(zhì)層的損傷；在所述等離子體處理之后，在所述大馬士革開口內(nèi)形成銅互連層，所述銅互連層與所述底部金屬層電連接?？蛇x地，所述超低K介質(zhì)層的K值范圍為2. 2 2. 8?？蛇x地，所述等離子體處理采用含碳氫的等離子體進行?？蛇x地，所述刻蝕停止層的材料為SiN或SiC或SiOC或SiOCN或SiCN?？蛇x地，所述低介電常數(shù)保護層的材料為有機硅、聚合體、苯二氮、聚四氧乙烯、聚對二甲苯、聚醚、聚酰亞胺、聚酰胺、碳摻雜介質(zhì)材料、碳摻雜有機硅玻璃、碳摻雜二氧化硅、 氟硅玻璃、碳氧化硅中的至少一種?？蛇x地，所述低介電常數(shù)保護層的厚度為200 600埃?？蛇x地，所述低介電常數(shù)保護層的K值為4. 5 5. 5。
可選地，所述超低K介質(zhì)層采用有機聚合物旋涂工藝或采用基于SiO2材料的CVD 工藝形成。可選地，所述超低K介質(zhì)層的厚度范圍為2000 6000埃?？蛇x地，所述硬掩膜層的材質(zhì)為金屬，所述金屬為Ta或Ti或W或TaN或TiN或 WN。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明在大馬士革開口形成后、銅互連層之前，對低K介質(zhì)層進行等離子體處理， 降低形成大馬士革開口時對低K介質(zhì)層造成的損傷，從而減小了 RC延遲。


圖1是本發(fā)明的銅互連結(jié)構(gòu)的制作方法流程示意圖；圖2 圖10是本發(fā)明一個實施例的銅互連結(jié)構(gòu)的制作方法剖面結(jié)構(gòu)示意圖。
具體實施例方式由于低K介質(zhì)層容易受到刻蝕工藝和/或灰化工藝的損傷，這會影響低K介質(zhì)層的K值，增大互連結(jié)構(gòu)的RC延遲。而且低K介質(zhì)層的K值越低，越容易受到刻蝕工藝和/ 或灰化工藝的損傷。發(fā)明人發(fā)現(xiàn)，含有碳氫離子對低K介質(zhì)層的損傷具有修復作用，可以降低互連結(jié)構(gòu)的RC延遲，而且可以采用K值更低的超低K介質(zhì)層作為互連結(jié)構(gòu)的絕緣層。請參考圖1所述的本發(fā)明的銅互連結(jié)構(gòu)的制作方法流程示意圖，所述方法包括步驟Si，提供半導體襯底，所述半導體襯底上形成有底部金屬層；步驟S2，在所述底部金屬層和半導體襯底上依次形成刻蝕停止層、超低K介質(zhì)層、 低介電常數(shù)保護層、硬掩膜層；步驟S3，以所述硬掩膜層為掩膜，進行刻蝕工藝和/或灰化工藝，在所述刻蝕停止層、超低K介質(zhì)層、低介電常數(shù)保護層內(nèi)形成大馬士革開口，所述大馬士革開口露出所述底部金屬層；步驟S4，對所述大馬士革開口的側(cè)壁進行等離子體處理，以降低所述刻蝕工藝和 /或灰化工藝對所述超低K介質(zhì)層的損傷；步驟S5，在所述等離子體處理之后，在所述大馬士革開口內(nèi)形成銅互連層，所述銅互連層與所述底部金屬層電連接。下面結(jié)合具體的實施例對本發(fā)明的技術(shù)方案進行詳細的說明。為了更好地說明本發(fā)明的技術(shù)方案，請參考圖2 圖10是本發(fā)明一個實施例的銅互連結(jié)構(gòu)的制作方法剖面結(jié)構(gòu)示意圖。首先，請參考圖2，提供半導體襯底100，所述半導體襯底100上形成有底部金屬層 101。所述半導體襯底100的材質(zhì)可以為硅、鍺或鍺硅。作為一個實施例，所述半導體襯底 100的材質(zhì)為硅。所述底部金屬層101將通過后續(xù)形成的銅互連層與外部或其他金屬層電連接。然后，請繼續(xù)參考圖2，在所述底部金屬層101和半導體襯底100上依次形成刻蝕停止層102、超低K介質(zhì)層103、低介電常數(shù)保護層104、硬掩膜層105。所述刻蝕停止層102 的材質(zhì)可以為SiN或SiC或SiOC或SiOCN或SiCN。所述超低K介質(zhì)層103采用有機聚合物旋涂工藝或采用基于S^2材料的CVD工藝形成，其K值在2. 2 2. 8之間。所述低介電常數(shù)保護層104的材質(zhì)可以為有機硅、聚合體、苯二氮、聚四氧乙烯、聚對二甲苯、聚醚、聚酰亞胺、聚酰胺、碳摻雜介質(zhì)材料、碳摻雜有機硅玻璃、碳摻雜二氧化硅、氟硅玻璃、碳氧化硅中的至少一種，所述低介電常數(shù)保護層104的K值范圍在4. 5 5. 5之間。所述硬掩膜層105的材質(zhì)為金屬，所述金屬為Ta或Ti或W或TaN或TiN或WN。所述超低K介質(zhì)層103 的厚度范圍為2000 6000埃。然后，請參考圖3，在所述硬掩膜層105上依次形成第一抗反射層106和第一光刻膠層107。所述第一光刻膠層107內(nèi)形成有第一開口 1071，所述第一開口 1071的位置與底部金屬層101的位置對應。所述第一光刻膠層107采用本領域技術(shù)人員熟知的光刻工藝形成。接著，請參考圖4，以第一光刻膠層107為掩膜，沿所述第一光刻膠層107(結(jié)合圖 2)內(nèi)的第一開口 1071進行刻蝕工藝，在所述抗反射層1051內(nèi)形成第二開口 1072。接著， 去除所述第一光刻膠層107(結(jié)合圖2)。然后，請參考圖5，在所述第二開口 1072(參考圖4)內(nèi)和所述硬掩膜層105上填充第二抗反射層108，接著，在所述第二抗反射層108上形成第二光刻膠層109。所述第二光刻膠層109內(nèi)形成有第三開口 1073，所述第三開口 1073的位置與所述第二開口 1072(結(jié)合圖4)的位置對應，所述第三開口 1073位于所述第二開口 1072(結(jié)合圖4)上方，且所述第三開口 1073的寬度等于或小于所述第二開口 1072的寬度。接著，請參考圖6，以所述第二光刻膠層109為掩膜，沿所述第三開口 1073(參考圖5)進行刻蝕工藝，形成第四開口 1074，所述第四開口 1074貫穿所述第二抗反射層108、 低介電常數(shù)保護層104、部分超低K介質(zhì)層103。然后，請參考圖7，依次去除所述第二光刻膠層109和抗反射層108，露出所述第二開口 1072。接著，請參考8，沿所述第二開口 1072和第三開口 1073進行刻蝕工藝，形成溝槽 1075和通孔1076。所述溝槽1075和通孔1076構(gòu)成大馬士革開口。所述溝槽1075和通孔 1076的位置與所述底部金屬層101的位置對應。其中，所述通孔1076為沿所述第四開口 1074(參考圖6)刻蝕所述超低K介質(zhì)層103形成，且所述通孔1074暴露所述底部金屬層 101 ；所述溝槽1075為沿所述第二開口。本實施例中，所述大馬士革開口的形成是先形成通孔1076的一部分，再形成溝槽 1075，當然，在其他的實施例中，所述大馬士革開口也可以先形成溝槽，再形成通孔，方法與現(xiàn)有技術(shù)相同，在此不做贅述，本領域技術(shù)人員可以進行靈活的選擇。形成溝槽或通孔的方法為刻蝕工藝或灰化工藝，所述刻蝕工藝或灰化工藝容易造成超低K介質(zhì)層103的損傷。為了降低所述損傷，在形成大馬士革開口后，需要對所述大馬士革開口的側(cè)壁進行等離子體處理，以消除降低所述刻蝕工藝和或灰化工藝對所述超低K 介質(zhì)層的損傷。所述等離子體處理利用含碳氫離子的等離子體進行。接著，請參考圖9，在所述等離子體處理之后，在所述大馬士革開口內(nèi)形成銅互連層110，所述銅互連層110與所述底部金屬層101電連接。所述銅互連層110的制作方法包括形成籽晶層的步驟和電鍍銅的步驟，在此不做詳細的說明。然后，請參考圖10，進行化學機械研磨工藝，去除所述硬掩膜層105和位于所述硬掩膜層105上方的部分銅互連層，并且去除所述低介電常數(shù)保護層104。
綜上，本發(fā)明在大馬士革開口形成后、銅互連層之前，對低K介質(zhì)層進行等離子體處理，降低形成大馬士革開口時對低K介質(zhì)層造成的損傷，從而減小了 RC延遲。本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何領域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以作出可能的變動和修改，因此本發(fā)明的保護范圍應當以本發(fā)明權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種銅互連結(jié)構(gòu)的制作方法，其特征在于，包括提供半導體襯底，所述半導體襯底上形成有底部金屬層；在所述底部金屬層和半導體襯底上依次形成刻蝕停止層、超低K介質(zhì)層、低介電常數(shù)保護層、硬掩膜層；以所述硬掩膜層為掩膜，進行刻蝕工藝和/或灰化工藝，在所述刻蝕停止層、超低K介質(zhì)層、低介電常數(shù)保護層內(nèi)形成大馬士革開口，所述大馬士革開口露出所述底部金屬層；對所述大馬士革開口的側(cè)壁進行等離子體處理，以降低所述刻蝕工藝和/或灰化工藝對所述超低K介質(zhì)層的損傷；在所述等離子體處理之后，在所述大馬士革開口內(nèi)形成銅互連層，所述銅互連層與所述底部金屬層電連接。
2.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述超低K介質(zhì)層的K值范圍為2. 2 2. 8。
3.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述等離子體處理采用含碳氫的等離子體進行。
4.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述刻蝕停止層的材料為 SiN 或 SiC 或 SiOC 或 SiOCN 或 SiCN。
5.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述低介電常數(shù)保護層的材料為有機硅、聚合體、苯二氮、聚四氧乙烯、聚對二甲苯、聚醚、聚酰亞胺、聚酰胺、碳摻雜介質(zhì)材料、碳摻雜有機硅玻璃、碳摻雜二氧化硅、氟硅玻璃、碳氧化硅中的至少一種。
6.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述低介電常數(shù)保護層的厚度為200 600埃。
7.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述低介電常數(shù)保護層的K值為4. 5 5. 5。
8.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述超低K介質(zhì)層采用有機聚合物旋涂工藝或采用基于SiO2材料的CVD工藝形成。
9.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述超低K介質(zhì)層的厚度范圍為2000 6000埃。
10.如權(quán)利要求1所述的銅互連結(jié)構(gòu)的制作方法，其特征在于，所述硬掩膜層的材質(zhì)為金屬，所述金屬為iTa或Ti或W或TaN或TiN或WN。
全文摘要
本發(fā)明提供一種銅互連結(jié)構(gòu)的制作方法，包括提供半導體襯底，所述半導體襯底上形成有底部金屬層；在所述底部金屬層和半導體襯底上依次形成刻蝕停止層、超低K介質(zhì)層、低介電常數(shù)保護層、硬掩膜層；以所述硬掩膜層為掩膜，進行刻蝕工藝和/或灰化工藝，在所述刻蝕停止層、超低K介質(zhì)層、低介電常數(shù)保護層內(nèi)形成大馬士革開口，所述大馬士革開口露出所述底部金屬層；對所述大馬士革開口的側(cè)壁進行等離子體處理，以降低所述刻蝕工藝和/或灰化工藝對所述超低K介質(zhì)層的損傷；在所述等離子體處理之后，在所述大馬士革開口內(nèi)形成銅互連層，所述銅互連層與所述底部金屬層電連接。本發(fā)明降低了對超低K介質(zhì)層的損傷，減小了RC延遲。
文檔編號H01L21/768GK102324400SQ20111030105
公開日2012年1月18日 申請日期2011年9月28日 優(yōu)先權(quán)日2011年9月28日
發(fā)明者張文廣, 徐強, 鄭春生, 陳玉文 申請人:上海華力微電子有限公司