專利名稱：一種半導體器件結構及其制作方法
技術領域：
本發(fā)明設計半導體集成電路制造領域，特別是涉及一種半導體器件結構。本發(fā)明還涉及一種半導體器件結構的制作方法。
背景技術：
超級結結構的器件通過P/N交替配列的結構來代替?zhèn)鹘y(tǒng)VDMOS(垂直雙擴散金屬-氧化物半導體場效晶體管)中的N漂移區(qū)，結合業(yè)內熟知的VDMOS工藝，制作得到超級結結構的MOSFET (金屬-氧化層-半導體-場效晶體管)，它能在反向擊穿電壓與傳統(tǒng)的VDMOS 一致的情況下，通過低電阻率的外延層，使器件的導通電阻大幅降低。P溝槽中P型雜質的載流子分布和N型雜質的載流子分布以及P型雜質的載流子和N型雜質的載流子的匹配會影響器件的特性，會影響器件反向擊穿電壓和電流處理能力。一般器件設計中采用交替的P/N薄膜中達到最佳的電荷平衡(P型薄層中的P型載流子總量等于N型薄層中的N載流子總量)以得到器件的最大的反向擊穿電壓，N型外延是均勻摻雜，達到最佳電荷匹配對應的P型薄膜均勻摻雜濃度為PO，這樣的器件的電流處理能力不夠。為了改善器件的電流處理能力，有一種做法是在多次外延的工藝中，使P型雜質濃度在垂直于硅片表面的方向上采用一種不均勻的分布，當P型薄膜寬度等于N型薄層寬度時，特點是P型雜質的濃度在上部區(qū)域大于N區(qū)域的雜質濃度，在下部區(qū)域P型雜質的濃 度小于N區(qū)域的雜質濃度；為了得到更多的N型區(qū)域以得到更低的比導通電阻，P型薄膜的寬度小于N型薄膜的寬度，這時上部P型雜質的濃度就會更加高于N型雜質的濃度；P型雜質濃度比比鄰的N型雜質濃度高，使得在P/N薄膜形成之后的熱過程中，P型雜質就更多地擴散到N薄膜中，導致部分N型溝槽中的電子被中和掉而影響器件的通態(tài)電阻，這種影響在溝槽型MOSFET中變得更加嚴重。如圖I所示，當4-5位置的P型薄膜雜質濃度大于N型薄膜雜質濃度時，在P/N薄膜形成之后的熱過程中，P型雜質就會擴散到N薄膜中，導致部分N型溝槽中的電子被中和掉，使經過5位置的PWELL (P阱)在接近于位置5. I的柵氧化膜的界面附近的N型溝道中流出的電子在分散區(qū)域MPWELL與N漂移區(qū)和柵氧化膜交接的區(qū)域)的流動性變差，這種效應在分散區(qū)域b面積很小的情況，例如圖中區(qū)域a的尺寸很小的情況下，以及P型溝槽寬度比N型溝槽小時，PO比N型外延的雜質濃度高的情況更加嚴重。

發(fā)明內容
本發(fā)明要解決的技術問題是提供一種半導體器件結構，不影響器件的比導通電阻的情況下提高器件關斷過程中的耐電流沖擊能力。本發(fā)明還提供了所述半導體器件結構的制作方法。為解決上述技術問題，本發(fā)明的半導體器件結構，包括一基片，其上生長有N型外延，N型外延具有至少一個P溝槽填充有P型硅，形成P型薄膜；多個P阱，P阱排列在N型外延頂端；多個介質膜區(qū)域，位于P阱上方，介質膜區(qū)域上方具有表面金屬，兩個介質膜區(qū)域之間具有接觸孔；其中，所述P溝槽分為2個區(qū)域，區(qū)域I和區(qū)域2 ；區(qū)域I，其下沿為P溝槽下沿，其上沿位于P溝槽上沿的兩邊邊緣位置，是P溝槽上沿減去區(qū)域2上沿剩余的部分，區(qū)域I中填充的P型硅摻雜濃度為Pl，Pl < PO ;區(qū)域2，其下沿位于區(qū)域I中，其上沿是P溝槽上沿減去區(qū)域I上沿剩余的部分，區(qū)域2中填充的P型硅摻雜濃度為P2，P2 > PO。其中，所述P溝槽的區(qū)域I和區(qū)域2之間具有區(qū)域3 ； 區(qū)域1，其下沿為P溝槽下沿，其上沿位于P溝槽上沿的兩邊邊緣位置，是P溝槽上沿減去區(qū)域2上沿和區(qū)域3上沿剩余的部分，區(qū)域I中填充的P型硅摻雜濃度為P1，Pl ^ PO ；區(qū)域3，位于區(qū)域I和區(qū)域2之間，其下沿位于區(qū)域I中，其上沿是P溝槽上沿減去區(qū)域I上沿和區(qū)域2上沿剩余的部分，區(qū)域3中填充的P型硅摻雜濃度為P3，Pl < P3 < P2 ;區(qū)域2，其下沿位于區(qū)域3中，其上沿位于P溝槽上沿中間部位，是P溝槽上沿減去區(qū)域I上沿和區(qū)域3上沿剩余的部分，區(qū)域2中填充的P型硅摻雜濃度為P2，P2 > PO。其中，所述P溝槽的區(qū)域3和區(qū)域2之間具有區(qū)域4 ；區(qū)域I，其下沿為P溝槽下沿，其上沿位于P溝槽上沿的兩邊邊緣位置，是P溝槽上沿減去區(qū)域2上沿、區(qū)域3上沿和區(qū)域4上沿剩余的部分，區(qū)域I中填充的P型硅摻雜濃度為 PI, Pl ^ PO ；區(qū)域3，位于區(qū)域I和區(qū)域4之間，其下沿位于區(qū)域I中，其上沿是P溝槽上沿減去區(qū)域I上沿、區(qū)域2上沿和區(qū)域4上沿剩余的部分，區(qū)域3中填充的P型硅摻雜濃度為P3，Pl彡P3彡P4彡P2 ; 區(qū)域4，位于區(qū)域3和區(qū)域2之間，其下沿位于區(qū)域3中，其上沿是P溝槽上沿減去區(qū)域I上沿、區(qū)域2上沿和區(qū)域3上沿剩余的部分，區(qū)域4中填充的P型硅摻雜濃度為P4，Pl彡P3彡P4彡P2 ;區(qū)域2，其下沿位于區(qū)域4中，其上沿位于P溝槽上沿中間部位，是P溝槽上沿減去區(qū)域I上沿、區(qū)域3和區(qū)域4上沿剩余的部分，區(qū)域2中填充的P型硅摻雜濃度為P2，P2> PO。所述區(qū)域I下沿與區(qū)域3下沿的距離范圍是10微米至20微米。所述區(qū)域I下沿與區(qū)域2下沿的距離范圍是20微米至40微米。所述介質膜厚度為5000埃至10000埃。所述表面金屬的厚度為10000埃至50000埃?！N半導體器件結構的制作方法，包含以下步驟(I)在基片上生長N型外延；(2)在P溝槽內填充摻雜濃度為Pl的P型硅，Pl ( PO，將P型硅填充至P溝槽上沿，不將P溝槽填滿，預留P溝槽上部中間部分不填充P型硅；(4)在P溝槽預留部分填充摻雜濃度為P2的P型硅，P2 > PO，將P區(qū)填滿；
(5)將N外延的上表面的P型硅去除；(6)在N型外延頂端形成P阱；(7)在N型外延上方沉積層介質膜；(8)在介質膜上形成接觸孔；(9)沉積表面金屬和背面金屬。進一步改進所述方法，在步驟(3)和步驟(4)之間增加步驟，(A)在P溝槽預留部分填充摻雜濃度為PA的P型硅，P2彡PA彡Pl，將P型硅填充至P溝槽上沿，不將P溝槽填滿，預留P溝槽上部中間部分不填充P型硅。進一步改進所述方法，在步驟(A)和步驟(4)之間增加步驟，(B)在P溝槽預留部 分填充摻雜濃度為PB的P型硅，P2彡PA彡PB彡P1，將P型硅填充至P溝槽上沿，不將P溝槽填滿，預留P區(qū)上部中間部分不填充P型硅。進一步改進所述方法，步驟(3)中，填充的P型硅摻雜濃度Pl與均勻摻雜濃度PO的濃度比為50% -100%。進一步改進所述方法，步驟(A)中，填充的P型硅摻雜濃度PA與均勻摻雜濃度PO的濃度比為70% -130%。進一步改進所述方法，步驟(4)中，填充的P型硅摻雜濃度P2與均勻摻雜濃度PO的濃度比為150% -500%。本發(fā)明的級結半導體器件結構利用非均勻分布的雜質分布方式來實現P型薄膜，P薄膜的P型載流子分布沿縱向和橫向具有至少兩種的摻雜濃度，在P溝槽底部毗鄰N基片區(qū)域中采用低濃度的P型摻雜，使得該區(qū)域的P型硅雜質濃度低于均勻摻雜時的濃度PO，從而使底部的P型載流子總量低于N型載流子總量，同時使與N型外延毗鄰區(qū)域P型載流子濃度低于均勻摻雜時的濃度PO，減少了 P型載流子往N型載流子中的擴散程度。在P溝槽頂部填充高于均勻摻雜濃度PO的P型硅，使上部P型載流子總量大于N型載流子總量，由于P型薄膜在縱向和橫向的非均勻摻雜，使得P型薄膜中的區(qū)域電場較大從而使器件的擊穿發(fā)生在P型薄膜，在不影響器件的比導通電阻的情況下提高器件在關斷過程中的耐電流沖擊能力。


下面結合附圖與具體實施方式
對本發(fā)明作進一步詳細的說明圖I是一種均勻摻雜的半導體結構示意圖。圖2是本發(fā)明的一實施例的結構示意圖。圖3至圖7是本發(fā)明制作方法一實施例的示意圖。圖中標記說明I是基片2是N外延3是P溝槽4是P型硅4. 1,4. 2,4. 3,4. 4,4. 5離子注入經過擴散后的P型雜質區(qū)4. 6是區(qū)域14. 7是區(qū)域34. 8是區(qū)域25是N溝槽5. I是柵氧化膜
6是N型硅7是P阱8是N+區(qū)域9是介質膜10是接觸孔11是P+區(qū)域12是表面金屬13是背面金屬。
具體實施方式
如圖2所示，以反向擊穿電壓600V的器件為本發(fā)明一實施例，所用的N+基片的電阻率為O. 001歐姆至O. 003歐姆。P薄膜和N薄膜的寬度依次為4微米和8微米，N型硅是均勻摻雜，其摻雜濃度為3E15/CM3，為達到最佳電荷匹配，P型硅對應的均勻摻雜濃度為PO=6E15/CM3,本發(fā)明的超級結半導體器件結構，包括一 N+基片(I)，其上生長有N型外延(2)，N型外延(2)具有多個P溝槽(3)，P溝槽填充有P型硅(4)，形成P型薄膜；N型外延(2)頂端具有多個N溝槽(5)，N溝槽(5)內有氧化膜(5. I)，氧化膜(5. I)上填充有N型硅(6)，形成N型薄膜；多個P阱(7)，P阱(7)與N溝槽(5)交替排列在N型外延⑵頂端，每一個P阱
(7)具有兩個N+區(qū)域(8)，兩個N+區(qū)域⑶之間有P+區(qū)域(11)；多個介質膜區(qū)域(9)，位于N溝槽(5)上方，介質膜區(qū)域(9)上方具有表面金屬
(12)，兩個介質膜區(qū)域(9)之間具有接觸孔(10)；其中，所述P溝槽(3)分為三個區(qū)域，區(qū)域I (4. 6)、區(qū)域3 (4. 7)和區(qū)域2 (4. 8)；區(qū)域I (4. 6)，其下沿為P溝槽(3)下沿，其上沿位于P溝槽(3)上沿的兩邊邊緣位置，是P溝槽(3)上沿減去區(qū)域2 (4. 8)上沿和區(qū)域3區(qū)域3 (4. 7)上沿剩余的部分，區(qū)域I (4. 6)中填充的P型硅摻雜濃度為Pl，Pl彡PO ;區(qū)域3 (4. 7)，位于區(qū)域I (4. 6)和區(qū)域2 (4. 8)之間，其下沿位于區(qū)域I (4. 6)中，其上沿是P溝槽(3)上沿減去區(qū)域I (4. 6)上沿和區(qū)域2 (4. 8)上沿剩余的部分，區(qū)域3 (4. 7)中填充的P型硅摻雜濃度為P3，Pl ^ P3 ^ P2 ；區(qū)域2 (4. 8)，其下沿位于區(qū)域3 (4. 7)中，其上沿位于P溝槽(3)上沿中間部位，是P溝槽(3)上沿減去區(qū)域I (4. 6)上沿和區(qū)域3 (4. 7)上沿剩余的部分，區(qū)域2 (4. 8)中填充的P型硅摻雜濃度為P2，P2 > PO。如圖3至圖7所示，本發(fā)明所述超級結半導體器件的制作方法的一實施例，包括(I)在基片(I)上生長45微米N型外延⑵，N型外延⑵的均勻摻雜濃度為NO=3E15/CM3 ；(2)如圖3所示，利用光刻和刻蝕在N型外延⑵中形成P溝槽⑶，P溝槽3寬度為4微米，步進為12微米；(3)如圖4所示，在P溝槽(3)中填充摻雜濃度為Pl = 5E15/CM3的P型硅，Pl ( PO，填充至P溝槽(3)上沿，不將P溝槽(3)填滿，形成區(qū)域I (4. 6)，區(qū)域I下沿距離P溝槽⑶下沿的距離Hl為10微米；(4)如圖5所示，在P溝槽中填充摻雜濃度為P3 = 6. 0E15/CM3的P型硅，P2彡P3彡Pl，填充至P溝槽上沿，不將P溝槽填滿，形成區(qū)域3 (4. 7)，區(qū)域2 (4. 8)下沿距離P溝槽⑶下沿的距離H2為30微米；(5)如圖6所示，在P溝槽(3)中填充摻雜濃度為P2 = 2. 0E16/CM3的P型硅，將P溝槽(3)填充滿，形成區(qū)域2 (4. 8)；(6)如圖7所示，將N外延⑵的上表面的P型硅去除；(7)在N外延⑵頂端形成N溝槽(5)，N溝槽(5)寬度小于2微米；(8)在N溝槽(5)中形成柵氧化膜(5. I)，柵氧化膜(5. I)厚度為1000埃；(9)在N溝槽(5)中填充N型硅，將表面的N型硅去除；(10)在N型外延⑵頂端通過光刻和離子注入形成P阱(7)，P阱(7)濃度為1-3E17/CM3 ；(H)在P阱⑵中通過光刻和離子注入形成N+區(qū)域⑶，N+區(qū)域⑶的摻雜濃 度高于 1-9E20/CM3 ；(12)在N型外延(2)上方淀積層間介質膜(9)，介質膜(9)厚度5000-10000埃；(13)通過光刻和刻蝕在介質膜上形成接觸孔(10)；(14)在P阱(7)中通過離子注入形成P+區(qū)域(11)，P+區(qū)域11的摻雜濃度高于1E18/CM3 ；(15)淀積表面金屬(12)并形成源極和柵極，金屬的厚度為10000-50000埃；(16)將硅片從背面減薄，沉積表面金屬(12)和背面金屬(13)。以上通過具體實施方式
和實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
權利要求
1.一種半導體器件結構，包括 一基片，其上生長有N型外延，N型外延具有至少一個P溝槽填充有P型硅，形成P型薄膜； 多個P阱，P阱排列在N型外延頂端； 多個介質膜區(qū)域，位于P阱上方，介質膜區(qū)域上方具有表面金屬，兩個介質膜區(qū)域之間具有接觸孔； 其特征是所述P溝槽分為2個區(qū)域，區(qū)域1和區(qū)域2 ； 區(qū)域1，其下沿為P溝槽下沿，其上沿位于P溝槽上沿的兩邊邊緣位置，是P溝槽上沿減去區(qū)域2上沿剩余的部分，區(qū)域I中填充的P型硅摻雜濃度為Pl，Pl ≤ P0 ; 區(qū)域2，其下沿位于區(qū)域1中，其上沿是P溝槽上沿減去區(qū)域1上沿剩余的部分，區(qū)域2中填充的P型硅摻雜濃度為P2，P2 > P0。
2.如權利要求1所述的半導體器件結構，其特征是所述P溝槽的區(qū)域1和區(qū)域2之間具有區(qū)域3 ; 區(qū)域1，其下沿為P溝槽下沿，其上沿位于P溝槽上沿的兩邊邊緣位置，是P溝槽上沿減去區(qū)域2上沿和區(qū)域3上沿剩余的部分，區(qū)域I中填充的P型硅摻雜濃度為Pl，Pl ≤ P0 ; 區(qū)域3，位于區(qū)域I和區(qū)域2之間，其下沿位于區(qū)域I中，其上沿是P溝槽上沿減去區(qū)域1上沿和區(qū)域2上沿剩余的部分，區(qū)域3中填充的P型硅摻雜濃度為P3，Pl ≤ P3 ≤ P2 ； 區(qū)域2，其下沿位于區(qū)域3中，其上沿位于P溝槽上沿中間部位，是P溝槽上沿減去區(qū)域I上沿和區(qū)域3上沿剩余的部分，區(qū)域2中填充的P型硅摻雜濃度為P2，P2 > P0。
3.如權利要求2所述的半導體器件結構，其特征是所述P溝槽的區(qū)域3和區(qū)域2之間具有區(qū)域4 ； 區(qū)域1，其下沿為P溝槽下沿，其上沿位于P溝槽上沿的兩邊邊緣位置，是P溝槽上沿減去區(qū)域2上沿、區(qū)域3上沿和區(qū)域4上沿剩余的部分，區(qū)域I中填充的P型硅摻雜濃度為P1, Pl ≤ P0 ； 區(qū)域3，位于區(qū)域1和區(qū)域4之間，其下沿位于區(qū)域I中，其上沿是P溝槽上沿減去區(qū)域1上沿、區(qū)域2上沿和區(qū)域4上沿剩余的部分，區(qū)域3中填充的P型硅摻雜濃度為P3，Pl≤P3≤P4≤P2 ; 區(qū)域4，位于區(qū)域3和區(qū)域2之間，其下沿位于區(qū)域3中，其上沿是P溝槽上沿減去區(qū)域1上沿、區(qū)域2上沿和區(qū)域3上沿剩余的部分，區(qū)域4中填充的P型硅摻雜濃度為P4，Pl≤P3≤P4≤P2 ; 區(qū)域2，其下沿位于區(qū)域4中，其上沿位于P溝槽上沿中間部位，是P溝槽上沿減去區(qū)域1上沿、區(qū)域3和區(qū)域4上沿剩余的部分，區(qū)域2中填充的P型硅摻雜濃度為P2，P2 > PO。
4.如權力要求2或3所述的半導體器件結構，其特征是區(qū)域1下沿與區(qū)域3下沿的距離范圍是10微米至20微米。
5.如權利要求I至3任意一項所述的半導體器件結構，其特征是區(qū)域1下沿與區(qū)域2下沿的距離范圍是20微米至40微米。
6.如權利要求I至3任意一項所述的半導體器件結構，其特征是介質膜厚度為5000埃至10000埃。
7.如權利要求I至3任意一項所述的半導體器件結構，其特征是表面金屬的厚度為.10000 埃至 50000 埃。
8.一種半導體器件結構的制作方法，其特征是，包含以下步驟 (1)在基片上生長N型外延； (2)在P溝槽內填充摻雜濃度為Pl的P型硅，Pl( PO，將P型硅填充至P溝槽上沿，不將P溝槽填滿，預留P溝槽上部中間部分不填充P型硅； (4)在P溝槽預留部分填充摻雜濃度為P2的P型硅，P2> PO，將P區(qū)填滿； (5)將N外延的上表面的P型硅去除； (6)在N型外延頂端形成P講； (7)在N型外延上方沉積層介質膜； (8)在介質膜上形成接觸孔； (9)沉積表面金屬和背面金屬。
9.如權利要求8所述的制作方法，其特征是在步驟(3)和步驟(4)之間增加步驟，(A)在P溝槽預留部分填充摻雜濃度為PA的P型硅，P2 > PA > P1，將P型硅填充至P溝槽上沿，不將P溝槽填滿，預留P溝槽上部中間部分不填充P型硅。
10.如權利要求9所述的制作方法，其特征是在步驟(A)和步驟(4)之間增加步驟，(B)在P溝槽預留部分填充摻雜濃度為PB的P型硅，P2彡PA彡PB彡P1，將P型硅填充至P溝槽上沿，不將P溝槽填滿，預留P溝槽上部中間部分不填充P型硅。
11.如權利要求8至10任意一項所述的制作方法，其特征是步驟(3)中，填充的P型硅摻雜濃度Pl與均勻摻雜濃度PO的濃度比為50% -100%。
12.如權利要求9或10所述的制作方法，其特征是步驟㈧中，填充的P型硅摻雜濃度PA與均勻摻雜濃度PO的濃度比為70% -130%。
13.如權利要求8至10任意一項所述的制作方法，其特征是步驟(4)中，填充的P型硅摻雜濃度P2與均勻摻雜濃度PO的濃度比為150% -500%。
全文摘要
本發(fā)明公開了一種半導體器件結構，包括一基片，其上生長有N型外延，N型外延具有至少一個P溝槽填充有P型硅；多個P阱，P阱排列在N型外延頂端；多個介質膜區(qū)域，位于P阱上方，介質膜區(qū)域上方具有表面金屬，兩個介質膜區(qū)域之間具有接觸孔；其中，所述P溝槽至少分為2個區(qū)域，每個區(qū)域填充不同摻雜濃度的P型硅，利用非均勻分布的雜質分布方式實現P型薄膜，在P溝槽底部區(qū)域填充小于等于均勻摻雜濃度的P型硅，P溝槽頂部中間區(qū)域填充大于均勻摻雜濃度的P型硅。本發(fā)明還公開了所述器件結構的制作方法。本發(fā)明的半導體器件結構能在不影響器件的比導通電阻的情況下提高器件關斷過程中的耐電流沖擊能力。
文檔編號H01L29/78GK102881723SQ201110196869
公開日2013年1月16日 申請日期2011年7月14日 優(yōu)先權日2011年7月14日
發(fā)明者肖勝安 申請人:上海華虹Nec電子有限公司