專利名稱：垂直晶體管組件的制作方法
技術領域：
本發(fā)明涉及垂直晶體管組件，尤其是垂直功率晶體管組件，以及涉及用于制作垂直晶體管組件的方法。
背景技術：
比如垂直MOSFET或垂直IGBT這樣的垂直晶體管組件包括具有第一和第二表面的半導體本體，其中集成至少一個源極區(qū)域、至少一個本體區(qū)域、漂移區(qū)域和漏極區(qū)域，其中在IGBT中，源極和漏極區(qū)域也被稱為發(fā)射極區(qū)域，而本體和漂移區(qū)域也被稱為基極區(qū)域。 通常，源極區(qū)域和本體區(qū)域集成在第一表面的區(qū)域中，而漏極區(qū)域集成在第二表面的區(qū)域中且通過漂移區(qū)域與本體區(qū)域分離。用于開啟和關閉組件的至少一個柵極電極布置在第一表面上方或集成在第一表面的區(qū)域中的半導體本體的溝槽中。源極電極電接觸源極區(qū)域， 該源極電極通常布置在第一表面上方且與柵極端子(柵極焊盤)電絕緣，其中柵極端子接觸柵極電極。漏極電極電接觸漏極區(qū)域，該漏極電極通常布置在第二表面上方。這種類型的垂直晶體管組件可以安裝在載體上，其中它們的第二表面面向載體。 在這種布置中，載體可以用作晶體管組件的漏極端子且還可以用作用于消散半導體本體中產(chǎn)生的熱的冷卻元件。當垂直晶體管元件操作為開關時，熱主要在其有源區(qū)域(比如本體和漂移區(qū)域)中產(chǎn)生。因為這些有源區(qū)域靠近第一表面布置，而冷卻元件布置在第二表面上， 所以存在源于布置在在pn結(jié)和第二表面之間的半導體本體的那些區(qū)域的相對高的熱阻。 熱阻可以通過在第一表面上布置冷卻元件來減小。然而，這種冷卻元件將短路均布置在第一表面處的柵極和源極電極。因此，存在對在從半導體組件消散熱方面具有更好屬性的垂直晶體管組件的需求。
發(fā)明內(nèi)容
根據(jù)垂直晶體管組件的實施例，該組件包括具有第一和第二表面的半導體本體、 漂移區(qū)域以及布置在漂移區(qū)域和第一表面之間的至少一個源極區(qū)域和至少一個本體區(qū)域， 其中該本體區(qū)域布置在源極區(qū)域和漂移區(qū)域之間。至少一個柵極電極與本體區(qū)相鄰布置， 且柵極電介質(zhì)布置在柵極電極和至少一個本體區(qū)域之間。漏極區(qū)域布置在漂移區(qū)域和第二表面之間。源極電極電接觸至少一個源極區(qū)域，與柵極電極電絕緣且布置在第一表面上方， 且漏極電極電接觸漏極區(qū)域且布置在第二表面上方。組件還包括與半導體本體電絕緣、通過半導體本體從第一表面延伸到第二表面且與至少一個柵極電極電連接的至少柵極接觸電極。根據(jù)制作垂直晶體管組件的方法的實施例，該方法包括提供具有第一表面和第二表面的半導體本體；在溝槽中制作至少一個柵極接觸電極，該溝槽通過半導體本體從第一表面延伸到第二表面；以及在第一表面的區(qū)域中制作連接到至少一個柵極接觸電極的至少一個柵極電極。
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當閱讀下面的詳細描述時且當查看附圖時，本領域的技術人員將意識到附加特征和優(yōu)點。
現(xiàn)在將參考附圖解釋示例。附圖用于說明基本原理，使得僅說明用于理解基本原理所必要的方面。附圖未按比例繪制。在附圖中，相同的參考符號表示相似的信號或電路組件。圖1說明通過根據(jù)第一實施例的垂直晶體管組件的第一截面中的垂直橫截面。圖2說明通過圖1的晶體管組件的第二截面中的垂直橫截面。圖3說明通過圖1和圖2的晶體管組件的水平橫截面。圖4說明通過根據(jù)第二實施例的垂直晶體管組件的垂直橫截面。圖5說明通過圖4的晶體管組件的水平橫截面。包括圖6A至6E的圖6示意性說明用于形成圖1的晶體管組件的方法步驟。包括圖7A至7H的圖7示意性說明用于在共同溝槽中形成垂直晶體管組件的柵極電極和柵極連接電極的方法步驟。圖8示意性說明通過根據(jù)第三實施例的垂直晶體管組件的垂直橫截面。圖9示意性說明通過根據(jù)第四實施例的垂直晶體管組件的垂直橫截面。圖10借助于通過柵極電極的水平橫截面說明圖9的晶體管組件的柵極電極的第一實施例。圖11借助于通過柵極電極的水平橫截面說明圖9的晶體管組件的柵極電極的第
二實施例。圖12說明通過根據(jù)第五實施例的垂直晶體管組件的垂直橫截面。圖13說明通過根據(jù)第六實施例的垂直晶體管組件的垂直橫截面。包括圖14A至141的圖14說明用于制作圖12的垂直晶體管組件的方法步驟。包括圖15A至15P的圖15說明用于制作根據(jù)第七實施例的垂直晶體管組件的方法步驟。圖16說明通過根據(jù)第八實施例的垂直晶體管組件的垂直橫截面。包括圖17A至17L的圖17說明用于制作根據(jù)第九實施例的垂直晶體管組件的方法步驟。包括圖18A至18L的圖18說明用于制作根據(jù)第十實施例的垂直晶體管組件的方法步驟。包括圖19A至19K的圖19說明用于制作根據(jù)第十一實施例的垂直晶體管組件的方法步驟。圖20說明通過根據(jù)另一實施例的垂直晶體管組件的垂直橫截面。圖21說明通過圖20的垂直晶體管組件的水平橫截面。
具體實施例方式圖1和2說明通過根據(jù)第一實施例的垂直晶體管組件的示例性垂直橫截面。晶體管組件包括具有第一表面101和與第一表面101相對的第二表面102的半導體本體100。圖1說明在第一截面A-A中通過半導體本體100的垂直橫截面，且圖2說明在第二截面B-B 中的橫截面。這些截面A-A、B-B垂直于第一和第二表面101、102延伸。在圖1中以及在下面將進一步詳細解釋的其他圖中，僅說明相應垂直晶體管組件的部分。半導體本體100可以包含任意合適和通常已知的半導體材料，諸如硅(Si)、碳化硅(SiC)、砷化鎵(GaAs)或氮化稼(GaN)。半導體本體100包括第一導電類型的漂移區(qū)域 13以及布置在漂移區(qū)域13和第一表面101之間的源極區(qū)域11和本體區(qū)域12。源極區(qū)域 11屬于第一導電類型，本體區(qū)域12屬于第二導電類型且布置在源極區(qū)域11和漂移區(qū)域13 之間。漏極區(qū)域14布置在漂移區(qū)域13和第二表面102之間。源極和漏極區(qū)域11、12比漂移區(qū)域13更高摻雜且漏極區(qū)域14比漂移區(qū)域13更高摻雜。漂移區(qū)域13的摻雜濃度例如處于IO15 (E15) cm_3和IO17 (E17) cm—3之間的范圍，本體區(qū)域12的摻雜濃度例如處于IO16 (E16) cm_3和IO18 (E18) cm_3之間的范圍，源極區(qū)域11的摻雜濃度例如處于IO19 (E19) cm—3 和IO21 (E21) cm_3之間的范圍，且漏極區(qū)域14的摻雜濃度例如處于IO19 (E19) cm_3和IO21 (E21) cm_3之間的范圍。晶體管組件可以實現(xiàn)為MOSFET或IGBT。在MOSFET中，漏極區(qū)域14與漂移區(qū)域 13屬于相同的導電類型，但是更高摻雜。在IGBT中，漏極區(qū)域14 (在IGBT中也被稱為集電極區(qū)域)與漂移區(qū)域13互補摻雜。而且，組件可以實現(xiàn)為η溝道組件或ρ溝道組件。在 η溝道組件中，漂移區(qū)域13和源極區(qū)域11被η摻雜，而本體區(qū)域12被ρ摻雜。在ρ溝道組件中，漂移區(qū)域13和源極區(qū)域11被ρ摻雜而本體區(qū)域12被η摻雜?？蛇x地，比漂移區(qū)域13更高摻雜的場停止區(qū)域(未示出)可以布置在漂移區(qū)域13 中，相對本體區(qū)域12更靠近漏極區(qū)域14或者處于漂移區(qū)域13和漏極區(qū)域14之間。上面提供的關于漂移區(qū)域13、源極區(qū)域11、本體區(qū)域12和漏極區(qū)域14的摻雜濃度的解釋和關于這些半導體區(qū)域的導電類型的解釋相應地應用于下面將解釋的其他晶體管組件。貫穿附圖，將使用在圖1和2中使用的這些半導體區(qū)域的參考符號。參考圖1和2，晶體管組件還包括至少一個柵極電極15。柵極電極15實現(xiàn)為布置在從第一表面101延伸到半導體本體100中的溝槽中的溝槽電極。柵極電極51與本體區(qū)域12相鄰布置且在半導體本體100的垂直方向上通過本體區(qū)域12從源極區(qū)域11延伸到漂移區(qū)域13中。柵極電極15通過柵極電介質(zhì)16與本體區(qū)域12以及源極11和漂移13區(qū)域介電絕緣。柵極電極15可以包含任意合適的柵極電極材料，比如諸如多晶硅的摻雜多晶半導體材料或金屬。柵極電介質(zhì)16可以包含任意合適的柵極電介質(zhì)材料，比如諸如二氧化硅(SiO2)的氧化物、氮化物或高k電介質(zhì)。關于柵極電極15和柵極電介質(zhì)16的這些解釋相應地應用于將在下面解釋的其他實施例。貫穿附圖，參考符號15、16用于柵極電極和柵極電介質(zhì)。組件還包括電接觸源極區(qū)域11的源極電極41。源極電極41布置在第一表面101 上方且通過柵極絕緣層31與柵極電極15電絕緣?？蛇x地，源極電極41還接觸本體區(qū)12， 這還應用于下面進一步說明的晶體管組件。為了接觸本體區(qū)12，源極電極41可以包括通過源極區(qū)域11延伸到本體區(qū)域12中的接觸插塞(contact plug)。通過源極區(qū)域11向下延伸至本體區(qū)域的這種接觸插塞41’的示例在圖1的左半部分中以點線說明。備選地，部分本體區(qū)域12可以延伸到第一表面101。延伸到第一表面101的本體區(qū)域部分12’的示例在圖1的右半部分中以點線示出。應當注意，在下面說明的晶體管組件中的每一個中，源極電極41可以連接到本體區(qū)域12。然而，源極電極41和本體區(qū)域之間的接觸在其他圖中沒有明確說明。源極電極41形成晶體管組件的源極端子S或連接到源極端子。電連接到柵極電極15的柵極連接電極21通過漂移區(qū)域13和漏極區(qū)域14延伸到第二表面102且通過電介質(zhì)層22與這些半導體區(qū)域13、14介電絕緣。該電介質(zhì)層22可以由比如柵極電介質(zhì)16的相同材料制成，但是也可以由不同電介質(zhì)材料制成。根據(jù)一個實施例，柵極連接電極21的電介質(zhì)層22比柵極電介質(zhì)16厚，S卩，柵極連接電極21和其周圍半導體區(qū)域之間的距離大于柵極電極15和本體區(qū)域12之間的距離。電接觸漏極區(qū)域14且形成組件的漏極端子D的漏極電極43以及電連接柵極電極 15且形成晶體管組件的柵極端子G的柵極接觸電極43布置在晶體管組件的第二表面102 上。柵極電極15經(jīng)由柵極連接電極21電連接到柵極接觸電極43。柵極連接電極21布置在柵極電極15下方且從柵極電極15延伸到半導體本體的第二表面102。圖1和2示出在兩個不同垂直橫截面即第一垂直橫截面A-A (見圖1)和第二垂直橫截面B-B (見圖2)中的半導體組件。漏極電極42和柵電極接觸電極43在第二表面102 上彼此隔開布置。在存在漏極電極42的第二表面102的那些部分中，柵極連接電極21通過第一絕緣層32A與漏極電極42電絕緣，且在存在柵極接觸電極43的第二表面102的那些部分中，漏極電極14通過第二絕緣層32B與柵極接觸電極43絕緣。圖3示出漏極電極42和柵極接觸電極43上的頂視圖。如從圖3可以看出的，柵極接觸電極43和漏極電極42可以在半導體本體的水平方向上彼此隔開布置。在圖1至3 中示出的實施例中，該方向是垂直于圖1和2中示出的垂直截面A-A和B-B的方向。為了更好地理解，在圖3中(以虛線)還說明柵極連接電極21及其絕緣層22。參考圖1至3，晶體管組件可以具有蜂窩結(jié)構(gòu)。在這種情況中，存在多個相同的晶體管單元，其中每個晶體管單元包括本體區(qū)域12、源極區(qū)域13以及與本體區(qū)域12相鄰的部分柵極電極15。各個晶體管單元由于這一事實而并聯(lián)源極區(qū)域11 (以及可選地本體區(qū)域 12)共同連接到源極電極41。在圖1至3中說明的實施例中，柵極連接電極21及其絕緣層 22將漂移區(qū)域13和漏極區(qū)域14分割成多個部分，其中這些部分中的每一個屬于晶體管單元之一。這些漂移區(qū)域13和漏極區(qū)域14部分共同連接到漏極電極42。參考圖3，柵極電極15以及因此布置在柵極電極15下方的柵極連接電極21具有條狀幾何結(jié)構(gòu)。在這種情況下，柵極電極15包括彼此平行布置的多個條狀柵極電極部分。 本體和源極區(qū)域11、12布置在這些柵極電極部分中的兩個之間。毋庸置疑，柵極電極15還可以具有任意其他已知的柵極電極幾何結(jié)構(gòu)，諸如例如柵格狀幾何結(jié)構(gòu)。在這種情況中，水平面中的柵極電極15具有柵格的幾何結(jié)構(gòu)，比如矩形、方形或六邊形柵格。和通常已知的垂直晶體管一樣，圖1至3的垂直晶體管組件可以通過向柵極電極 15施加合適的驅(qū)動電勢而控制，其中在圖1至3的組件中，驅(qū)動電勢經(jīng)由柵極接觸電極43 和柵極連接電極21而施加到柵極電極15。當該驅(qū)動電勢使得在源極區(qū)域11和漂移區(qū)域 13之間的本體區(qū)域12中產(chǎn)生傳導溝道時，組件開啟，且當這種傳導溝道中斷時，組件關閉。 組件可以通過源極電極41安裝到載體，即使得第一表面101面向載體。該載體可以用作組件的源極端子，且還可以用作用于消散來自半導體組件的熱的熱沉。當晶體管組件操作為開關時，熱主要在源極區(qū)域11和本體區(qū)域12之間的pn結(jié)區(qū)域中產(chǎn)生。因為pn結(jié)相對第二表面102更靠近第一表面101布置，所以安裝熱沉到第一表面101導致較低的熱阻以使熱消散。在根據(jù)圖1至3的晶體管組件中，柵極連接電極21是柵極電極15的延伸且從柵極電極15延伸到第二表面102。因此，存在由柵極連接電極21、柵極連接電極21的電介質(zhì)層22和漂移區(qū)域13以及漏極電極14形成的相對高的柵極-漏極電容。圖4說明通過與根據(jù)圖1和3的組件相比具有減小的柵極-漏極電容的垂直晶體管組件的橫截面。在該組件中，柵極連接電極21并不是布置在柵極電極15下方的每個地方，而是僅布置在部分柵極電極下方。在該組件中，存在兩種不同類型的溝槽柵極溝槽以及柵極和連接溝槽。柵極溝槽是其中僅布置柵極電極15或部分柵極電極15且其中可選地布置第一場電極17的溝槽。在圖4中說明的實施例中，示出了這種場電極17。在該實施例中，第一場電極17與柵極電極15 —體形成且通過場電極電介質(zhì)18與漂移區(qū)域13介電絕緣。場電極電介質(zhì)18可以包括任意合適的電介質(zhì)材料，尤其是用于柵極電介質(zhì)16的電介質(zhì)材料。然而，場板電介質(zhì)18通常比柵極電介質(zhì)16厚。在根據(jù)圖4的實施例中，場電極17 與柵極電極15電連接，即具有柵極電勢。然而，這僅是示例。根據(jù)另一實施例(未示出)，場電極17與柵極電極15電絕緣且電連接到源極電極41。柵極和連接溝槽是包括柵極電極15或部分柵極電極和柵極連接電極21或部分柵極連接電極21的溝槽，其中柵極連接電極21布置在柵極電極15和第二表面102之間的柵極電極15下方。柵極和連接溝槽對應于上面參考圖1至3解釋的溝槽。在圖4中，說明一個柵極和連接溝槽以及兩個柵極溝槽。布置在柵極溝槽中的柵極電極部分15與柵極和連接溝槽中的柵極電極部分15電連接，使得每個溝槽中的柵極電極15部分經(jīng)由柵極連接電極21連接到柵極接觸電極43。圖5說明通過圖4的晶體管組件的截面E-E中的水平橫截面，以便說明將各個溝槽中的柵極電極15的部分彼此電連接的一個實施例。在該實施例中，溝槽，即柵極溝槽以及柵極和連接溝槽具有條狀幾何結(jié)構(gòu)。在圖5中，柵極連接電極21在柵極和連接溝槽中以虛線說明。參考圖5，另外的連接溝槽垂直于溝槽延伸且具有電連接到每個溝槽中的柵極電極部分15的另外的連接電極15’。該另外的連接電極15’因此將各個溝槽中的柵極電極部分15彼此電連接。該另外的連接電極通過另外的電介質(zhì)層16’與半導體本體介電絕緣。代替提供具有另外的連接電極15’的連接溝槽，柵極電極也可以使用具有彼此電連接的柵極電極部分的柵格狀幾何結(jié)構(gòu)來實現(xiàn)。在這種情況中，不需要附加的連接電極 15，。應當提及，上面參圖1至4提供的關于柵極電極15、第一場電極17和電介質(zhì)16、 18,22的解釋相應地應用于下面解釋的晶體管組件。現(xiàn)在將參考圖6A至6E解釋用于制作圖1至3的晶體管組件的方法的實施例。這些圖說明在不同方法步驟期間通過半導體本體的垂直橫截面。參考圖6A，該方法包括提供具有第一表面101和第二表面102’的半導體本體100。該第二表面102’還不是所完成晶體管組件的第二表面102 (見圖1、2和4)。圖6A的半導體本體100包括柵極和連接溝槽， 其中，這些溝槽中的每一個包括部分柵極電極15和部分柵極連接電極21。然而，在制作方法的此階段，這些柵極和連接溝槽還沒有延伸到第二表面102’。圖6A說明在制作源極和本體區(qū)域11、12之后的晶體管組件。例如通過經(jīng)由第一表面101向半導體本體注入和/或擴散第一和第二導電類型的摻雜劑來制作這些源極和本體區(qū)域11、12。
根據(jù)第一實施例，半導體本體100包括兩個半導體層第一半導體層121，具有漏極區(qū)域14的導電類型，且在完成即最終處理的組件中形成漏極區(qū)域14 ；以及具有漂移區(qū)域 13的導電類型的第二層122。在該第二層122中，源極和本體區(qū)域通過向第二層122注入和/或擴散摻雜劑來形成，其中形成源極11和本體12區(qū)域之后保留第二層122的基本摻雜的第二層122中的那些區(qū)域形成漂移區(qū)域13。第一半導體層121例如是半導體基板，而第二層122例如是外延層。根據(jù)第二實施例，半導體本體100是具有漂移區(qū)域13的導電類型和對應于漂移區(qū)域13的摻雜濃度的基本摻雜的半導體襯底。在該襯底中，源極和本體區(qū)域11、12通過摻雜劑注入和/或擴散方法來制作。同樣應用于漏極區(qū)域14，在這種情況中漏極區(qū)域14在稍后的階段制作。用于制作源極和本體區(qū)域11、12、漂移區(qū)域13和漏極區(qū)域的這些方法步驟也可以用于制作下面解釋的每個晶體管組件中的這些半導體區(qū)域?？蛇x地，載體110臨時附著到第一表面101。載體101用于在進一步的方法步驟期間穩(wěn)定半導體本體100。載體100例如包括玻璃層或半導體層。參考圖6B，在第二表面102’部分地去除半導體本體100以使露出柵極連接電極 21。取決于柵極連接電極21的特定幾何結(jié)構(gòu)，柵極連接電極21將漂移區(qū)域14分離成不同漂移區(qū)域部分，該不同漂移區(qū)域部分在半導體本體100中通過柵極連接電極21和將半導體本體100與柵極連接電極21絕緣的電介質(zhì)層22而彼此電絕緣。去除第二表面102’處的半導體本體100可以包括任意種類的合適去除工藝，比如蝕刻工藝、機械拋光工藝、化學拋光工藝或化學機械拋光(CMP)工藝。該去除工藝導致半導體本體100的最終第二表面102。 在半導體本體100包括第一和第二半導體層121、122的情況中，在去除工藝之后保留的第一半導體層121的那些部分形成晶體管組件的漏極區(qū)域14。在半導體本體100僅包括具有對應于漂移區(qū)域13的摻雜的基本摻雜的半導體襯底的情況中，通過經(jīng)由第二表面102向半導體本體100注入和/或擴散摻雜劑來制作漏極區(qū)域14。參考圖6C，在第二表面102上形成絕緣層32。在所完成組件中該絕緣層32的部分形成將漏極電極42與柵極連接電極21電絕緣且將柵極接觸電極43與漏極區(qū)域14電絕緣的第一和第二絕緣層32A、32B。絕緣層32例如可以是具有不同子層的復合層，比如氧化物的第一子層32^非摻雜硅玻璃(USG)的第二子層3 和PSG (磷硅酸鹽)的第三子層323。參考在第一和第二截面A-A、B_B中示出通過半導體本體100的垂直橫截面的圖6D 和6E，絕緣層32然后被圖案化以使在部分柵極連接電極21上形成第一絕緣層32A且以便在部分漂移區(qū)域15上形成第二絕緣層32B?？梢越Y(jié)合蝕刻掩模(未示出)使用蝕刻工藝來對絕緣層32進行圖案化。通過在柵極連接電極21被第一絕緣層32A覆蓋的第二表面102的那些部分中制作漏極電極42且通過在漏極區(qū)域14被第二絕緣層32B覆蓋的第二表面102的那些部分上形成柵極電極43，完成晶體管組件。而且，從第一表面101去除可選的載體層110且制作源極電極41。源極電極、漏極電極和柵極電極例如是鋁、銅或其它金屬的金屬層。根據(jù)一個實施例，柵極電極43和/或漏極電極42例如使用PECVD工藝來鈍化，其中比如氧化物層、氮化物層、聚亞胺層、環(huán)氧層、抗蝕劑層或聚合物層的鈍化層(未示出)沉積在柵極和/或漏極電極43、42上。而且，源極電極41可以使用焊接工藝(比如擴散焊接工藝或粘合工藝)而安裝到載體(未示出)上。圖6A至6E中說明的方法可以容易修改以便制作具有柵極溝槽和至少一個柵極和連接溝槽的圖4的組件。為了制作根據(jù)圖4的組件，除了至少一個柵極和連接溝槽(如圖6A 所示)之外，提供至少一個柵極溝槽，其中柵極溝槽延伸到半導體本體100中并不像柵極和連接溝槽那樣深，且其中柵極溝槽僅包括部分柵極電極15和可選的第一場電極17。圖7A至7H示意性說明用于制作包括柵極電極部分和柵極連接電極21的柵極和連接溝槽的方法的實施例。圖7A至7H說明在各個方法步驟期間通過半導體本體100的垂直橫截面。參考圖7A，形成從第一表面101延伸到半導體本體100中且不延伸到第二表面 102’的柵極和連接溝槽103。參考圖7B，在溝槽103的底部和側(cè)壁以及在半導體本體100 的第一表面101上形成電介質(zhì)層22’。在稍后階段，部分該電介質(zhì)層22’形成將漂移區(qū)域 13與柵極連接電極21絕緣的電介質(zhì)層22。電介質(zhì)層22’例如是氧化物層、氮化物層或包括氧化物和氮化物的復合層。作為電介質(zhì)層22’的氧化物層可以包括熱生長的氧化物和/ 或沉積的氧化物，比如TEOS。參考圖7C，溝槽103被填充蝕刻插塞130高達預定高度。插塞130的高度限定柵極電極15和柵極連接電極21之間的以后邊界，這將在圖7D至7H變得顯見。蝕刻插塞130 例如由比如多晶硅的多晶半導體材料或者由抗蝕劑制成。參考圖7D，電介質(zhì)層22’從第一表面101和從溝槽103的上部的側(cè)壁去除，向下到插塞130的表面或者稍微低于插塞130的表面。去除電介質(zhì)層22’例如包括相對于半導體本體100和蝕刻插塞130選擇性蝕刻電介質(zhì)層22’的蝕刻工藝。在蝕刻工藝之后保留的電介質(zhì)層22’的那些部分形成將漂移區(qū)域13與柵極連接電極21絕緣的電介質(zhì)層22。參考圖7E，在柵極連接電極電介質(zhì)層22上方的溝槽103的側(cè)壁上且可選地在第一表面101上形成柵極電介質(zhì)16。制作柵極電介質(zhì)16例如包括熱氧化工藝。參考圖7F，溝槽103被填充電極材料，其中，溝槽103下部(在溝槽103下部沿著側(cè)壁布置連接電極電介質(zhì)22)的電極材料形成柵極連接電極21，溝槽103上部(在溝槽103 上部沿側(cè)壁布置柵極電介質(zhì)16)的電極材料形成柵極電極15。形成柵極連接電極21和柵極電極15可以包括使用電極材料完全填充溝槽且向下回蝕(etch back)電極材料到所需的高度水平。在該實施例中，柵極電極15和柵極連接電極21 —體形成為一個電極。然而， 通過首先制作柵極連接電極21且然后在柵極連接電極21上制作柵極電極15，這些電極還可以由不同電極材料形成。參考圖7G，由回蝕電極材料產(chǎn)生的溝槽103中的空間被填充絕緣材料31，比如氧化物或氮化物，其用于將源極電極(圖1中的41)與柵極電極15絕緣。參考圖7H，例如通過經(jīng)由第一表面101向半導體本體注入和/或擴散摻雜劑來制作源極和本體區(qū)域11、12。由此產(chǎn)生的結(jié)構(gòu)對應于圖6A中說明的結(jié)構(gòu)。圖8說明通過具有柵極連接電極21且具有減小的柵極-漏極電容的垂直晶體管組件的另一實施例的垂直橫截面。該組件包括具有柵極電極15和柵極連接電極21的至少一個柵極和連接溝槽。該柵極和連接溝槽對應于上面參考圖1至7解釋的柵極和連接溝槽。 該柵極和連接溝槽例如可以用圖7A至7H中說明的方法步驟來制作。圖8的晶體管組件還包括具有部分柵極電極15的柵極溝槽。可選地，第一場電極17布置在柵極溝槽中且在柵極電極15下方并靠近漂移區(qū)域13。在圖8中說明的實施例中，該第一場電極17與柵極電極15電連接。然而，這僅是示例，場電極17也可以與源極電極41連接。與柵極和連接溝槽一樣，柵極溝槽從半導體本體100的第一表面101延伸到第二表面102。然而，沒有在柵極溝槽中布置的連接電極。而是，柵極溝槽包括向下延伸至第二表面102、與漏極電極42電連接且通過電介質(zhì)層52與第一場電極17并與漂移和漏極區(qū)域13、14電絕緣的第二場電極51。柵極電極15可以包括在半導體本體100的水平面中彼此平行的多個條狀柵極電極部分，其中這些柵極電極部分中的每一個布置在一個柵極溝槽中。這些柵極電極部分可以彼此電連接，且尤其是，以圖5中說明的方式通過另外的柵極連接電極(圖5中的15’)與柵極和連接溝槽中的柵極電極部分電連接。圖5中說明的水平橫截面還表示通過圖8的半導體組件的橫截面。然而，應當提及，除了具有條狀柵極電極部分的柵極電極15之外，也可以使用具有任意其他幾何結(jié)構(gòu)的柵極電極15，比如柵格狀幾何結(jié)構(gòu)。圖9說明與圖8的晶體管組件相比進行修改的垂直晶體管組件。參考圖9，晶體管組件包括柵極溝槽，每個柵極溝槽包括部分柵極電極15、可選第一場電極17和第二場電極51，后者連接到漏極電極42。第一場電極17要么連接到柵極電極(如圖所示)，要么連接到源極電極(未示出)。組件還包括具有向下延伸至第二表面102且連接到柵極接觸電極43 的柵極連接電極21的連接溝槽，但是在連接溝槽中沒有布置柵極電極部分。柵極連接電極 21通過絕緣或電介質(zhì)層33與源極電極41電絕緣。布置在柵極溝槽中的柵極電極部分15 與連接溝槽中的柵極連接電極21電連接。為此目的，組件可以包括電連接柵極溝槽中的柵極電極部分和連接溝槽中的連接電極21的另外的連接電極15’。這種另外的連接電極15’ 在圖10中示出，圖10示出水平截面F-F中通過圖9的組件的水平橫截面。當然，在根據(jù)圖 9的組件中以及在上面說明的組件中，可以提供若干這種另外的連接電極15’，其分別連接柵極溝槽中的柵極電極部分15與柵極和連接溝槽或連接溝槽中的柵極電極部分15或者連接電極21。備選地，柵極電極具有柵格狀幾何結(jié)構(gòu)且連接到柵極連接電極21。圖11說明在圖9的組件的截面F-F中的水平橫截面，其中柵極電極15具有柵格狀幾何結(jié)構(gòu)且在若干位置與連接電極21電連接。當然，也可以在上述垂直晶體管組件中提供這種柵格狀柵極電極 15。圖12說明圖9的垂直晶體管組件的修改。在該晶體管組件中，第一場電極17通過電介質(zhì)層19與柵極電極15電絕緣且以未詳細示出的方式電連接到源極電極41。電介質(zhì)層19可以與柵極電介質(zhì)16是相同的材料且可以通過形成柵極電介質(zhì)16的方法步驟來制作。為了將第一場電極17電連接到源極電極41，在圖12中未示出的位置處的第一場電極17延伸到與柵極電極15電絕緣的第一表面101。根據(jù)另一實施例，與柵極電極15電絕緣的通孔通過柵極電極15從第一表面101向下延伸至第一場電極17以便將第一場電極 17電連接到源極電極41。圖13說明圖9的晶體管組件的另一修改。該晶體管組件包括其中僅布置柵極電極15或柵極電極部分的柵極溝槽(其中在圖13中僅示出一個柵極溝槽)以及其中布置第一和第二場電極17、51的場電極溝槽。柵極溝槽和場電極溝槽在半導體本體的水平方向彼此
11間隔開布置。柵極溝槽中的柵極電極部分15以圖13中未詳細示出的方式與連接溝槽中的柵極連接電極21電連接。在場電極溝槽中，第一場電極17延伸到第一表面101且電連接到源極電極41，第二場電極51延伸到表面102且電連接到漏極電極42。第一和第二場電極17、51通過電介質(zhì)層52彼此電絕緣。下面將參考圖14A至141解釋用于制作包括具有柵極連接電極21的連接溝槽和具有柵極電極15和第一和第二場電極17、51的柵極溝槽的圖12的垂直晶體管組件的方法的實施例。在這些圖中，說明用于制作一個連接溝槽和一個柵極溝槽的方法步驟。參考圖14A，制作從第一表面101延伸到半導體本體100中的第一和第二溝槽 104、105。第一溝槽104是其中要制作連接電極21的溝槽，而第二溝槽105是其中要制作柵極電極15的溝槽。這些溝槽104、105仍未到達半導體本體100的第二表面102’，其中圖 14A中示出的第二表面102’不是所完成晶體管組件的第二表面。參考圖14B，在溝槽104、105每一個的側(cè)壁和底部上以及半導體本體100的第一表面101上形成電介質(zhì)層50。電介質(zhì)層50例如包括氧化物層或氮化物層中的至少一個，其中氧化物層可以是熱生長和/或沉積的氧化物層。參考圖14C，在第一溝槽104中制作連接電極的第一部分211;且在第二溝槽105 中制作第二場電極51。這些電極21p51由共同方法步驟制作，所述方法步驟例如包括在電介質(zhì)層50上沉積電極層，使得電層完全填充溝槽104、105 ；且向下回蝕第一和第二溝槽 104、105中的電極層至所需水平。在該工藝步驟結(jié)束時，柵極連接電極的第一部分？^和第二場電極51具有相同或幾乎相同的高度水平。電極21p51的材料例如是金屬或諸如多晶硅的摻雜多晶半導體材料。參考圖14E，在第二場電極51上制作在所完成晶體管組件中將第一場電極17與第二場電極51分離的電介質(zhì)層53。該電介質(zhì)層53例如包括氮化物層或氧化物層中的至少一個，其中氧化物層可以是熱生長和/或沉積的氧化物?？蛇x地，在制作電介質(zhì)層53之前， 在電介質(zhì)層50上和在第一和第二溝槽104、105中的電極21^51上制作氮化物襯(liner) (未示出)。制作該電介質(zhì)層53例如包括在柵極連接電極的第一部分上和在第二場電極51上制作電介質(zhì)層53，如圖14D所示；且從柵極連接電極21的第一部分21工去除電介質(zhì)層53。從第一柵極連接電極部分去除電介質(zhì)層53例如使用由蝕刻掩模201支持的蝕刻工藝來執(zhí)行，該蝕刻掩模覆蓋第二場電極51上的電介質(zhì)層53且使第一柵極連接電極部分上的電介質(zhì)層53不被覆蓋。在蝕刻工藝之后，去除蝕刻掩模201。參考圖14F，在第一部分上制作第一連接電極的第二部分212且在第二溝槽 105的第一場電極電介質(zhì)53上制作第一場電極17。第二柵極連接電極部分212和第一場電極17例如使用共同方法步驟來制作，所述方法步驟可以包括完全填充溝槽104、105的電極層的沉積和向下回蝕第一和第二溝槽104、105中的電極材料至所需高度水平。第一和第二溝槽104、105中的第二連接電極部分212和第一場電極17具有不同的高度水平，即與第二柵極連接電極部分212相比，第一場電極17在第一表面101的方向上延伸得更遠。參考圖14G和14H，從第二溝槽105的上部去除電介質(zhì)層50，向下到第一場電極 16。第二溝槽105中的電介質(zhì)層50的剩余部分形成電介質(zhì)層18、52，該電介質(zhì)層18、52將半導體本體尤其從其中在所完成組件中分別布置漂移區(qū)域13和漏極區(qū)域14的半導體本體 100的那些區(qū)域與第一和第二場電極17、51電絕緣。電介質(zhì)層50保留在第一溝槽104中且在第一溝槽中形成在所完成組件中將半導體本體100與柵極連接電極21電絕緣的電介質(zhì)層22。從第二溝槽105的上部去除電介質(zhì)層50例如包括由蝕刻掩模202支持的蝕刻工藝，該蝕刻掩模202在蝕刻工藝期間覆蓋第一溝槽104中的電介質(zhì)層50。蝕刻工藝的結(jié)果在圖14G中說明。參考圖14H，在下一方法步驟中制作柵極電介質(zhì)16和將柵極電極15與第一場電極 17分離的電介質(zhì)層19。例如，通過共同方法步驟來制作柵極電介質(zhì)16和電介質(zhì)層19，所述方法步驟包括在剩余第二溝槽105的側(cè)壁和底部上制作電介質(zhì)層。電介質(zhì)層例如包括比如熱生長的氧化物層的氧化物層，但是可以也包括任意其他合適的柵極電介質(zhì)層。蝕刻掩模202可以在蝕刻工藝之后且在制作柵極電介質(zhì)16和電介質(zhì)層19之前去除，或者在制作這些電介質(zhì)層16、19之后去除。參考圖141，在第二部分212的頂部上在第一溝槽中制作柵極連接電極的第三部分213，且在第二溝槽105中制作柵極電極15。這些電極213、15可以使用共同方法步驟來制作，所述方法步驟例如包括在第一和第二溝槽104、105中并在第一表面101上方的電介質(zhì)層50上沉積電極層，該電極層完全填充這些溝槽；平面化半導體本體100以便露出第一表面101 ；以及向下蝕刻第一和第二溝槽104、105中的電極層至所需的高度水平。在圖 141中說明的實施例中，柵極連接電極的第三部分213和柵極電極15低于第一表面101，留下用于絕緣層(圖8中的31、33)的空間，在所完成組件中該絕緣層相對于源極電極(圖8中的41)將柵極連接電極與柵極電極15絕緣。完成組件且尤其包括制作源極和本體區(qū)域11、12和源極電極41的其他方法步驟可以對應于所參考的圖7H中說明的方法步驟。涉及第二表面102、表面102’的處理和制作漏極和柵極接觸電極42、43的方法步驟可以對應于所參考的圖6A至6E中解釋的方法步
馬聚ο將參考圖15A至15P解釋用于制作垂直晶體管部件的方法的另一實施例，該垂直晶體管具有包括柵極連接電極21的至少一個連接溝槽和包括柵極電極15的至少一個柵極溝槽。圖15A說明在第一方法步驟之后通過半導體本體100的垂直截面G-G中的垂直橫截面。在這些方法步驟期間，制作用于容納柵極連接電極21的第一溝槽104和用于容納柵極電極15的至少一個第二溝槽105。參考說明水平截面H-H中通過半導體本體100的水平橫截面的圖15B，在水平面中第二溝槽105垂直于第一溝槽104延伸。代替提供多個平行的第二柵極溝槽105，也可以提供柵格狀柵極溝槽105。在圖15A中，僅說明了一個第二溝槽 105的部分。制作第一和第二溝槽104、105可以包括用于在半導體本體中制作溝槽的普通已知工藝，比如使用蝕刻掩模的蝕刻工藝。產(chǎn)生第一和第二溝槽104、105，使得它們在水平方向上彼此間隔開布置。參考圖15C，在第一和第二溝槽104、105中的每一個的側(cè)壁和底部上且至少在臺面區(qū)域106的頂部上制作電介質(zhì)層61?！芭_面區(qū)域” 106是第一和第二溝槽104、105之間的半導體本體100的區(qū)域。電介質(zhì)層61例如包括氮化物層和氧化物層中的至少一個，其中氧化物層包括熱生長和/或沉積的氧化物。參考圖15D，在電介質(zhì)層61上制作電極層62。電極層62例如是金屬層或比如多晶硅層的摻雜多晶半導體層。
參考圖15E，將電極層62分成兩個部分布置在第一溝槽104中的第一部分6 和布置在至少一個第二溝槽105中的第二部分622。第一溝槽104的寬度和第二溝槽105的寬度以及電極層62的層厚度彼此適合，使得在將電極層62分離成兩個部分61^6 之前， 第一溝槽104中的電極層62僅覆蓋第一溝槽104的側(cè)壁和底部但是不完全填充第一溝槽 104，且在第二溝槽105中完全填充第二溝槽105。將電極層62分離成兩片包括至少去除布置在臺面區(qū)域106的頂部上的電極層62的那些部分。該去除工藝可以包括各向同性蝕刻工藝。執(zhí)行該蝕刻工藝，使得它還向下蝕刻第二溝槽105中的電極材料至所需水平。在該蝕刻工藝之后保留在第二溝槽105中的電極層的第二部分6 形成在所完成晶體管組件中的第一場電極17，而布置在第一場電極17和半導體本體100之間的電介質(zhì)層61的那些部分形成場電極電介質(zhì)18。電介質(zhì)層6 的一部分可以保留在第一溝槽104的底部(像說明的那樣)。當應用蝕刻速率隨著增加的溝槽深度而減小的用于蝕刻電介質(zhì)層61 (見圖15F) 的蝕刻工藝時，即當在深溝槽中的層(比如第一溝槽104中的層62》以比淺溝槽中的層(比如第二溝槽105中的層622)低的蝕刻速率被蝕刻時，情況尤其如此。然而，還可以從第一溝槽104的底部完全去除電介質(zhì)層62lt)說明垂直截面I-I中通過半導體本體100的橫截面的圖15F示出在蝕刻工藝之后通過第二溝槽105的橫截面。在下一方法步驟中，第二溝槽105中的電介質(zhì)層61從第二溝槽105的側(cè)壁去除向下到第一場電極17的表面或者低于第一電極的表面。在垂直橫截面 J-J中示出通過該半導體本體100的垂直橫截面的圖15G示出在該去除工藝之后的半導體本體。在蝕刻工藝期間，第一溝槽104中的電介質(zhì)層61被在圖15E中以虛線示出的掩?；蛭g刻保護層301保護。該保護層301可以制作為使得它僅覆蓋第一溝槽104和臺面區(qū)域 106，或者可以制作為使得它還覆蓋與臺面區(qū)域106相鄰的第二溝槽105的部分，如圖15E 中說明的那樣。在這種情況中，電介質(zhì)層61保留在保護層301覆蓋的那些部分中的第二溝槽105的側(cè)壁上。圖15F中說明的橫截面表示在被掩模層301覆蓋的那些部分中通過第二溝槽105的橫截面，且在圖15G中說明的橫截面表示通過不被掩模層301覆蓋的區(qū)域(截面 J-J)的橫截面。參考圖15H至15J，柵極電介質(zhì)16在第一場電極17上且沿著不被掩模層301覆蓋的第二溝槽105的那些區(qū)域中的側(cè)壁形成在第二溝槽105中(圖15E和15F)。參考圖151， 在原先被掩模層301覆蓋的那些區(qū)域中柵極電介質(zhì)16僅制作在第一場電極17上，且參考圖15J，在不被掩模層301覆蓋的那些部分中柵極電介質(zhì)16制作在第一場電極16上以及在溝槽105的側(cè)壁和在第一表面101上。在第二溝槽105中，柵極電介質(zhì)16還將柵極電極與第一場電極17分離。柵極電介質(zhì)16例如包括氮化物層和氧化物層中的至少一個。制作柵極電介質(zhì)16可以包括還在第一溝槽104中在電極層6 上制作電介質(zhì)層 63的方法步驟。該電介質(zhì)層63在圖15H中示出。然而，在制作柵極電介質(zhì)16的步驟期間， 通過在第一溝槽104上形成掩模層(未示出)可以防止該電介質(zhì)層的制作。參考圖15K，在設置的第一表面101上沉積另外的電極層64。該電極層64完全填充第二溝槽105且在這些溝槽105中形成柵極電極15。電極層64還覆蓋第一溝槽104的側(cè)壁和底部，但是不必完全填充第一溝槽104。然而，根據(jù)第一個實施例，電極層64也完全填充第一溝槽104。在第一溝槽104中，電極層64形成柵極連接電極21，這將在下面的圖 150中變得顯見。在第二溝槽105中形成柵極電極15的電極層64的部分和在第一溝槽104中形成柵極連接電極21的電極層64的部分通過布置在臺面區(qū)域106上方的電極層64的部分而彼此連接。電極層64的該部分形成連接柵極電極15和柵極連接電極21的另外的連接電極15，。在柵極電介質(zhì)16制作在第二溝槽105的側(cè)壁上的第二溝槽105的那些區(qū)域中執(zhí)行其他方法步驟，這在圖15M中詳細說明，圖15M說明截面J-J中的垂直橫截面。這些方法步驟包括回蝕柵極電極15以低于第一表面101，在柵極電極15上制作絕緣層31、向第一表面101注入和/或擴散摻雜劑以便制作源極和本體區(qū)域11、12。圖15M說明在這些方法步驟之后通過第二溝槽105的垂直橫截面。至少在第一溝槽104的方向上面對的第二溝槽105的這些側(cè)壁的區(qū)域中，電極層 64不被回蝕以便獲得連接柵極電極15和柵極連接電極21的連接電極15’。在圖15K中說明的實施例中，這是較厚的電介質(zhì)層沿著第二溝槽105的側(cè)壁保留的第二溝槽105的區(qū)域。 在該部分中通過截面I-I的垂直橫截面在圖15L中示出。參考圖15N，比如氧化物層的鈍化層65沉積在整個設置上。在第一溝槽并不被電極層64完全填充的那些情況中，該鈍化層65填充第一溝槽104。而且，半導體材料被從半導體本體100的第二表面102’去除，至少向下到在第一溝槽104的底部的電介質(zhì)層61。根據(jù)另一實施例，例如使用比如CMP工藝的拋光工藝，至少在溝槽的底部的電介質(zhì)層61、或甚至層6 和63與半導體本體100的半導體材料一起被去除?？蛇x地，第二鈍化層66布置在去除工藝之后獲得的第二表面102上。參考圖150，制作通過可選鈍化層62且通過具有電介質(zhì)層61、電極層62i以及另外的可選電介質(zhì)層63i的層堆疊而延伸到第一溝槽104中的柵極連接電極21的接觸插塞。 接觸插塞形成組件的柵極接觸電極。組件還包括源極電極和漏極電極。然而，這些電極在圖150中說明的橫截面中沒有示出，這些電極進一步布置在圖150的右邊，在那里布置具有本體和源極區(qū)域和漏極區(qū)域的晶體管組件的有源區(qū)域。圖15P示出水平截面K-K中通過圖150的半導體組件的水平橫截面。該水平橫截面尤其示出在圖15E至15G中說明的方法步驟之后保留較厚電介質(zhì)層61的第二溝槽105 的那些部分。在圖150中說明的組件中，第一場電極以未詳細說明的方式與源極電極電連接。 這種電連接例如可以通過制作延伸到第一表面101且與柵極電極電絕緣的第一場電極17 的部分來制作。為此，例如保護電極層62 (圖15D)的部分以免在圖15E至15G中說明的方法步驟中被回蝕。這些部分例如布置在背對第一溝槽的第二溝槽105的一端。圖16說明通過根據(jù)另一實施例的半導體組件的垂直橫截面。在該半導體組件中， 第一電極層62不分離成兩個部分而是在第一溝槽104中以及第二溝槽105中延伸且與布置在半導體本體100的第二表面102上的接觸插塞44電連接。在第二溝槽105中用作第一場電極17 (見圖15M)的第一電極層62例如電連接到源極電極(在圖16中未示出)。在圖16的半導體組件中，可以經(jīng)由接觸插塞44和電極層62而在半導體組件的第二表面102 處提供源極電極的電連接。柵極電極15不延伸到第二溝槽，即形成柵極電極的電極層(圖 15K中的層64)被分成兩片，即第一溝槽中的柵極電極15和第一溝槽104中的電極層64” 或者根本不在第一溝槽104中制作形成柵極電極的電極層。與圖15中說明的實施例中一樣，至少一個第二溝槽105垂直于第一溝槽104延伸或者具有柵格狀幾何結(jié)構(gòu)。
通過圖15A至15P中說明的方法步驟可以獲得圖16的垂直晶體管組件，其中差別在于第一電極層62不分離成兩個部分以及替代地通過從臺面區(qū)域106上方的部分去除電極層或者根本不制作對應于第一溝槽104中的柵極電極15的電極，在根據(jù)圖15的組件中形成柵極電極15和柵極連接電極21的第二電極層被分離成兩片。圖17A至17L說明用于制作具有包括柵極連接電極21的連接溝槽和具有包括柵極電極15和第一場電極17的柵極溝槽的垂直晶體管組件的方法的另一實施例。參考圖 17A，形成從第一表面101延伸到半導體本體100中的第一溝槽104?？梢允褂糜糜谠诎雽w本體中制作溝槽的任意常規(guī)方法來制作第一溝槽104。參考圖17B，至少在第一溝槽104的側(cè)壁制作例如為氧化物層的第一電介質(zhì)層71。 在圖17B中說明的實施例中，該電介質(zhì)層71在第一溝槽104的側(cè)壁和底部上且在第一表面 101上共形地形成。第一電介質(zhì)層71例如包括氮化物層和氧化物層中的至少一個。參考圖17C，在第一溝槽104中形成柵極連接電極21。第一柵極連接電極21例如包括金屬或比如多晶硅的摻雜多晶半導體材料。制作柵極連接電極21例如包括沉積完全填充溝槽104的電極層且通過平面化或蝕刻方法之一來去除第一表面101上的電極材料。參考圖17E，在柵極連接電極21上形成氧化物層72。該氧化物層例如使用熱氧化工藝來形成。除電介質(zhì)層71外，柵極連接電極21上的氧化物層72可以附加地制作在第一表面上。然而，參考圖17D和17E，第一表面101的頂部上的電介質(zhì)層71可以被去除(見圖 17D)且氧化物層72可以制作為覆蓋柵極連接電極21和第一表面101 (見圖17E)。當通過熱氧化工藝來制作氧化物層72時，柵極連接電極21 (其例如包括多晶半導體材料)的頂部上的氧化物層的厚度通常比第一表面101的頂部上的氧化物層的厚度更厚。然而，這在圖中沒有明確地示出。參考圖17F，制作從第一表面101延伸到半導體本體100中的至少一個第二溝槽 105。該至少一個第二溝槽105可以使用用于在半導體本體中制作溝槽的任意常規(guī)方法步驟來制作。該方法例如涉及由蝕刻掩模支持的蝕刻工藝。在圖17F中說明的示例中，氧化物層72用作蝕刻掩模。為此，使用另一蝕刻掩模401 (在圖17F中以虛線所示)來結(jié)構(gòu)化氧化物層72。在執(zhí)行用于制作至少一個第二溝槽105的蝕刻工藝之前，用于結(jié)構(gòu)化氧化物層72的蝕刻掩模401通常被去除。當然，不同于比如氧化物層71的氧化物層的任意其他掩模層也可以用于制作至少一個第二溝槽。至少一個第二溝槽105與半導體本體100中的第一溝槽間隔開布置。參考圖17G，制作覆蓋第二溝槽105的側(cè)壁和底部的電介質(zhì)層73。在該電介質(zhì)層 73上制作第一場電極，且在該場電極頂部上制作另外的電介質(zhì)層19，其在所完成組件中將柵極電極15與第一場電極17分離。在所完成晶體管組件中覆蓋第二溝槽105的底部和側(cè)壁的電介質(zhì)層73形成將半導體本體100與第一場電極17絕緣的電介質(zhì)層18。第一場電極17例如通過沉積完全填充溝槽107的電極層且通過向下回蝕電極層至所需高度水平而制作。電介質(zhì)層73、75例如是氮化物和/或氧化物層。根據(jù)一個實施例，電介質(zhì)層73例如是通過熱氧化環(huán)繞第二溝槽15的半導體材料而制作的熱氧化物層。第一和第二溝槽104、105之間的臺面區(qū)域106 (見圖17F)尤其選擇為使得該臺面區(qū)域106在該方法步驟中完全氧化。圖17H說明在通過第二溝槽105延伸的垂直截面K-K中通過半導體本體100的垂
16直橫截面?？梢钥闯?，第一電介質(zhì)層73覆蓋溝槽105的底部和側(cè)壁，第一場電極17填充溝槽105的下部且另外的電介質(zhì)層19覆蓋電極層74。參考圖171和17J，第二溝槽105中的電介質(zhì)層73被去除或向下回蝕至電介質(zhì)層 19或第一場電極17。在該去除工藝之后垂直橫截面K-K中通過半導體本體100的垂直橫截面在圖17J中說明?？蛇x地，靠近第一溝槽104的第二溝槽105的部分被避免在該區(qū)域中去除電介質(zhì)層73。為此，還在第二溝槽105的這些部分上制作在蝕刻工藝期間覆蓋第一溝槽104的掩模層402。這種掩模層402在圖171中說明。在下一方法步驟中，在第二溝槽105的側(cè)壁上制作柵極電介質(zhì)且溝槽被填充有形成柵極電極15的電極材料。在圖17K中說明這些方法步驟的結(jié)果，其中在圖17K中說明的橫截面中，僅柵極電極15可見而柵極電介質(zhì)不可見。就這點而言，應當提及，將柵極電極15 與第一場電極17分離的電介質(zhì)層可以與形成柵極電介質(zhì)一起制作，而不是在制作第一場電極17之后立即制作該電介質(zhì)層。參考圖17K，柵極電極15通過布置在第一溝槽104中的第一電介質(zhì)層71的部分且通過在第二溝槽105中制作的電介質(zhì)層73的部分而與柵極連接電極21分離。參考圖17L， 在與第一表面101相鄰的區(qū)域中，通過使用蝕刻掩模403的蝕刻工藝來去除這些層71、73， 以便制作柵極電極15和柵極連接電極21之間的空腔。該空腔然后被填充有形成電連接柵極電極15與柵極連接電極21的連接電極15’的電極材料76。通過對應于圖6A至6E中說明的方法步驟的其它方法步驟來完成組件，這些方法步驟用于在第二表面電接觸柵極連接電極21和漏極區(qū)域14 (在圖17L中未示出)且用于在半導體本體的第一表面101的區(qū)域中制作源極和本體區(qū)域以及源極電極。第一場電極17 以未詳細說明的方式與源極電極電連接。圖18A至18K說明用于制作垂直晶體管組件的方法的另一實施例，該垂直晶體管組件具有包括柵極連接電極21的連接溝槽以及具有包括柵極電極15和第一場電極17的柵極溝槽。參考圖18A，制作從第一表面101延伸到半導體本體100中的第一溝槽104，且至少在第一溝槽104的側(cè)壁上制作諸如氧化物層的第一電介質(zhì)層81。參考圖18B，在第一溝槽104中制作第一柵極連接電極21。參考圖18C，形成從第一表面101延伸到半導體本體100的第二溝槽105。這些溝槽105例如使用由掩模蝕刻支持的蝕刻方法來制作。例如，蝕刻掩模是使用比如抗蝕劑掩模501 (在圖18C中以虛線說明)的另外的蝕刻掩模而結(jié)構(gòu)化的氧化物掩模82。通常在制作該至少一個第二溝槽105之前去除該另外的蝕刻掩模501。用于蝕刻第二溝槽105的氧化物掩模82可以包括布置在第一表面上的第一電介質(zhì)層81的那些部分，且可以附加地包括柵極連接電極21上的另外的氧化物層，其中該另外的氧化物層可以使用熱氧化工藝來制作。備選地，在制作第一溝槽之后，去除用于第一表面101的第一電介質(zhì)層——在圖18B 中以虛線說明——且在第一表面101上和在柵極連接電極21上制作充當用于制作第二溝槽105的蝕刻掩模的氧化物層82。第二溝槽105可以制作為具有條狀幾何結(jié)構(gòu)且基本平行于第一溝槽104延伸。然而，第二溝槽105還制作為具有柵格狀幾何結(jié)構(gòu)。在圖18D中說明的下一方法步驟中，制作覆蓋第二溝槽105的底部和側(cè)壁的電介質(zhì)層83以及第二溝槽105中電介質(zhì)層83上的第一場電極17。電介質(zhì)層83形成在所完成組件中將半導體本體100與第一場電極17絕緣的電介質(zhì)層18。參考圖18E，從第二溝槽105的上部去除電介質(zhì)層83。該工藝包括例如使用從第二溝槽105的上部的側(cè)壁蝕刻電介質(zhì)層83的蝕刻劑。掩模502覆蓋不被蝕刻工藝去除的第一電介質(zhì)層81和可選的鈍化層82的那些部分。而且，掩模502可選地還覆蓋最靠近第一溝槽104布置的該第二溝槽105的側(cè)壁以便沿著該側(cè)壁保持電介質(zhì)層83。圖18F示出從第二溝槽105的上部去除電介質(zhì)層83之后的組件，其中該去除工藝形成在第二溝槽105的下部的電介質(zhì)層18。在該工藝中，電介質(zhì)層83還從第二溝槽105之間的第一表面101去除。從這些上部去除電介質(zhì)層83的蝕刻工藝還可以用于通過可選的鈍化層82向下蝕刻至柵極連接電極21，這也在圖18E至18F中說明。參考圖18G，制作將柵極電極15與第一場電極17絕緣的柵極電介質(zhì)16和電介質(zhì)層19。制作這些電極層16、19例如包括熱氧化工藝。在該工藝中，還在半導體本體100的第一表面101上形成氧化物層。在形成到柵極接觸電極21的接觸孔的情況中，還在柵極連接電極21上形成電介質(zhì)層85。在這種情況中，在圖18H中說明的下一方法步驟中從柵極連接電極21去除電介質(zhì)層。該方法步驟涉及由另一蝕刻掩模503支持的蝕刻工藝，該另一蝕刻掩模503使柵極連接電極21上的電介質(zhì)層85不被覆蓋。參考圖181，在第二溝槽105中和第一溝槽中的柵極連接電極21上方沉積電極層。參考圖18J，該電極層86在第二溝槽105中被回蝕，以便形成柵極電極15，其中在最靠近第一溝槽104布置的第二溝槽105中，柵極電極層86僅被回蝕到這種程度布置在該溝槽中的柵極電極15通過布置在第一表面101上方的電極層86的部分而連接到柵極連接電極21。電極層86的該部分形成另外的柵極連接電極15’。布置在各個溝槽中的部分柵極電極15要么通過垂直于柵極溝槽延伸的溝槽中布置的另外的柵極連接電極要么通過制作柵極溝槽使得它們具有柵格狀幾何結(jié)構(gòu)而彼此電連接。在這種情況中，布置在柵極溝槽中的各個柵極電極部分彼此“自動”電連接。而且，當回蝕電極層86時露出的電介質(zhì)層 16、19的那些部分被去除，這些是布置在第二溝槽105之間的第一表面101上的電介質(zhì)層 82的那些部分。參考圖18K和18L，通過在第一表面101下方的半導體本體100中制作源極和本體區(qū)域11、12，通過在柵極電極15上方制作絕緣層31且通過在第一表面101上方制作源極電極41來完成組件。而且，通過在第二表面去除半導體本體100的部分，柵極連接電極21在第二表面102不被覆蓋，且在第二表面102上制作柵極接觸電極43和漏極電極42。圖19A至19J說明與根據(jù)圖18的方法相比經(jīng)過修改的用于制作垂直晶體管組件的方法。參考圖19A，在半導體本體100中制作第一溝槽104，且至少沿著該第一溝槽104 的側(cè)壁制作第一電介質(zhì)層81。在圖19A中說明的實施例中，沿著第一溝槽104的側(cè)壁和底部且在半導體本體100的第一表面101上制作第一電介質(zhì)層81。第一電介質(zhì)層81例如是氧化物層或氮化物層。參考圖19B，在具有半導體本體100和第一電介質(zhì)層81的設置上制作第二電介質(zhì)層82。在第一表面101上方制作該第二電介質(zhì)層82，使得它包圍第一溝槽104，以便在第二電介質(zhì)層82下方存在空腔104’。第二電介質(zhì)層82例如使用非共形沉積工藝來制作。參考圖19C，在下一方法步驟中制作第二溝槽105。制作第二溝槽105例如包括由蝕刻掩模501支持的蝕刻工藝。蝕刻掩模501在要制作第二溝槽105的那些位置具有開口。 蝕刻掩模501在第一溝槽104上方具有另外的開口，使得在蝕刻工藝期間第一溝槽104再次露出。參考圖19D，沿著第二溝槽105的側(cè)壁和底部制作場電極電介質(zhì)層18，且沉積電極層84以填充第一溝槽104和第二溝槽105。參考圖19E，電極層84被回蝕以在第一溝槽 104中形成柵極連接電極的第一部分21且在第二溝槽105中形成第一場電極17。參考圖19F，從第二溝槽105的上部分去除第二溝槽105中的電介質(zhì)層83以形成第二溝槽105的下部中的場電極電介質(zhì)層18。在該工藝期間，保護層502保護第一溝槽 104中的以及在第一溝槽104和布置為最靠近第一溝槽104的第二溝槽105之間的臺面區(qū)域106中的電介質(zhì)層?？蛇x地，掩模層502還保護與臺面區(qū)域106相鄰的第二溝槽105的側(cè)壁。而且，不被掩模層502覆蓋的電介質(zhì)層81、82的那些部分被去除。參考圖19G，在第二溝槽105中形成柵極電介質(zhì)16。在圖19G中說明的實施例中， 當形成柵極電介質(zhì)16時，已經(jīng)去除了第一溝槽104之上的保護層502，使得也在柵極連接電極的第一部分上制成相應的電介質(zhì)層85。該電介質(zhì)層85在圖19H中說明的下一方法步驟中從柵極連接電極的第一部分去除。去除該電介質(zhì)層85例如包括蝕刻工藝，在該工藝期間掩模層503保護第二溝槽中的柵極電介質(zhì)層16以免被蝕刻。根據(jù)另一實施例，在從第二溝槽105的上部去除電介質(zhì)層83之后且在制作柵極電介質(zhì)層16的步驟期間，在圖 19F中示出的掩模層502保留在設置上。在這種情況中，不制作第一柵極連接電極部分上的電介質(zhì)層85。參考圖191，在設置上沉積另一電極層86以完全填充第一溝槽104中的第二溝槽 105。參考圖19J，在第二溝槽105中回蝕該電極層86以形成柵極電極15。在臺面區(qū)域上方且在第二溝槽上方，電極層86不被回蝕，或者僅回蝕到這種程度電極層86至少部分地保留在臺面區(qū)域106之上，從而連接第二溝槽105中的柵極電極15和第一溝槽104中的柵極連接電極。在該實施例中，柵極連接電極包括第一溝槽104的下部中的第一部分21工和第二部分212，其中第二部分212由完全填充第一溝槽104的電極層86的那些部分形成。圖19K示出通過所完成組件的垂直橫截面。完成組件所需的方法步驟對應于參考所參考的圖18L解釋的方法步驟。在布置漏極電極的半導體本體的第二表面處接觸垂直晶體管組件的柵極電極的上面解釋的技術允許在具有共同表面電極且具有不同柵極和漏極電極的一個共同半導體本體中制作若干垂直晶體管組件。圖20說明通過集成兩個垂直晶體管組件的半導體本體 100的垂直橫截面。這些半導體組件中的每一個具有帶有源極和本體區(qū)域的有源區(qū)域以及柵極電極。在圖20中，這些有源區(qū)域僅被示意性說明且具有參考數(shù)字IO1UO215這些有源區(qū)域，尤其是這些有源區(qū)域內(nèi)的源極區(qū)域和本體區(qū)域共同電連接到源極電極41。晶體管中的每一個具有布置在從半導體本體的第一表面101延伸到第二表面102的溝槽中的柵極連接電極211(1、212(1。這些柵極連接電極211(1、212(1與兩個晶體管的漂移區(qū)域31^1 且與漏極區(qū)域14工、142電絕緣。柵極連接電極21”212中的每一個與布置在半導體本體中的第二表面 102上的柵極接觸電極43^4 連接。兩個晶體管的漏極區(qū)域11、142均與漏極電極43p432 連接。
柵極連接電極211(1、212tl和環(huán)繞這些柵極連接電極211(1、2 ‘的電介質(zhì)層22工、2 還可以用來將各個晶體管的漏極和漂移區(qū)域彼此電絕緣。參考圖21，柵極連接電極例如完全環(huán)繞各個晶體管的漂移和漏極區(qū)域以便將晶體管彼此電絕緣。即使在這沒有明確提及的那些情況中，參考一個圖解釋的特征可以與其他圖的特征組合。諸如“下面”、“底下”、“下”、“上方”、“上”等的空間相對術語用于使描述簡單，以解釋一個元件相對于第二元件的定位。除了與圖中描繪的那些不同的取向之外，這些術語旨在涵蓋器件的不同取向。而且，諸如“第一”、“第二”等的術語也用于描述各個元件、區(qū)域、 部分等且也不應旨在限制。貫穿說明書，相似的術語表示相似的元件。如在此使用的術語“具有”、“含有”、“包括”、“包含”等是指示陳述的元件或特征的存在但是不排除附加元件或特征的開放式術語。除非語境另外明確指明，冠詞“一”及“該” 旨在包括復數(shù)和單數(shù)。應當理解，除非另外明確聲明，此處描述的各個示例性實施例的特征可以彼此組
I=I O盡管此處已經(jīng)說明和描述了特定實施例，但是本領域的普通技術人員將理解，在不偏離本發(fā)明的范圍的情況下，各種備選和/或等價實施方式可以替代示出和描述的特定實施例。本申請旨在覆蓋此處討論的特定實施例的任意改變或變型。因此，本發(fā)明旨在僅由權(quán)利要求及其等價物限制。
權(quán)利要求
1.一種垂直晶體管組件，包含 具有第一和第二表面的半導體本體； 漂移區(qū)域；布置在漂移區(qū)域和第一表面之間的至少一個源極區(qū)域和至少一個本體區(qū)域，其中該本體區(qū)域布置在源極區(qū)域和漂移區(qū)域之間；與本體區(qū)相鄰布置的至少一個柵極電極以及布置在柵極電極和至少一個本體區(qū)域之間的柵極電介質(zhì)；布置在漂移區(qū)域和第二表面之間的漏極區(qū)域；電接觸至少一個源極區(qū)域、與柵極電極電絕緣且布置在第一表面上的源極電極； 電接觸漏極區(qū)域且布置在第二表面上的漏極電極；與半導體本體電絕緣、通過半導體本體從第一表面延伸到第二表面且與至少一個柵極電極電連接的至少一個柵極接觸電極。
2.根據(jù)權(quán)利要求1所述的垂直晶體管組件，其中至少一個柵極電極布置在從第一表面延伸到半導體本體中的柵極溝槽中，并且其中至少一個柵極接觸電極至少部分地布置在柵極電極下方且從至少一個柵極電極延伸到第二表面。
3.根據(jù)權(quán)利要求2所述的垂直晶體管組件，其中至少一個柵極接觸電極僅布置在至少一個柵極電極的部分的下方。
4.根據(jù)權(quán)利要求1所述的垂直晶體管組件，還包含至少一個第一場電極，布置在通過半導體本體從第一表面延伸到第二表面的第一溝槽中且連接到漏極電極。
5.根據(jù)權(quán)利要求4所述的垂直晶體管組件，還包含至少一個第二場電極，布置在第一溝槽中、與第一場電極電絕緣且電連接到源極電極或柵極電極。
6.根據(jù)權(quán)利要求5所述的垂直晶體管組件，其中柵極電極布置在與第一溝槽間隔開布置的柵極溝槽中。
7.根據(jù)權(quán)利要求5所述的垂直晶體管組件，其中柵極電極布置在位于第二場電極和第一表面之間的第一溝槽中。
8.根據(jù)權(quán)利要求1所述的垂直晶體管組件，其中至少一個柵極接觸電極在半導體本體的橫向方向上與至少一個柵極電極間隔開布置。
9.根據(jù)權(quán)利要求1所述的垂直晶體管組件，其中至少一個源極區(qū)域和至少一個本體區(qū)域布置在半導體本體的有源區(qū)域中，并且其中至少一個柵極接觸電極至少部分地環(huán)繞有源區(qū)域。
10.根據(jù)權(quán)利要求9所述的垂直晶體管組件，其中至少一個柵極接觸電極完全環(huán)繞有源區(qū)域。
11.一種制作垂直晶體管組件的方法，該方法包含 提供具有第一表面和第二表面的半導體本體；在溝槽中制作至少一個柵極接觸電極，該溝槽通過半導體本體從第一表面延伸到第二表面；以及在第一表面的區(qū)域中制作連接到至少一個柵極接觸電極的至少一個柵極電極。
12.根據(jù)權(quán)利要求11所述的方法，還包含在從第一表面延伸到半導體本體中的溝槽中制作至少一個柵極電極，以及制作至少部分地位于柵極電極下方的至少一個柵極接觸電極，使得它從至少一個柵極電極延伸到第二表面。
13.根據(jù)權(quán)利要求12所述的方法，其中僅在至少一個柵極電極的部分的下方制作至少一個柵極接觸電極。
14.根據(jù)權(quán)利要求11所述的方法，還包含在連接到漏極電極且通過半導體本體從第一表面延伸到第二表面的第一溝槽中制作至少一個第一場電極；制作布置在第一溝槽中、與第一場電極電絕緣且電連接到源極電極或柵極電極的至少一個第二場電極；其中至少一個柵極接觸電極的第一部分通過形成至少一個第一場電極的方法步驟而形成，且至少一個柵極接觸電極的第二部分通過形成至少一個第二場電極的方法步驟而形成。
15.根據(jù)權(quán)利要求14所述的方法，其中在與第一溝槽間隔開布置的第二溝槽中制作柵極電極。
16.根據(jù)權(quán)利要求14所述的方法，還包含在第二場電極和第一表面之間的第一溝槽中制作柵極電極， 其中柵極接觸電極的第三部分通過形成柵極電極的方法步驟而形成。
17.根據(jù)權(quán)利要求11所述的方法，其中形成柵極接觸電極包含 形成通過半導體本體從第一表面延伸到第二表面的接觸溝槽， 在所述接觸溝槽中制作柵極接觸電解，且其中形成所述柵極電極包含形成從第一表面延伸到半導體本體中的柵極溝槽；以及在柵極溝槽中制作柵極接觸電極。
18.根據(jù)權(quán)利要求17所述的方法，其中形成接觸溝槽包含 形成接觸溝槽以與第二表面相距一定距離終止；以及從第二表面去除半導體材料。
19.根據(jù)權(quán)利要求17所述的方法，其中在形成柵極溝槽之前形成柵極接觸電極。
20.根據(jù)權(quán)利要求17所述的方法，其中在形成柵極溝槽之后形成柵極接觸電極。
21.根據(jù)權(quán)利要求17所述的方法，其中形成柵極電極包含沉積柵極電極材料；并且其中當沉積柵極電極材料時至少部分地形成柵極接觸電極。
22.根據(jù)權(quán)利要求17所述的方法，還包含在制作柵極電極之前，通過沉積場電極材料在柵極溝槽中制作場電極； 其中當沉積柵極電極材料時至少部分地形成柵極接觸電極。
23.根據(jù)權(quán)利要求11所述的方法，其中制作在半導體本體的橫向方向上與至少一個柵極電極間隔開的至少一個柵極接觸電極。
全文摘要
垂直晶體管組件。通過以下步驟來制作垂直晶體管組件提供具有第一表面和第二表面的半導體本體；在溝槽中制作至少一個柵極接觸電極，該溝槽通過半導體本體從第一表面延伸到第二表面；以及在第一表面的區(qū)域中制作連接到至少一個柵極接觸電極的至少一個柵極電極。
文檔編號H01L21/331GK102339854SQ20111019678
公開日2012年2月1日 申請日期2011年7月14日 優(yōu)先權(quán)日2010年7月14日
發(fā)明者梅澤 A., 卡多 C., 孫德爾 M. 申請人:英飛凌科技股份有限公司