專利名稱：垂直溝道晶體管陣列及其制造方法
技術領域：
本發(fā)明涉及一種半導體元件及其制造方法，且特別是涉及一種垂直溝道晶體管陣列及其制造方法。
背景技術：
隨著現(xiàn)今電腦微處理器的功能愈來愈強，軟件所進行的程序與運算也愈來愈龐大。因此，存儲器的制作技術已成為半導體產(chǎn)業(yè)重要的技術之一。動態(tài)隨機存取存儲器 (Dynamic Random Access Memory, DRAM)屬于一種易失性存儲器，其是由多個存儲單元構成。每一個存儲單元主要是由一個晶體管與一個電容器所構成，且每一個存儲單元通過字線(Word Line, WL)與位線(Bit Line, BL)彼此電性連接。隨著科技的日新月益，在元件尺寸縮減的要求下，動態(tài)隨機存取存儲器的晶體管的溝道區(qū)長度亦會有隨之逐漸縮短的趨勢，以使元件的操作速度加快。但是，如此會造成晶體管具有嚴重的短溝道效應(short channel effect),以及導通電流(on current)下降等問題。因此，已知的一種解決方法是將水平方向的晶體管改為垂直方向的晶體管的結構。此種動態(tài)隨機存取存儲器的結構是將垂直式晶體管制作于溝槽中，并形成埋入式位線與埋入式字線，如美國專利US 7355230號。而且，隨著半導體元件的集成度的日益提升，半導體元件的尺寸也必須隨之縮小。 而導致半導體工藝的難度變高，且容易影響此半導體的電性表現(xiàn)。因此，元件尺寸小且元件效能高的半導體元件為目前業(yè)界的研發(fā)目標。

發(fā)明內容
有鑒于此，本發(fā)明提供一種垂直溝道晶體管陣列及其制造方法中，可以縮小元件尺寸，并提聞兀件效能。本發(fā)明提出一種垂直溝道晶體管陣列包括多個半導體柱、多條埋入式位線、多條埋入式字線。多個半導體柱設置于半導體基底中，排列成行和列的陣列，各半導體柱構成垂直溝道晶體管的有源區(qū)。多條埋入式位線平行設置于半導體基底中，在行方向延伸，多條埋入式位線電性連接同一行的半導體柱。多條埋入式字線平行設置于多條埋入式位線上方， 在列方向延伸，且隔著柵介電層而連接同一列的半導體柱。各埋入式字線連接同一列的半導體柱的第一側面，且一條埋入式字線對應連接一列的半導體柱。在實施例中，上述相鄰兩條埋入式字線之間設置有隔離結構。在實施例中，上述隔離結構與埋入式字線上設置有蓋層(Cap layer)。在實施例中，上述隔離結構為空氣間隙(Air Gap)或絕緣層。在實施例中，上述垂直溝道晶體管陣列，還包括背柵極設置在同一列的半導體柱的第二側面，第一側面與第二側面相對。在實施例中，上述各埋入式字線包括導體層以及阻障層。阻障層設置于導體層與半導體柱之間。在實施例中，上述各埋入式字線包括多個延伸部，各延伸部設置于同一列的相鄰兩個半導體柱之間。在實施例中，上述各埋入式字線包括導體層以及阻障層。阻障層設置于導體層與半導體柱之間。阻障層包覆半導體柱。本發(fā)明提出一種垂直溝道晶體管陣列的制造方法，包括下列步驟提供半導體基底；于半導體基底中形成多個第一溝槽，第一溝槽平行排列，且在行方向延伸；于第一溝槽的底部形成多條埋入式位線，埋入式位線電性連接半導體基底；于半導體基底中形成多個第二溝槽，第二溝槽平行排列，且在列方向延伸，第一溝槽與第二溝槽將半導體基底分割成多個半導體柱；于半導體柱表面形成柵介電層；于第二溝槽的底部形成多條埋入式字線， 各埋入式字線分別位于各第二溝槽的第一側壁，各埋入式字線連接同一列的半導體柱的第一側面，且一條埋入式字線對應連接一列的半導體柱；以及于各第二溝槽的第二側壁與各埋入式字線之間分別形成隔離結構，第一側壁與第二側壁相對。在實施例中，上述隔離結構為空氣間隙(Air Gap)或絕緣層。在實施例中，上述形成隔離結構的步驟之后，還包括于隔離結構與埋入式字線上形成蓋層(Cap layer)。在實施例中，上述形成多條埋入式字線的步驟包括于第二溝槽中依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低于半導體基底表面；以及圖案化第一阻障層與第一導體層，在第二溝槽的第一側壁形成埋入式字線，并于第二溝槽的第二側壁與各埋入式字線之間分別形成開口。在實施例中，上述圖案化第一阻障層與第一導體層的步驟中，位于第二溝槽的第二側壁的第一阻障層被保留下來。在實施例中，上述圖案化第一阻障層與第一導體層的步驟包括于第二溝槽中形成第一溝填材料層，第一溝填材料層的表面低于第二溝槽頂部表面；于第二溝槽側壁形成第一襯層；于第二溝槽中形成第二溝填材料層，第二溝填材料層的表面低于第二溝槽頂部表面，并暴露出第一襯層；于半導體基底上形成圖案化掩模層，圖案化掩模層具有第一開口暴露第二溝槽的第二側壁上的第一襯層；移除第二溝槽的第二側壁上的第一襯層，以形成第二開口 ；移除第二開口所暴露的部分第一溝填材料層與第二溝填材料層；移除圖案化掩模層與第二溝槽的第一側壁上的第一襯層；以及以剩余的第一溝填材料層與第二溝填材料層為掩模移除部分第一阻障層與第一導體層，以形成埋入式字線。在實施例中，上述在移除第二溝槽的第二側壁上的第一襯層，以形成第二開口的步驟前，還包括形成硬掩模以覆蓋埋入式字線末端部分。在實施例中，上述于半導體基底上形成圖案化掩模層的步驟包括于半導體基底上形成第二襯層，第二襯層未填滿第二溝槽；進行傾斜角摻質注入步驟，對第二溝槽頂部表面與第二溝槽的第一側壁上的第二襯層進行改性；移除第二溝槽的第二側壁上的第二襯層，以形成圖案化掩模層。在實施例中，上述第二襯層的材料與第一襯層的材料相同，在移除第二溝槽的第二側壁上的第二襯層的步驟中，同時移除第二溝槽的第二側壁上的第一襯層，以形成第二開口。
在實施例中，上述形成多條埋入式字線的步驟包括于第一溝槽填入犧牲層后，形成第二溝槽；于第二溝槽側壁形成第一襯層于第二溝槽中形成溝填材料層，溝填材料層的表面低于第二溝槽頂部表面，并暴露出第一襯層；于半導體基底上形成圖案化掩模層，圖案化掩模層具有第一開口暴露第二溝槽的第二側壁上的第一襯層；移除第二溝槽的第二側壁上的第一襯層，以形成第二開口 ；移除圖案化掩模層、溝填材料層與犧牲層；于半導體基底上依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低于第一襯層表面，以于第二溝槽的第一側壁形成埋入式字線，其中埋入式字線包括多個延伸部，各延伸部設置于同一列的相鄰兩個半導體柱之間；以及移除第一襯層，在第二溝槽的第二側壁與各埋入式字線之間分別形成開口。在實施例中，上述在移除第二溝槽的第二側壁上的第一襯層，以形成第二開口的步驟前，還包括形成硬掩模覆蓋埋入式字線末端部分。在實施例中，上述于半導體基底上形成圖案化掩模層的步驟包括于該半導體基底上形成第二襯層，第二襯層未填滿第二溝槽；進行傾斜角摻質注入步驟，對第二溝槽頂部表面與第二溝槽的該第一側壁上的第二襯層進行改性；移除第二溝槽的第二側壁上的第二襯層，以形成圖案化掩模層。在實施例中，上述第二襯層的材料與第一襯層的材料相同，在移除第二溝槽的第二側壁上的第二襯層的步驟中，同時移除第二溝槽的第二側壁上的第一襯層，以形成第二開口。在實施例中，上述形成多條埋入式字線的步驟包括于半導體基底上形成絕緣層后，形成第二溝槽；于第二溝槽中形成第一溝填材料層，第一溝填材料層的表面與第二溝槽頂部表面相距第一尺寸；于第一溝填材料層所暴露的絕緣層表面形成墊層；移除部分第一溝填材料層，使第一溝填材料層的表面與溝槽頂部表面相距第二尺寸，第二尺寸大于第一尺寸；于第一溝填材料層所暴露的絕緣層與墊層表面形成第一襯層；于第二溝槽中形成第二溝填材料層，第二溝填材料層的表面低于第二溝槽頂部表面，并暴露出第一襯層；于半導體基底上形成圖案化掩模層，圖案化掩模層具有第一開口暴露第二溝槽的第二側壁上的第一襯層；移除第二溝槽的第二側壁上的第一襯層，以形成第二開口 ；移除圖案化掩模層與第二溝填材料層；移除墊層所暴露的部分第一溝填材料層與絕緣層；于半導體基底上依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低于第一襯層表面，以于第二溝槽的第一側壁形成埋入式字線，其中埋入式字線包括多個延伸部，各延伸部設置于同一列的相鄰兩個半導體柱之間；以及移除第一襯層，在第二溝槽的第二側壁與各埋入式字線之間分別形成開口。在實施例中，上述在移除第二溝槽的第二側壁上的第一襯層，以形成第二開口的步驟后，且在移除圖案化掩模層與第二溝填材料層的步驟前，還包括形成硬掩模覆蓋埋入式字線末端部分。在實施例中，上述于半導體基底上形成圖案化掩模層的步驟包括于半導體基底上形成第二襯層，第二襯層未填滿第二溝槽；進行傾斜角摻質注入步驟，對第二溝槽頂部表面與第二溝槽的第一側壁上的第二襯層進行改性；移除第二溝槽的第二側壁上的第二襯層，以形成圖案化掩模層。 在實施例中，上述第二襯層的材料與第一襯層的材料相同，在移除第二溝槽的第二側壁上的第二襯層的步驟中，同時移除第二溝槽的第二側壁上的第一襯層，以形成第二開口。在實施例中，上述形成多條埋入式字線的步驟包括于半導體基底上依序形成犧牲層與絕緣層后，形成第二溝槽；移除犧牲層，而于埋入式位線上方形成第三溝槽；于第二溝槽及第三溝槽中依序形成第一阻障層與第一導體層；移除部分第一阻障層與第一導體層，使第一阻障層與第一導體層的表面低于半導體基底表面；以及圖案化第一阻障層與第一導體層，在該多個第二溝槽的該第一側壁形成該多條埋入式字線，并于第二溝槽的第二側壁與各埋入式字線之間分別形成開口，其中埋入式字線包括多個延伸部，各延伸部設置于同一列的相鄰兩個半導體柱之間。在實施例中，上述圖案化第一阻障層與第一導體層的步驟中，位于第二溝槽的第二側壁的第一阻障層被保留下來。在實施例中，上述圖案化第一阻障層與第一導體層的步驟包括于第二溝槽中形成第一溝填材料層，第一溝填材料層的表面低于第二溝槽頂部表面；于第二溝槽側壁形成第一襯層；于第二溝槽中形成第二溝填材料層，第二溝填材料層的表面低于第二溝槽頂部表面，并暴露出第一襯層；于半導體基底上形成圖案化掩模層，圖案化掩模層具有第一開口暴露第二溝槽的第二側壁上的第一襯層；移除第二溝槽的第二側壁上的第一襯層，以形成第二開口 ；移除第二開口所暴露的部分第一溝填材料層與第二溝填材料層；移除圖案化掩模層與第二溝槽的第一側壁上的第一襯層；以及以剩余的第一溝填材料層與第二溝填材料層為掩模移除部分第一阻障層與第一導體層，以形成埋入式字線。在實施例中，上述在移除第二溝槽的第二側壁上的第一襯層，以形成第二開口的步驟后，且在移除第二開口所暴露的部分第一溝填材料層與第二溝填材料層的步驟前，還包括形成硬掩模覆蓋埋入式字線末端部分。在實施例中，上述于半導體基底上形成圖案化掩模層的步驟包于半導體基底上形成第二襯層，第二襯層未填滿第二溝槽；進行傾斜角摻質注入步驟，對第二溝槽頂部表面與第二溝槽的第一側壁上的第二襯層進行改性；移除第二溝槽的第二側壁上的第二襯層，以形成圖案化掩模層。在實施例中，上述第二襯層的材料與第一襯層的材料相同，在移除第二溝槽的第二側壁上的第二襯層的步驟中，同時移除第二溝槽的第二側壁上的該第一襯層，以形成第
二開口。本發(fā)明的垂直溝道晶體管陣列，在一列的半導體柱上只設置一條埋入式字線，因此可以縮小元件的尺寸。而且，埋入式字線可選擇性的具有多個延伸部。各延伸部設置于同一列的相鄰兩個半導體柱之間，而可以增加元件的溝道面積，并可有效減少短溝道效應進而增加元件效能。本發(fā)明的垂直溝道晶體管陣列，在半導體柱相對的兩側面分別設置埋入式字線與背柵極。背柵極可以保護半導體柱，避免半導體柱在蝕刻工藝中被侵蝕。同時在操作本發(fā)明的半導體元件時，可以避免相鄰埋入式字線彼此干擾，而可以提高元件效能。本發(fā)明的垂直溝道晶體管陣列，在相鄰兩條埋入式字線之間設置有隔離結構，以隔離相鄰的埋入式字線。本發(fā)明的垂直溝道晶體管陣列的制造方法，在形成多條埋入式字線的步驟中，采用形成襯層后，以傾斜角離子注入法對襯層改性，移除未改性的襯層而形成圖案化掩模層。 由于未使用到光刻技術，因此可以制作做出尺寸較小的開口。本發(fā)明的垂直溝道晶體管陣列的制造方法，通過硬掩模層覆蓋埋入式字線末端部分，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，避免造成元件短路或不正常連接。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例， 并配合附圖，作詳細說明如下。


圖IA為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的部分透視圖。圖IB為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的俯視圖。圖IC所繪示為圖IB的部分放大圖。圖ID所繪示為圖IC中沿A-A’線的剖面圖。圖IE所繪示為圖IC中沿B-B’線的剖面圖。圖IF所繪示為圖IC中沿C-C’線的剖面圖。圖IG及圖IH所繪示為本發(fā)明其他實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的俯視圖。圖2A⑴至圖2M⑴所繪示為根據(jù)圖IC中沿A_A’線的制造流程剖面圖。圖2A⑵至圖21^2)所繪示為根據(jù)圖IC中沿B_B’線的制造流程剖面圖。圖2A(3)至圖2F(3)所繪示為根據(jù)圖IC中沿C_C’線的制造流程剖面圖。圖3為繪示埋入式字線末端部分的剖面圖。圖4A⑴至圖4G⑴所繪示為根據(jù)圖IG中沿A-A’
圖4A⑵至圖4G(2)所繪示為根據(jù)圖IG中沿B-B’
圖5A⑴至圖5H⑴所繪示為根據(jù)圖IG中沿A-A’
圖5A⑵至圖5H⑵所繪示為根據(jù)圖IG中沿B-B’
圖6A(1)至圖6G⑴所繪示為根據(jù)圖IH中沿A-A’
圖6A⑵至圖6G(2)所繪示為根據(jù)圖IH中沿B-B’附圖標記說明100 :半導體基底101 :淺溝槽隔離結構102 :埋入式字線末端部分104 :半導體柱104a、104b :第一側面106 :埋入式位線106a、122a :導體層106b、122b :阻障層108 :位線接觸窗110:絕緣層
112:埋入式字線114:柵介電層116:延伸部118:連接電容節(jié)點120 :蓋層122:隔離結構124 :背柵極126、138、150 :掩模層128、152、152a :溝槽132、154、158、174、182、188 :溝填材料層134、136、156a、156b、160、172a、172b、176、186a、186b、190 :襯層140、142、164、166、168、194、196 :開口144、146、198 :絕緣層148 :層間絕緣層148a :犧牲層160a、176a、190a :改性部分162、178、192 :傾斜角摻質注入步驟170 :硬掩模層180、184:墊層W1、W2:尺寸
具體實施例方式本發(fā)明提出一種垂直溝道晶體管陣列，在下文中是以將本發(fā)明的垂直溝道晶體管陣列用于動態(tài)隨機存取存儲器為例做說明。圖IA為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的部分透視圖。為使附圖簡化，只繪示出半導體柱、埋入式位線、位線接觸窗、埋入式字線、電容節(jié)點等主要構件。圖IB為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的俯視圖。圖IC所繪示為圖IB的部分放大圖。圖ID所繪示為圖IC中沿A-A’線的剖面圖。 圖IE所繪示為圖IC中沿B-B’線的剖面圖。圖IF所繪示為圖IC中沿C-C’線的剖面圖。 圖IG及圖IH所繪示為本發(fā)明其他實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的俯視圖。請參照圖IA至圖1F，本發(fā)明的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器是設置在半導體基底100中。半導體基底100例如是硅基底。垂直溝道晶體管陣列包括多個半導體柱104、多條埋入式位線106、多條位線接觸窗108、絕緣層110、多個埋入式字線112、柵介電層114、隔離結構122、背柵極124。多個半導體柱104設置于半導體基底100中，排列成行和列的陣列，各半導體柱 104構成垂直溝道晶體管的有源區(qū)。多條埋入式位線106，平行設置于半導體基底100中，在行方向(Y方向)延伸。埋入式位線106例如是由導體層106a與阻障層106b構成。導體層106a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅銅鋁合金等。阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷 (Co)/氮化鈦(TiN)。多條位線接觸窗108分別設置于埋入式位線106的一側，埋入式位線106分別經(jīng)由位線接觸窗108電性連接同一行的半導體柱104。多條位線接觸窗108的材料包括金屬硅化物，例如是硅化鈦、硅化鈷等。絕緣層110設置于埋入式位線106與半導體基底100之間。多個埋入式字線112，平行設置于埋入式位線106上方，在列方向(X方向)延伸， 且隔著柵介電層114而連接同一列的半導體柱104。各埋入式字線112連接同一列的半導體柱104的第一側面104a，且一條埋入式字線112對應連接一列的半導體柱104。埋入式字線112可選擇性的具有多個延伸部116。各延伸部116設置于同一列的相鄰兩個半導體柱104之間。在本發(fā)明的實施例中，如圖IG或圖IH所示，各延伸部116填滿同一列的相鄰兩個半導體柱104之間的間隙。埋入式字線112例如是由導體層112a與阻障層112b構成。導體層112a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅銅鋁合金等。阻障層112b的材料例如是氮化鈦 (TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。在本發(fā)明的實施例中，如圖IH所示，阻障層112a包覆半導體柱104。隔離結構122設置于相鄰兩條埋入式字線112之間，隔離結構122為空氣間隙 (Air Gap)或絕緣層。當隔離結構122為絕緣層時，隔離結構122的材料例如是氧化硅、氮
化硅等。蓋層(Cap layer) 120設置于隔離結構122與埋入式字線112上。蓋層 (Caplayer) 120的材料例如是氧化娃、氮化娃等。背柵極124設置在同一列的半導體柱104的第二側面104b，第一側面104a與第二側面104b相對。背柵極124的材料例如是氮化鈦(TiN)、鈦(Ti) /氮化鈦(TiN)、鈷(Co)/ 氮化鈦(TiN)等。背柵極124可以保護半導體柱104，避免半導體柱104蝕刻工藝中被侵蝕。同時在操作本發(fā)明的半導體元件時，可以避免相鄰埋入式字線彼此干擾，而可以提高元件效能。如圖IA所示，半導體柱104的一端經(jīng)由位線接觸窗108連接埋入式位線106，半導體柱104的另一端連接電容節(jié)點118。本發(fā)明的垂直溝道晶體管陣列，在一列的半導體柱104上只設置一條埋入式字線 112，因此可以縮小元件的尺寸。而且，埋入式字線112可選擇性的具有多個延伸部116。各延伸部116設置于同一列的相鄰兩個半導體柱104之間，而可以增加元件的溝道面積，并可有效減少短溝道效應進而增加元件效能。在半導體柱104相對的兩側面分別設置埋入式字線112與背柵極124。背柵極124 可以保護半導體柱104，避免半導體柱104蝕刻工藝中被侵蝕。同時在操作本發(fā)明的半導體元件時，可以避免相鄰埋入式字線112彼此干擾，而可以提高元件效能。此外，在相鄰兩條埋入式字線112之間設置有隔離結構122，以隔離相鄰的埋入式字線112。接著說明本發(fā)明的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的制造方法。
第一實施例圖2A⑴至圖2M⑴所繪示為根據(jù)圖IC中沿A-A，線的制造流程剖面圖。2A(2) 至圖2M(2)所繪示為根據(jù)圖IC中沿B-B’線的制造流程剖面圖。圖2A(3)至圖2F(3)所繪示為根據(jù)圖IC中沿C-C’線的制造流程剖面圖。請參照圖2A(1)至圖2A (3)，提供半導體基底100。此半導體基底100例如是硅基。接著，在半導體基底100上形成一層掩模層126。掩模層126的材料例如是氮化娃。掩模層126的形成方法例如是化學氣相沉積法。然后，圖案化掩模層126與半導體基底100以形成多個溝槽128。多個溝槽128平行設置于半導體基底100中，在行方向(Y方向)延伸。之后，在半導體基底100上形成一層絕緣層110。絕緣層110的材料例如是氧化硅，絕緣層110的形成方法例如是化學氣相沉積法或是熱氧化法。請參照圖2B(1)至圖2B(3)，在溝槽128中形成溝填材料層132。溝填材料層132 的表面與溝槽128頂部表面相距尺寸Wl。溝填材料層132的材料例如是多晶硅。溝填材料層132的形成方法例如是先形成一層填滿溝槽128的材料層，然后進行回蝕刻工藝，移除部分該材料層。接著，在溝填材料層132所暴露的絕緣層110表面形成襯層134。襯層134的材料與絕緣層110的材料具有不同的蝕刻選擇性。襯層134的材料例如是氮化硅，襯層134的形成方法例如是化學氣相沉積法或是氮化法。然后，進行各向異性蝕刻工藝，而留下溝槽128側壁上的襯層134。請參照圖2C(1)至圖2C(3)，移除部分溝填材料層132，使溝填材料層132的表面與溝槽頂部表面相距尺寸W2，尺寸W2大于尺寸Wl。移除部分溝填材料層132的方法包括干式蝕刻法或濕式蝕刻法。接著，在半導體基底100上形成另一層襯層136。襯層136的材料與絕緣層110的材料、襯層134的材料具有不同的蝕刻選擇性。襯層136的材料例如是鈦、氮化鈦、鉭、氮化鉭和氮化鎢。襯層136的形成方法例如是化學氣相沉積法或物理氣相沉積法。然后，進行各向異性蝕刻工藝，而在溝填材料層132所暴露的絕緣層110與襯層134表面上留下襯層 136。接著，在半導體基底100上形成一層掩模層138，以填滿溝槽128。掩模層138的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的 TEOS氧化硅、摻硼與磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，圖案化掩模層138，以形成開口 140。開口 140暴露出溝槽128的一側的襯層136。圖案化掩模層 138的方法例如是光刻蝕刻法。請參照圖2D⑴至圖2D(3)，以掩模層138為掩模，移除溝槽128的一側的襯層 136。移除襯層136的方法例如是濕式蝕刻法或干式蝕刻法。溝槽128的一側的襯層136 被移除后，暴露出襯層134以及部分絕緣層110。在移除掩模層138之后，移除襯層134所暴露的絕緣層110，而形成暴露出半導體基底100的開口 142。此時，掩模層126表面的絕緣層110亦被移除。移除絕緣層110的方法包括濕式蝕刻法，例如以含氫氟酸的溶液作為蝕刻劑。請參照圖2E(1)至圖2E(3)，移除剩余的襯層136。移除剩余的襯層136的方法例如是濕式蝕刻法。接著，移除溝填材料層132，移除溝填材料層132的方法例如是干式蝕刻法。然后，依序于溝槽128中形成阻障層106b與導體層106a，其中導體層106a填滿溝槽 128。導體層106a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅銅鋁合金等。阻障層 106b例如是鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)。其中，阻障層106b中的鈦(Ti) 層或鈷(Co)層與半導體基底100產(chǎn)生反應而形成金屬硅化物層，此金屬硅化物層即作為位線接觸窗108。埋入式位線106分別經(jīng)由位線接觸窗108電性連接半導體基底100。請參照圖2F(1)至圖2F(3)，移除部分阻障層106b與導體層106a，使阻障層106b 與導體層106a表面位于半導體基底100表面與位線接觸窗108之間，而形成埋入式位線 106。移除部分阻障層106b與導體層106a的方法例如是濕式蝕刻法或干式蝕刻法。然后， 在埋入式位線106上依序形成絕緣層144與絕緣層146。絕緣層144的材料例如為氮化硅。絕緣層146的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法 (APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。在后續(xù)的工藝中，由于圖IC中沿C-C’線的剖面，皆與圖2F(3)相似，因此省略繪
/Jn ο請參照圖2G⑴至圖2G(2)，移除一部分的絕緣層146之后，在半導體基底 100上形成一層層間絕緣層148，此層間絕緣層148填滿溝槽128。層間絕緣層148的材料包括旋涂式介電材料(Spin-On Dielectric, SOD),如氫娃倍半氧化物(Hydrogen silsesquioxnane HSQ)、甲基娃倍半氧化物(Methylsilsesquioxane, MSQ)或有機材料等。 層間絕緣層148的形成方法例如先以旋轉涂布的方式形成旋涂式介電材料層后，對旋涂式介電材料層進行烘烤工藝。接著，進行平坦化工藝(例如化學機械拋光工藝或回蝕刻工藝)，移除部分旋涂式介電材料層，而露出掩模層126的表面。于半導體基底100上形成另一層掩模層150。掩模層150的材料例如是氮化娃。 掩模層150的形成方法例如是化學氣相沉積法。然后圖案化掩模層150、半導體基底100 與層間絕緣層148以形成多個溝槽152。圖案化掩模層150、半導體基底100與層間絕緣層 148的方法例如是光刻蝕刻工藝。多個溝槽152平行設置于半導體基底100中，在列方向 (X方向)延伸。多個溝槽152位于埋入式位線106上方。溝槽152與溝槽128將半導體基底100分割成多個半導體柱。請參照圖2H(1)至圖2H(2)，在半導體基底100上形成一層柵介電層114。柵介電層114的材料例如是氧化硅，柵介電層114的形成方法例如是化學氣相沉積法或是熱氧化法。柵介電層114形成于半導體柱表面。然后，依序于溝槽152中形成阻障層112b與導體層112a，其中導體層112a填滿溝槽152。導體層112a的材料包括金屬材料，例如鎢、銅、 鋁、銅鋁合金、硅銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、 鈷(Co)/氮化鈦(TiN)等。移除部分阻障層112b與導體層112a，使阻障層112b與導體層 112a表面低于半導體基底100表面。移除部分阻障層112b與導體層112a的方法例如是濕式蝕刻法或干式蝕刻法。請參照圖21 (I)至圖21 (2)，在溝槽152中形成溝填材料層154。溝填材料層154 的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的 TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分溝填材料層154，使溝填材料層154的表面低于溝槽152頂部表面。移除溝填材料層154 的方法例如是濕式蝕刻法或干式蝕刻法。接著，在溝槽152側壁形成襯層156a、156b。襯層 156a、156b的材料例如是多晶娃。襯層156a、156b的形成方法例如是先形成一層多晶娃層， 然后進行各向異性蝕刻工藝，而留下溝槽152側壁上的襯層156a、156b。襯層156a位于溝槽的第一側壁，襯層156b位于溝槽的第二側壁，第一側壁與第二側壁相對。請參照圖2J(1)至圖2J(2)，在溝槽152中形成另一層溝填材料層158。溝填材料層158的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后， 移除部分溝填材料層158，使溝填材料層158的表面低于溝槽152頂部表面，并暴露出襯層 156a、156b。于半導體基底100上形成襯層160,襯層160未填滿溝槽152。襯層160的材料例如是多晶硅。進行傾斜角摻質注入步驟162，對溝槽152頂部表面與溝槽152的側壁上的襯層160進行改性，形成改性部分160a。傾斜角摻質注入步驟162所注入的摻質例如是氧離
子、氮離子等。請參照圖2K(1)至圖2Κ(2)，移除溝槽152的側壁上的襯層160，留下來改性部分 160a形成圖案化掩模層。圖案化掩模層具有開口 164暴露溝槽側壁上的襯層156b，移除溝槽側壁上的襯層156b,以形成開口 166。襯層160的材料與襯層156a、156b的材料相同,在移除溝槽側壁上的襯層160的步驟中，同時移除溝槽側壁上的襯層156b，以形成開口 166。請參照圖2L(1)至圖2L(2)，移除開口 166所暴露的部分溝填材料層158與溝填材料層154，以形成開口 168。然后，移除圖案化掩模層。移除開口 166所暴露的部分溝填材料層158與溝填材料層154的方法例如是干式蝕刻法。移除溝槽側壁上的襯層156b，以形成開口 166的步驟前，還包括形成硬掩模層170覆蓋埋入式字線末端部分102 (如圖IB所示)O圖3為繪示埋入式字線末端部分的剖面圖。圖3為圖IB中沿1-1’線的剖面圖。 如圖1B、圖3所示，通過硬掩模層170覆蓋埋入式字線末端部分102，且埋入式字線112由淺溝槽隔離結構101所隔絕，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，進而避免造成元件短路或不正常連接。請參照圖2M(1)至圖2M(2)，在移除溝槽側壁上的襯層156a后，以剩余的溝填材料層154、158為掩模移除部分阻障層112b與導體層112a直到暴露出絕緣層146，以于溝槽152的一側(第一側壁)形成埋入式字線112，在溝槽152的另一側(第二側壁)形成背柵極124。在埋入式字線112與背柵極124之間形成隔離結構122。移除或保留剩余的溝填材料層154、158與掩模層150后，在隔離結構122與埋入式字線112上形成蓋層(Cap layer) 120。蓋層(Cap layer) 120的材料例如是氧化娃、氮化娃等。隔離結構122為空氣間隙(AirGap)或絕緣層。在實施例中，在溝槽152的另一側也可以不形成背柵極124。第二實施例圖4A⑴至圖4G⑴所繪示為根據(jù)圖IG中沿A-A’線的制造流程剖面圖。圖4A(2) 至圖4G⑵所繪示為根據(jù)圖IG中沿B-B’線的制造流程剖面圖。圖4A(1)至圖4G(1)是接續(xù)于圖2F(1);圖4A⑵至圖4G⑵是接續(xù)于圖2F⑵。請參照圖4A(1)至圖4A (2)，在半導體基底100上形成一層犧牲層148a，此犧牲層148a填滿溝槽128。犧牲層148a的材料包括旋涂式介電材料(Spin-On Dielectric, SOD),如氫娃倍半氧化物(Hydrogen silsesquioxnaneHSQ)、甲基娃倍半氧化物(Methyl silsesquioxane, MSQ)或有機材料等。犧牲層148a的形成方法例如先以旋轉涂布的方式形成旋涂式介電材料層后，對旋涂式介電材料層進行烘烤工藝。接著，進行平坦化工藝(例如化學機械拋光工藝或回蝕刻工藝)，移除部分旋涂式介電材料層，而露出掩模層126的表面。于半導體基底100上形成另一層掩模層150。掩模層150的材料例如是氮化娃。 掩模層150的形成方法例如是化學氣相沉積法。然后圖案化掩模層150、半導體基底100 與層間絕緣層148以形成多個溝槽152。圖案化掩模層150、半導體基底100與層間絕緣層 148的方法例如是光刻蝕刻工藝。多個溝槽152平行設置于半導體基底100中，在列方向 (X方向)延伸。多個溝槽152位于埋入式位線106上方。溝槽152與溝槽128將半導體基底100分割成多個半導體柱。請參照圖4B(1)至圖4B(2)，移除或保留掩模層150后，在半導體基底100上形成一層墊層180 (pad layer)。墊層180的材料例如是氧化娃,墊層180的形成方法例如是化學氣相沉積法或是熱氧化法。然后，在溝槽152側壁形成襯層172a、172b(liner layer)。襯層172a位于溝槽的第一側壁，襯層172b位于溝槽的第二側壁，第一側壁與第二側壁相對。 襯層172a、172b的材料例如是多晶硅。襯層172a、172b的形成方法例如是先形成一層多晶硅層，然后進行各向異性蝕刻工藝，而留下溝槽152側壁上的襯層172a、172b。于溝槽152 中形成溝填材料層174。溝填材料層174的材料例如為四乙氧基硅烷(TEOS)為反應氣體， 以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、 硼磷硅玻璃(BPSG)等材料。然后，移除部分溝填材料層174，使溝填材料層174的表面低于溝槽152頂部表面。移除部分溝填材料層174的方法例如是濕式蝕刻法或干式蝕刻法。請參照圖4C(1)至圖4C(2)，接著，移除部分襯層172a、172b，使襯層172a、172b的表面低于溝填材料層174頂部表面。于半導體基底100上形成襯層176,襯層176未填滿溝槽152。襯層176的材料例如是多晶硅。進行傾斜角摻質注入步驟178，對溝槽152頂部表面與溝槽152的側壁上的襯層176進行改性，形成改性部分176a。傾斜角摻質注入步驟 178所注入的摻質例如是氧離子、氮離子等。請參照圖4D(1)至圖4D(2)，移除溝槽152的側壁上的襯層176，留下來改性部分 176a形成圖案化掩模層。以圖案化掩模層為掩模，移除溝槽側壁上的襯層172a。襯層176 的材料與襯層172的材料相同，在移除溝槽側壁上的襯層176的步驟中，同時移除溝槽側壁上的襯層172a。然后，移除溝填材料層174。移除溝槽側壁上的襯層172a的步驟前，還包括形成硬掩模層170覆蓋埋入式字線末端部分102 (如圖IB所示)。通過硬掩模層170覆蓋埋入式字線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，避免造成元件短路或不正常連接。請參照圖4E(1)至圖4E (2)，移除圖案化掩模層(改性部分176a)、犧牲層148a與部分墊層180后,在半導體基底100上形成一層柵介電層114。柵介電層114的材料例如是氧化硅，柵介電層114的形成方法例如是化學氣相沉積法或是熱氧化法。柵介電層114形成于半導體柱表面。接著，依序于半導體基底100上形成阻障層112b與導體層112a，其中導體層112a填滿溝槽152。導體層112a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦 (TiN)等。請參照圖4F⑴至圖4F(2)，移除部分阻障層112b與導體層112a，使阻障層112b 與導體層112a表面低于襯層172b表面，而于溝槽152的一側形成埋入式字線112。于溝槽152中形成層間絕緣層148。層間絕緣層148的材料例如為四乙氧基硅烷 (TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的 TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分層間絕緣層148，使層間絕緣層148的表面低于襯層172b頂部表面。移除層間絕緣層148時，亦移除一部分的柵介電層114，而暴露出襯層172b。請參照圖4G(1)至圖4G(2)，移除溝槽側壁上的襯層172b，而形成隔離結構122。之后，在隔尚結構122與埋入式子線112上形成蓋層(Cap layer) 120。蓋層(Cap layer) 120 的材料例如是氧化硅、氮化硅等。隔離結構122為空氣間隙(Air Gap)或絕緣層。第三實施例圖5A⑴至圖5H⑴所繪示為根據(jù)圖IG中沿A-A’線的制造流程剖面圖。圖5A⑵ 至圖5H⑵所繪示為根據(jù)圖IG中沿B-B’線的制造流程剖面圖。圖5A(1)至圖5H(1)是接續(xù)于圖2F(1);圖5A⑵至圖5H⑵是接續(xù)于圖2F⑵。請參照圖5A(1)至圖5A(2)，在半導體基底100上形成一層層間絕緣層148，此層間絕緣層148填滿溝槽128。層間絕緣層148的材料包括旋涂式介電材料(Spin-On Dielectric, SOD),如氫娃倍半氧化物(Hydrogensilsesquioxnane HSQ)、甲基娃倍半氧化物(Methyl silsesquioxane,MSQ)或有機材料等。層間絕緣層148的形成方法例如先以旋轉涂布的方式形成旋涂式介電材料層后，對旋涂式介電材料層進行烘烤工藝。接著，進行平坦化工藝(例如化學機械拋光工藝或回蝕刻工藝)，移除部分旋涂式介電材料層，而露出掩模層126的表面。于半導體基底100上形成另一層掩模層150。掩模層150的材料例如是氮化娃。 掩模層150的形成方法例如是化學氣相沉積法。然后圖案化掩模層150、半導體基底100 與層間絕緣層148以形成多個溝槽152。圖案化掩模層150、半導體基底100與層間絕緣層 148的方法例如是光刻蝕刻工藝。多個溝槽152平行設置于半導體基底100中，在列方向 (X方向)延伸。多個溝槽152位于埋入式位線106上方。溝槽152與溝槽128將半導體基底100分割成多個半導體柱。于半導體基底100上形成一層柵介電層114。柵介電層114的材料例如是氧化硅， 柵介電層114的形成方法例如是化學氣相沉積法或是熱氧化法。柵介電層114形成于半導體柱表面。然后，在溝槽152中形成溝填材料層182。溝填材料層182的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分溝填材料層182，使溝填材料層182的表面低于溝槽152頂部表面。請參照圖5B(1)至圖5B(2)，在半導體基底100上形成墊層184。墊層184的材料與柵介電層114的材料具有不同的蝕刻選擇性。墊層184的材料例如是氮化硅，墊層184 的形成方法例如是化學氣相沉積法或是氮化法。然后，進行各向異性蝕刻工藝，而留下溝槽 152側壁上的墊層184。然后，移除部分溝填材料層182，使溝填材料層182的表面與溝槽頂部表面相距尺寸變大。接著,在溝填材料層182所暴露的墊層184表面形成襯層186a、186b。襯層186a、 186b的材料與墊層184的材料具有不同的蝕刻選擇性。襯層186a、186b的材料例如是多晶硅，襯層186a、186b的形成方法例如是化學氣相沉積法。然后，進行各向異性蝕刻工藝，而留下溝槽152側壁上的襯層186a、186b。于溝槽152中形成溝填材料層188。溝填材料層188的材料例如為四乙氧基硅烷 (TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的 TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分溝填材料層188，使溝填材料層188的表面低于溝槽152頂部表面。請參照圖5C(1)至圖5C(2)，接著，移除部分襯層186，使襯層186的表面低于溝填材料層188頂部表面。于半導體基底100上形成襯層190,襯層190未填滿溝槽152。襯層 190的材料例如是多晶硅。進行傾斜角摻質注入步驟192，對溝槽152頂部表面與溝槽152 的側壁上的襯層190進行改性，形成改性部分190a。傾斜角摻質注入步驟192所注入的摻質例如是氧離子、氮離子等。請參照圖OT(I)至圖(2)，移除溝槽152的側壁上的襯層190，留下來改性部分 190a形成圖案化掩模層。以圖案化掩模層為掩模，移除溝槽側壁上的襯層186a。襯層190 的材料與襯層186a的材料相同，在移除溝槽側壁上的襯層190的步驟中，同時移除溝槽側壁上的襯層186a。然后，以圖案化掩模層及墊層184為掩模，移除部分溝填材料層182與柵介電層114以形成開口 194。移除溝槽側壁上的襯層190的步驟前，還包括形成硬掩模層 170覆蓋埋入式字線末端部分102 (如圖IB所示)。通過硬掩模層170覆蓋埋入式字線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，避免造成元件短路或不正常連接。請參照圖5E(1)至圖5E(2)，移除圖案化掩模層(改性部分190a)與溝填材料層 188后，移除部分層間絕緣層148以形成開口 196。請參照圖5F(1)至圖5F(2)，移除溝槽152—側的墊層184后，在半導體基底100 上形成另一層柵介電層114a。柵介電層114a的材料例如是氧化硅，柵介電層114a的形成方法例如是化學氣相沉積法或是熱氧化法。柵介電層114a形成于半導體柱表面。接著，依序于半導體基底100上形成阻障層112b與導體層112a，其中導體層112a填滿溝槽152及開口 196。導體層112a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。然后， 移除部分阻障層112b與導體層112a,使阻障層112b與導體層112a表面低于襯層186b表面，而于溝槽152的一側形成埋入式字線112。請參照圖5G(1)至圖5G(2)，在溝槽152中形成絕緣層198。絕緣層198的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分絕緣層198，使絕緣層198的表面低于襯層186b頂部表面。移除絕緣層198時，亦移除一部分的柵介電層114a,而暴露出襯層186b。請參照圖5H(1)至圖5H(2)，移除溝槽側壁上的襯層186b，而形成隔離結構122。 之后，在隔離結構122與絕緣層198上形成蓋層(Cap layer) 120。蓋層(Cap layer) 120的材料例如是氧化硅、氮化硅等。隔離結構122為空氣間隙(Air Gap)或絕緣層。第四實施例圖6A⑴至圖6G⑴所繪示為根據(jù)圖IH中沿A-A’線的制造流程剖面圖。圖6A(2) 至圖6G⑵所繪示為根據(jù)圖IH中沿B-B’線的制造流程剖面圖。圖6A(1)至圖6G(1)是接續(xù)于圖2F(1);圖6A⑵至圖6G⑵是接續(xù)于圖2F⑵。請參照圖6A⑴至圖6A(2)，在半導體基底100上形成一層犧牲層148a。犧牲層148a的材料包括旋涂式介電材料(Spin-On Dielectric, SOD),如氫娃倍半氧化物 (Hydrogen silsesquioxnane HSQ)、甲基娃倍半氧化物(Methylsilsesquioxane,MSQ)或有機材料等。犧牲層148a的形成方法例如先以旋轉涂布的方式形成旋涂式介電材料層后，對旋涂式介電材料層進行烘烤工藝。接著，進行回蝕刻工藝，移除部分旋涂式介電材料層，而使旋涂式介電材料層的表面低于半導體基底100的表面。然后,在犧牲層148a上形成一層層間絕緣層148，此層間絕緣層148填滿溝槽128。層間絕緣層148的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。于半導體基底100上形成另一層掩模層150。掩模層150的材料例如是氮化娃。 掩模層150的形成方法例如是化學氣相沉積法。然后圖案化掩模層150、半導體基底100、 層間絕緣層148與犧牲層148a以形成多個溝槽152。圖案化掩模層150、半導體基底100、 層間絕緣層148與犧牲層148a的方法例如是光刻蝕刻工藝。多個溝槽152平行設置于半導體基底100中，在列方向(X方向)延伸。多個溝槽152位于埋入式位線106上方。溝槽 152與溝槽128將半導體基底100分割成多個半導體柱。請參照圖6B(1)至圖6B (2)，移除犧牲層148a，而在層間絕緣層148下方、埋入式位線上方形成溝槽152a。于半導體基底100上形成一層柵介電層114。柵介電層114的材料例如是氧化硅，柵介電層114的形成方法例如是化學氣相沉積法或是熱氧化法。柵介電層114形成于半導體柱表面。然后，依序于溝槽152、溝槽152a中形成阻障層112b與導體層112a，其中導體層112a填滿溝槽152、溝槽152a。導體層112a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅銅鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦 (TiN)、鈷(Co)/氮化鈦(TiN)等。移除部分阻障層112b與導體層112a，使阻障層112b與導體層112a表面低于半導體基底100表面，且略高于層間絕緣層148的下表面。移除部分阻障層112b與導體層112a的方法例如是濕式蝕刻法或干式蝕刻法。請參照圖6C(1)至圖6C(2)，在溝槽152中形成溝填材料層154。溝填材料層154 的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的 TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分溝填材料層154，使溝填材料層154的表面低于溝槽152頂部表面。接著，在溝槽152側壁形成襯層156a、156b。襯層156a、156b的材料例如是多晶娃。襯層156a、156b的形成方法例如是先形成一層多晶硅層，然后進行各向異性蝕刻工藝，而留下溝槽152側壁上的襯層 156a、156b。請參照圖6D(1)至圖6D(2)，在溝槽152中形成另一層溝填材料層158。溝填材料層158的材料例如為四乙氧基硅烷(TEOS)為反應氣體，以常壓化學氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，移除部分溝填材料層158，使溝填材料層158的表面低于溝槽152頂部表面，并暴露出襯層 156a、156b。于半導體基底100上形成襯層160,襯層160未填滿溝槽152。襯層160的材料例如是多晶硅。進行傾斜角摻質注入步驟162，對溝槽152頂部表面與溝槽152的側壁上的襯層160進行改性，形成改性部分160a。傾斜角摻質注入步驟162所注入的摻質例如是氧離
子、氮離子等。請參照圖6E(1)至圖6E(2)，移除溝槽152的側壁上的襯層160，留下來改性部分 160a形成圖案化掩模層。圖案化掩模層具有開口 164暴露溝槽側壁上的襯層156b。移除溝槽側壁上的襯層156b,以形成開口 166。襯層160的材料與襯層156的材料相同,在移除溝槽側壁上的襯層160的步驟中，同時移除溝槽側壁上的襯層156b，以形成開口 166。請參照圖6F(1)至圖6F(2)，移除開口 166所暴露的部分溝填材料層158與溝填材料層154，以形成開口 168。然后，移除圖案化掩模層。移除開口 166所暴露的部分溝填材料層158與溝填材料層154的方法例如是干式蝕刻法。移除溝槽側壁上的襯層156b，以形成開口 168的步驟前，還包括形成硬掩模層170覆蓋埋入式字線末端部分102 (如圖IB所示)O圖3為繪示埋入式字線末端部分的剖面圖。如圖1B、圖3所示，通過硬掩模層170 覆蓋埋入式字線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，避免造成元件短路或不正常連接。請參照圖6G(1)至圖6G(2)，在移除溝槽側壁上的襯層156a后，以剩余的溝填材料層154、158為掩模移除部分阻障層112b與導體層112a直到暴露出絕緣層146，以于溝槽 152的側形成埋入式字線112。在埋入式字線112之間形成隔離結構122。移除或保留剩余的溝填材料層154、158與掩模層150后，在隔離結構122與埋入式字線112上形成蓋層 (Cap layer) 120。蓋層(Cap layer) 120的材料例如是氧化娃、氮化娃等。隔離結構122為空氣間隙(AirGap)或絕緣層。在實施例中，在溝槽152的另一側也可以不形成背柵極124。在上述實施例中，形成多條埋入式字線的步驟中，采用形成襯層160、176、190后， 以傾斜角離子注入法對襯層改性，移除未改性的襯層而形成圖案化掩模層。由于未使用到光刻技術，因此可以制作做出尺寸較小的開口。通過硬掩模層170覆蓋埋入式字線末端部分102，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，避免造成元件短路或不正常連接。綜上所述，在本發(fā)明的垂直溝道晶體管陣列及其制造方法中，在一列的半導體柱上只設置一條埋入式字線，因此可以縮小元件的尺寸。而且，埋入式字線可選擇性的具有多個延伸部。各延伸部設置于同一列的相鄰兩個半導體柱之間，而可以增加元件的溝道面積， 并可有效減少短溝道效應進而增加元件效能。在半導體柱相對的兩側面分別設置埋入式字線與背柵極。背柵極可以保護半導體柱，避免半導體柱在蝕刻工藝中被侵蝕。同時在操作本發(fā)明的半導體元件時，可以避免相鄰埋入式字線彼此干擾，而可以提高元件效能。此外，在相鄰兩條埋入式字線之間設置有隔離結構，以隔離相鄰的埋入式字線。在形成多條埋入式字線的步驟中，采用形成襯層后，以傾斜角離子注入法對襯層改性，移除未改性的襯層而形成圖案化掩模層。由于未使用到光刻技術，因此可以制作做出尺寸較小的開口。通過硬掩模層覆蓋埋入式字線末端部分，可以避免蝕刻液浸滲至半導體元件陣列的周邊區(qū)域，避免造成元件短路或不正常連接。雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明，任何本領域一般技術人員，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求所界定為準。
權利要求
1.一種垂直溝道晶體管陣列，包括多個半導體柱，設置于半導體基底中，排列成行和列的陣列，各半導體柱構成垂直溝道晶體管的有源區(qū)；多條埋入式位線，平行設置于該半導體基底中，在行方向延伸，該多條埋入式位線電性連接同一行的該多個半導體柱；多條埋入式字線，平行設置于該多條埋入式位線上方，在列方向延伸，且隔著柵介電層而連接同一列的該多個半導體柱，其中各埋入式字線連接同一列的該多個半導體柱的第一側面，且一條埋入式字線對應連接一列的該多個半導體柱。
2.如權利要求I所述的垂直溝道晶體管陣列，其中該多條埋入式字線中的相鄰兩條之間設置有隔離結構。
3.如權利要求2所述的垂直溝道晶體管陣列，其中該隔離結構與該埋入式字線上設置有蓋層。
4.如權利要求I所述的垂直溝道晶體管陣列，其中該隔離結構為空氣間隙或絕緣層。
5.如權利要求I所述的垂直溝道晶體管陣列，還包括背柵極，該背柵極設置在同一列的該多個半導體柱的第二側面，該第一側面與該第二側面相對。
6.如權利要求I所述的垂直溝道晶體管陣列，其中各埋入式字線包括導體層；以及阻障層，設置于該導體層與該多個半導體柱之間。
7.如權利要求I所述的垂直溝道晶體管陣列，其中各埋入式字線包括多個延伸部，各延伸部設置于同一列的該多個半導體柱中的相鄰兩個之間。
8.如權利要求7所述的垂直溝道晶體管陣列，其中各埋入式字線包括導體層；以及阻障層，設置于該導體層與該多個半導體柱之間。
9.如權利要求8所述的垂直溝道晶體管陣列，其中該阻障層包覆該多個半導體柱。
10.一種垂直溝道晶體管陣列的制造方法，包括提供半導體基底；于該半導體基底中形成多個第一溝槽，該多個第一溝槽平行排列，且在行方向延伸； 于該多個第一溝槽的底部形成多條埋入式位線，該多條埋入式位線電性連接該半導體基底；于該半導體基底中形成多個第二溝槽，該多個第二溝槽平行排列，且在列方向延伸，該多個第一溝槽與該多個第二溝槽將該半導體基底分割成多個半導體柱；于該多個半導體柱表面形成柵介電層；于該多個第二溝槽的底部形成多條埋入式字線，各埋入式字線分別位于各第二溝槽的第一側壁，各埋入式字線連接同一列的該多個半導體柱的第一側面，且一條埋入式字線對應連接一列的該多個半導體柱；以及于各第二溝槽的第二側壁與各埋入式字線之間分別形成隔離結構，該第一側壁與該第二側壁相對。
11.如權利要求10所述的垂直溝道晶體管陣列的制造方法，其中該隔離結構為空氣間隙或絕緣層。
12.如權利要求10所述的垂直溝道晶體管陣列的制造方法，其中形成該隔離結構的步驟之后，還包括于該隔離結構與該多條埋入式字線上形成蓋層。
13.如權利要求10所述的垂直溝道晶體管陣列的制造方法，其中形成多條埋入式字線的步驟包括于該多個第二溝槽中依序形成第一阻障層與第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低于該半導體基底表面；以及圖案化該第一阻障層與該第一導體層，在該多個第二溝槽的該第一側壁形成該多條埋入式字線，并于該多個第二溝槽的該第二側壁與各埋入式字線之間分別形成開口。
14.如權利要求13所述的垂直溝道晶體管陣列的制造方法，其中圖案化該第一阻障層與該第一導體層的步驟中，位于該多個第二溝槽的該第二側壁的該第一阻障層被保留下來。
15.如權利要求13所述的垂直溝道晶體管陣列的制造方法，其中圖案化該第一阻障層與該第一導體層的步驟包括于該多個第二溝槽中形成第一溝填材料層，該第一溝填材料層的表面低于該多個第二溝槽頂部表面；于該多個第二溝槽側壁形成第一襯層；于該多個第二溝槽中形成第二溝填材料層，該第二溝填材料層的表面低于該多個第二溝槽頂部表面，并暴露出該第一襯層；于該半導體基底上形成圖案化掩模層，該圖案化掩模層具有第一開口暴露該多個第二溝槽的該第二側壁上的該第一襯層；移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成第二開口 ；移除該第二開口所暴露的部分該第一溝填材料層與該第二溝填材料層；移除該圖案化掩模層與該多個第二溝槽的該第一側壁上的該第一襯層；以及以剩余的該第一溝填材料層與該第二溝填材料層為掩模移除部分該第一阻障層與該第一導體層，以形成該多條埋入式字線。
16.如權利要求15所述的垂直溝道晶體管陣列的制造方法，其中在移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口的步驟前，還包括形成硬掩模覆蓋該多條埋入式字線末端部分。
17.如權利要求15所述的垂直溝道晶體管陣列的制造方法，其中于該半導體基底上形成該圖案化掩模層的步驟包括于該半導體基底上形成第二襯層，該第二襯層未填滿該多個第二溝槽；進行傾斜角摻質注入步驟，對該多個第二溝槽頂部表面與該多個第二溝槽的該第一側壁上的該第二襯層進行改性；移除該多個第二溝槽的該第二側壁上的該第二襯層，以形成該圖案化掩模層。
18.如權利要求17所述的垂直溝道晶體管陣列的制造方法，其中該第二襯層的材料與該第一襯層的材料相同，在移除該多個第二溝槽的該第二側壁上的該第二襯層的步驟中， 同時移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口。
19.如權利要求10所述的垂直溝道晶體管陣列的制造方法，其中形成多條埋入式字線的步驟包括于該多個第一溝槽填入犧牲層后，形成該多個第二溝槽；于該多個第二溝槽側壁形成第一襯層；于該多個第二溝槽中形成溝填材料層，該溝填材料層的表面低于該多個第二溝槽頂部表面，并暴露出該第一襯層；于該半導體基底上形成圖案化掩模層，該圖案化掩模層具有第一開口暴露該多個第二溝槽的該第二側壁上的該第一襯層；移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成第二開口 ；移除該圖案化掩模層、該溝填材料層與該犧牲層；于該半導體基底上依序形成第一阻障層與第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低于該第一襯層表面，以于該多個第二溝槽的該第一側壁形成該多條埋入式字線，其中該多條埋入式字線包括多個延伸部，各延伸部設置于同一列的該多個半導體柱中的相鄰兩個之間；以及移除該第一襯層，在該多個第二溝槽的該第二側壁與各埋入式字線之間分別形成開□。
20.如權利要求19所述的垂直溝道晶體管陣列的制造方法，其中在移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口的步驟前，還包括形成硬掩模覆蓋該多條埋入式字線末端部分。
21.如權利要求19所述的垂直溝道晶體管陣列的制造方法，其中于該半導體基底上形成該圖案化掩模層的步驟包括于該半導體基底上形成第二襯層，該第二襯層未填滿該多個第二溝槽；進行傾斜角摻質注入步驟，對該多個第二溝槽頂部表面與該多個第二溝槽的該第一側壁上的該第二襯層進行改性；移除該多個第二溝槽的該第二側壁上的該第二襯層，以形成該圖案化掩模層。
22.如權利要求21所述的垂直溝道晶體管陣列的制造方法，其中該第二襯層的材料與該第一襯層的材料相同，在移除該多個第二溝槽的該第二側壁上的該第二襯層的步驟中， 同時移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口。
23.如權利要求10所述的垂直溝道晶體管陣列的制造方法，其中于形成多條埋入式字線的步驟包括于該半導體基底上形成絕緣層后，形成該多個第二溝槽；于該多個第二溝槽中形成第一溝填材料層，該第一溝填材料層的表面與該多個第二溝槽頂部表面相距第一尺寸；于該第一溝填材料層所暴露的該絕緣層表面形成墊層；移除部分該第一溝填材料層，使該第一溝填材料層的表面與該溝槽頂部表面相距第二尺寸，該第二尺寸大于該第一尺寸；于該第一溝填材料層所暴露的該絕緣層與該墊層表面形成第一襯層；于該多個第二溝槽中形成第二溝填材料層，該第二溝填材料層的表面低于該多個第二溝槽頂部表面，并暴露出該第一襯層；于該半導體基底上形成圖案化掩模層，該圖案化掩模層具有第一開口暴露該多個第二溝槽的該第二側壁上的該第一襯層；移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成第二開口 ；移除該圖案化掩模層與該第二溝填材料層；移除該墊層所暴露的部分該第一溝填材料層與該絕緣層；于該半導體基底上依序形成第一阻障層與第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低于該第一襯層表面，以于該多個第二溝槽的該第一側壁形成該多條埋入式字線，其中該多條埋入式字線包括多個延伸部，各延伸部設置于同一列的該多個半導體柱中的相鄰兩個之間；以及移除該第一襯層，在該多個第二溝槽的該第二側壁與各埋入式字線之間分別形成開□。
24.如權利要求23所述的垂直溝道晶體管陣列的制造方法，其中在移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口的步驟前，還包括形成硬掩模覆蓋該多條埋入式字線末端部分。
25.如權利要求24所述的垂直溝道晶體管陣列的制造方法，其中于該半導體基底上形成該圖案化掩模層的步驟包括于該半導體基底上形成第二襯層，該第二襯層未填滿該多個第二溝槽；進行傾斜角摻質注入步驟，對該多個第二溝槽頂部表面與該多個第二溝槽的該第一側壁上的該第二襯層進行改性；移除該多個第二溝槽的該第二側壁上的該第二襯層，以形成該圖案化掩模層。
26.如權利要求25所述的垂直溝道晶體管陣列的制造方法，其中該第二襯層的材料與該第一襯層的材料相同，在移除該多個第二溝槽的該第二側壁上的該第二襯層的步驟中， 同時移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口。
27.如權利要求10所述的垂直溝道晶體管陣列的制造方法，其中形成多條埋入式字線的步驟包括于該半導體基底上依序形成犧牲層與絕緣層后，形成該多個第二溝槽；移除該犧牲層，而于該多條埋入式位線上方形成多個第三溝槽；于該多個第二溝槽及該多個第三溝槽中依序形成第一阻障層與第一導體層；移除部分該第一阻障層與該第一導體層，使該第一阻障層與該第一導體層的表面低于該半導體基底表面；以及圖案化該第一阻障層與該第一導體層，在該多個第二溝槽的該第一側壁形成該多條埋入式字線，并于該多個第二溝槽的該第二側壁與各埋入式字線之間分別形成開口，其中該多條埋入式字線包括多個延伸部，各延伸部設置于同一列的該多個半導體柱中的相鄰兩個之間。
28.如權利要求27所述的垂直溝道晶體管陣列的制造方法，其中圖案化該第一阻障層與該第一導體層的步驟中，位于該多個第二溝槽的該第二側壁的該第一阻障層被保留下來。
29.如權利要求27所述的垂直溝道晶體管陣列的制造方法，其中圖案化該第一阻障層與該第一導體層的步驟包括于該多個第二溝槽中形成第一溝填材料層，該第一溝填材料層的表面低于該多個第二溝槽頂部表面；于該多個第二溝槽側壁形成第一襯層；于該多個第二溝槽中形成第二溝填材料層，該第二溝填材料層的表面低于該多個第二溝槽頂部表面，并暴露出該第一襯層；于該半導體基底上形成圖案化掩模層，該圖案化掩模層具有第一開口暴露該多個第二溝槽的該第二側壁上的該第一襯層；移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成第二開口 ；移除該第二開口所暴露的部分該第一溝填材料層與該第二溝填材料層；移除該圖案化掩模層與該多個第二溝槽的該第一側壁上的該第一襯層；以及以剩余的該第一溝填材料層與該第二溝填材料層為掩模移除部分該第一阻障層與該第一導體層，以形成該多條埋入式字線。
30.如權利要求29所述的垂直溝道晶體管陣列的制造方法，其中在移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口的步驟前，還包括形成硬掩模覆蓋該多條埋入式字線末端部分。
31.如權利要求29所述的垂直溝道晶體管陣列的制造方法，其中于該半導體基底上形成該圖案化掩模層的步驟包括于該半導體基底上形成第二襯層，該第二襯層未填滿該多個第二溝槽；進行傾斜角摻質注入步驟，對該多個第二溝槽頂部表面與該多個第二溝槽的該第一側壁上的該第二襯層進行改性；移除該多個第二溝槽的該第二側壁上的該第二襯層，以形成該圖案化掩模層。
32.如權利要求31所述的垂直溝道晶體管陣列的制造方法，其中該第二襯層的材料與該第一襯層的材料相同，在移除該多個第二溝槽的該第二側壁上的該第二襯層的步驟中， 同時移除該多個第二溝槽的該第二側壁上的該第一襯層，以形成該第二開口。
全文摘要
本發(fā)明公開一種垂直溝道晶體管陣列及其制作方法。該垂直溝道晶體管陣列包括多條埋入式位線、多條位線接觸窗、多個埋入式字線與漏電流隔離結構。多個半導體柱構成垂直溝道晶體管的有源區(qū)。多條埋入式位線平行設置于半導體基底中，在行方向延伸。多條位線接觸窗分別設置于埋入式位線的一側。多條埋入式字線，平行設置于埋入式位線上方，在列方向延伸，且隔著柵介電層而連接同一列的半導體柱。漏電流隔離結構設置于埋入式位線末端部分，以避免相鄰位線接觸窗之間產(chǎn)生漏電流。
文檔編號H01L27/108GK102610612SQ201110085789
公開日2012年7月25日 申請日期2011年4月7日 優(yōu)先權日2011年1月18日
發(fā)明者永井享浩 申請人:力晶科技股份有限公司