專利名稱：提高驅(qū)動(dòng)電流的雙層nFET埋設(shè)應(yīng)激物元件和集成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)及其制造方法。特別地，本發(fā)明涉及用于η溝道場(chǎng)效應(yīng)晶體管(nFET)的雙層埋設(shè)應(yīng)激物元件以及雙層nFET埋設(shè)應(yīng)激物元件的制造方法，該雙層nFET埋設(shè)應(yīng)激物元件顯著減小了缺陷密度并且沒有注入損壞。
背景技術(shù)：
半導(dǎo)體器件的襯底內(nèi)的機(jī)械應(yīng)力廣泛地用于調(diào)整諸如驅(qū)動(dòng)電流的器件性能。例如，在一般的硅技術(shù)中，晶體管的溝道沿著硅的{110}面取向。在這種配置下，當(dāng)溝道在膜方向上處于壓應(yīng)力之下和/或在垂直于溝道的方向上處于張應(yīng)力之下時(shí)，空穴的遷移率提高，而當(dāng)硅膜在膜方向上處于張應(yīng)力之下和/或在垂直于溝道的方向上處于壓應(yīng)力之下時(shí)，電子的遷移率提高。因此，壓應(yīng)力和/或張應(yīng)力可有利地產(chǎn)生在P溝道場(chǎng)效應(yīng)晶體管(PFET)和/或η溝道場(chǎng)效應(yīng)晶體管(nFET)的溝道區(qū)域中，以便提高這些器件的性能。一種產(chǎn)生所希望的應(yīng)力硅溝道區(qū)域的可行途徑是在互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件的源極和漏極區(qū)域內(nèi)形成埋設(shè)的SiGe或Si:C應(yīng)激物(即應(yīng)力阱)，以在位于源極區(qū)域和漏極區(qū)域之間的溝道區(qū)域中誘發(fā)壓應(yīng)力或張應(yīng)力。例如，已經(jīng)證明，在ρ溝道硅晶體管中通過采用在源極和漏極區(qū)域中埋設(shè)的SiGe應(yīng)激物可顯著提高空穴遷移率。對(duì)于η溝道硅晶體管，也已經(jīng)證明，通過采用選擇性的Si:C(其中C是取代的)可提高電子遷移率。當(dāng)Si:C應(yīng)激物在Si的取代位置包括高含量C時(shí)，可向Si溝道施加較高的張應(yīng)力。然而，在Si的取代位置具有高含量C的情況下極難于獲得對(duì)氧化物和氮化物的選擇性，這是由于Si中的極低碳可溶性(在小于10_6的量級(jí))以及Si:C前體的反應(yīng)氣體對(duì)于獲得選擇性的不相容性。此外，在典型的互補(bǔ)金屬氧化物半導(dǎo)體(CM0Q工藝中集成埋設(shè)的Si:C很困難，這是因?yàn)樽⑷牍に嚮蛲嘶鸸に嚳墒孤裨O(shè)的Si C完全松弛。在包括埋設(shè)Si C應(yīng)激物的現(xiàn)有技術(shù)工藝中，在埋設(shè)的Si:C應(yīng)激物中摻雜劑擴(kuò)散是不可控的并且產(chǎn)生高缺陷密度。

發(fā)明內(nèi)容
本發(fā)明公開一種包括雙層nFET埋設(shè)應(yīng)激物元件的半導(dǎo)體結(jié)構(gòu)。在此應(yīng)用中采用的雙層nFET埋設(shè)應(yīng)激物元件克服了與現(xiàn)有技術(shù)的Si C埋設(shè)應(yīng)激物元件相關(guān)的問題。此外，雙層nFET埋設(shè)應(yīng)激物元件可集成到任何CMOS工藝流程中。另外，雙層nFET埋設(shè)應(yīng)激物元件包括無注入損壞的第一外延半導(dǎo)體材料的第一層，第一外延半導(dǎo)體材料具有與半導(dǎo)體襯底的晶格常數(shù)不同的晶格常數(shù)并且在nFET柵極堆疊體的器件溝道中施加張應(yīng)力。典型地并且在半導(dǎo)體由硅組成時(shí)，雙層nFET埋設(shè)應(yīng)激物元件的第一層由Si:C組成。雙層nFET埋設(shè)應(yīng)激物元件還包括第二外延半導(dǎo)體材料的第二層，第二外延半導(dǎo)體材料具有低于第一外延半導(dǎo)體材料的摻雜劑擴(kuò)散阻力。雙層nFET埋設(shè)應(yīng)激物元件的第二層設(shè)置在雙層nFET埋設(shè)應(yīng)激物元件的第一層的上表面上。典型地并且在半導(dǎo)體由硅組成時(shí)，雙層nFET埋設(shè)應(yīng)激物元件的第二層由硅組成。雙層nFET埋設(shè)應(yīng)激物元件的第二層包括注入的源極/漏極區(qū)域。在本發(fā)明的一個(gè)方面中，提供一種半導(dǎo)體結(jié)構(gòu)，其包括雙層nFET埋設(shè)應(yīng)激物元件。該結(jié)構(gòu)包括至少一個(gè)nFET柵極堆疊體，設(shè)置在半導(dǎo)體襯底的上表面上。雙層nFET埋設(shè)應(yīng)激物元件實(shí)質(zhì)上設(shè)置在成對(duì)的凹陷區(qū)域內(nèi)至少一個(gè)nFET柵極堆疊體的底部，成對(duì)的凹陷區(qū)域位于至少一個(gè)nFET柵極堆疊體的相反側(cè)上。雙層nFET埋設(shè)應(yīng)激物元件包括第一外延半導(dǎo)體材料的第一層和第二外延半導(dǎo)體材料的第二層，第一外延半導(dǎo)體材料具有與半導(dǎo)體襯底的晶格常數(shù)不同的晶格常數(shù)，并且在至少一個(gè)nFET柵極堆疊體下設(shè)置的器件溝道中施加張應(yīng)力，第二外延半導(dǎo)體材料具有低于第一外延半導(dǎo)體材料的摻雜劑擴(kuò)散阻力。該結(jié)構(gòu)還包括源極/漏極區(qū)域，設(shè)置在雙層nFET埋設(shè)應(yīng)激物元件的第二層內(nèi)，而不是雙層nFET埋設(shè)應(yīng)激物元件的第一層內(nèi)。在一個(gè)優(yōu)選實(shí)施例中，提供一種半導(dǎo)體結(jié)構(gòu)，其包括至少一個(gè)nFET柵極堆疊體，設(shè)置在半導(dǎo)體襯底的上表面上。雙層nFET埋設(shè)應(yīng)激物元件實(shí)質(zhì)上設(shè)置在成對(duì)的凹陷區(qū)域內(nèi)至少一個(gè)nFET柵極堆疊體的底部，成對(duì)的凹陷區(qū)域位于至少一個(gè)nFET柵極堆疊體的相反側(cè)上。雙層nFET埋設(shè)應(yīng)激物元件包括由Si:C組成的第一層和由硅組成的第二層，第二層優(yōu)選摻雜有磷，其設(shè)置在Si: C的第一層的上面。該結(jié)構(gòu)還包括源極/漏極區(qū)域，設(shè)置在雙層nFET埋設(shè)應(yīng)激物元件的第二層內(nèi)，而不在雙層nFET埋設(shè)應(yīng)激物元件的第一層內(nèi)。在本發(fā)明的另一個(gè)方面中，提供一種包括雙層nFET埋設(shè)應(yīng)激物元件的半導(dǎo)體結(jié)構(gòu)的制造方法。該方法包括在nFET柵極堆疊體的底部處在半導(dǎo)體襯底內(nèi)形成成對(duì)的凹陷區(qū)域。雙層nFET埋設(shè)應(yīng)激物元件形成在每一個(gè)凹陷區(qū)域內(nèi)。雙層nFET應(yīng)激物元件包括第一外延半導(dǎo)體材料的第一層和第二外延半導(dǎo)體材料的第二層，第一外延半導(dǎo)體材料具有與半導(dǎo)體襯底的晶格常數(shù)不同的晶格常數(shù)，并且在至少一個(gè)nFET柵極堆疊體下設(shè)置的器件溝道中施加張應(yīng)力，第二外延半導(dǎo)體材料具有低于第一外延半導(dǎo)體材料的摻雜劑擴(kuò)散阻力。間隔體(即外部間隔體)形成為鄰接nFET柵極堆疊體。間隔體的基底覆蓋雙層nFET應(yīng)激物元件的第一層的上表面，并且延伸在雙層nFET應(yīng)激物元件的第二層的上表面上。源極/漏極區(qū)域采用間隔體作為離子注入掩模形成在雙層nFET埋設(shè)應(yīng)激物元件的第二層內(nèi)，而不形成在雙層nFET應(yīng)激物元件的所述第一層內(nèi)。


圖1是示出在本發(fā)明的一個(gè)實(shí)施例中可采用的初始結(jié)構(gòu)的示意圖(通過橫截面圖)，該初始結(jié)構(gòu)包括具有在半導(dǎo)體襯底的上表面上設(shè)置的至少一個(gè)nFET柵極堆疊體的半導(dǎo)體結(jié)構(gòu)。圖2是示出圖1的初始結(jié)構(gòu)在至少一個(gè)nFET柵極堆疊體的底部以半導(dǎo)體襯底形成凹陷區(qū)域后的示意圖(通過橫截面圖)。圖3是示出圖2的結(jié)構(gòu)在每個(gè)凹陷區(qū)域內(nèi)形成雙層n-FET埋設(shè)應(yīng)激物元件后的示意圖(通過橫截面圖)。圖4是圖3的結(jié)構(gòu)在進(jìn)一步的CMOS處理后的示意圖(通過橫截面圖)，該處理包括間隔體的形成以及源極區(qū)域和漏極區(qū)域的形成，這里源極區(qū)域和漏極區(qū)域總稱為源極/漏極區(qū)域。
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圖5是示出圖4的結(jié)構(gòu)在諸如硅化物的金屬半導(dǎo)體合金接觸形成在源極/漏極區(qū)域的頂部后的示意圖(通過橫截面圖)。
具體實(shí)施例方式在下面的描述中，闡述了很多具體的細(xì)節(jié)，例如，特定的結(jié)構(gòu)、部件、材料、尺寸、處理步驟和技術(shù)，以便提供對(duì)本發(fā)明某些方面的理解。然而，本領(lǐng)域的普通技術(shù)人員可理解的是，本發(fā)明可實(shí)施為沒有這些具體的細(xì)節(jié)。在其它的情況下，已知的結(jié)構(gòu)或處理步驟沒有詳細(xì)描述，以避免難以理解本發(fā)明。應(yīng)當(dāng)理解的是，當(dāng)作為層、區(qū)域或襯底的元件被稱為“在另一個(gè)元件上”或“在另一個(gè)元件之上”時(shí)，其可直接在其它元件上，或者也可存在插入元件。相反，當(dāng)元件被稱為“直接在另一個(gè)元件上”或“直接在另一個(gè)元件之上”時(shí)，不存在插入元件。還應(yīng)理解的是，當(dāng)元件被稱為“在另一個(gè)元件下”或“在另一個(gè)元件之下”時(shí)，其可直接在其它元件下或之下，或者可存在插入元件。相反，當(dāng)元件被稱為“直接在另一個(gè)元件下”或“直接在另一個(gè)元件之下”時(shí)，不存在插入元件。現(xiàn)在，通過參考下面的討論和本申請(qǐng)的附圖更加詳細(xì)地描述本發(fā)明。本申請(qǐng)的附圖在下面被更加詳細(xì)地參考，其為示例性目而提供，因此它們沒有按比例繪制。首先參見圖1，其示出了本發(fā)明的一個(gè)實(shí)施例中可采用的初始結(jié)構(gòu)10。初始結(jié)構(gòu)10包括具有至少一個(gè)nFET器件區(qū)域14的半導(dǎo)體襯底12。半導(dǎo)體襯底12還可包括至少一個(gè)隔離區(qū)域(未具體示出)。初始結(jié)構(gòu)10還包括在半導(dǎo)體襯底12的至少一個(gè)nFET器件區(qū)域14的上表面上設(shè)置的至少一個(gè)nFET柵極堆疊體18。典型圖案化的至少一個(gè)nFET柵極堆疊體18從底部到頂部包括柵極電介質(zhì)20、柵極電極22和可選的柵極電極帽M ；柵極電極帽M這里也可稱為電介質(zhì)帽。至少一個(gè)間隔體沈(其可稱為內(nèi)部間隔體)典型地設(shè)置在初始結(jié)構(gòu)10中存在的每個(gè)nFET柵極堆疊體的側(cè)壁上。在某些實(shí)施例中，不存在間隔體26。應(yīng)當(dāng)注意的是，本發(fā)明還預(yù)期存在至少一個(gè)pFET柵極堆疊體(未示出)，其設(shè)置在半導(dǎo)體襯底12的pFET器件區(qū)域(未示出)的表面上。pFET器件區(qū)域和至少一個(gè)pFET柵極堆疊體可設(shè)置在圖1所示的nFET器件區(qū)域14的左面和/或右面。圖1所示的初始結(jié)構(gòu)10可通過傳統(tǒng)的方法形成，并且包括本領(lǐng)域的技術(shù)人員已知的材料。例如，初始結(jié)構(gòu)10的半導(dǎo)體襯底12可由任何半導(dǎo)體材料組成，包括但不限于Si、Ge、SiGe、SiC、SiGeC, GaAs、GaN, InAs、InP 以及所有其它的 III/V 或 II/VI 族化合物半導(dǎo)體。半導(dǎo)體襯底12的半導(dǎo)體材料的晶格常數(shù)取決于所采用的半導(dǎo)體材料的類型。半導(dǎo)體襯底12也可包括有機(jī)半導(dǎo)體或?qū)盈B的半導(dǎo)體，例如，Si/SiGe、絕緣體上硅(SOI)、絕緣體上SiGe(SGOI)或絕緣體上鍺(GOI)。在本發(fā)明的一個(gè)實(shí)施例中，半導(dǎo)體襯底12包括SOI襯底，其中頂部和底部半導(dǎo)體材料(例如Si)由埋設(shè)電介質(zhì)(例如，埋設(shè)氧化物)分隔。在本發(fā)明的優(yōu)選實(shí)施例中，半導(dǎo)體襯底12由體硅或絕緣體上硅組成。半導(dǎo)體襯底12可為摻雜的、未摻雜的或者其中包含摻雜區(qū)域和未摻雜區(qū)域。半導(dǎo)體襯底12可包括單一晶向，或者可包括具有不同晶向的至少兩個(gè)共面表面區(qū)域(后者的襯底在本領(lǐng)域中稱為混合襯底)。當(dāng)采用混合襯底時(shí)，nFET典型地形成在{100}晶面上，而pFET典型地形成在{110}晶面上。因此，例如，nFET器件區(qū)域14可具有{100}晶面，而pFET器件區(qū)域(未示出)可具有{110}晶面?；旌弦r底可由本領(lǐng)域已知的技術(shù)形成。例如，參見共有的美國(guó)專利No. 7，329，923、日期為2005年6月2日的美國(guó)公開No. 2005/0116290以及美國(guó)專利No. 7，023，055，每一個(gè)的全部?jī)?nèi)容通過引用結(jié)合于此。至少一個(gè)隔離區(qū)域(未具體示出)典型地形成在半導(dǎo)體襯底12中，從而在半導(dǎo)體襯底12內(nèi)形成器件區(qū)域。至少一個(gè)隔離區(qū)域可為溝槽隔離區(qū)域或場(chǎng)氧化物隔離區(qū)域。溝槽隔離區(qū)域可利用本領(lǐng)域的技術(shù)人員已知的傳統(tǒng)溝槽隔離工藝形成。例如，在形成溝槽隔離區(qū)域中，可采用光刻、蝕刻和用溝槽電介質(zhì)填充溝槽?？蛇x擇地，在溝槽填充前可在溝槽中形成襯墊，在溝槽填充后可執(zhí)行致密化步驟，并且在溝槽填充后還可執(zhí)行平坦化工藝。溝槽隔離區(qū)域的高度可通過執(zhí)行濕蝕刻工藝調(diào)整，例如，用包含氫氟酸的溶液蝕刻。場(chǎng)氧化物可利用所謂的硅局部氧化工藝形成。各器件區(qū)域(例如nFET器件區(qū)域14)可被摻雜(例如，通過離子注入工藝)，以在不同的器件區(qū)域內(nèi)形成阱區(qū)。為了清楚起見，在本申請(qǐng)的附圖中未具體示出阱區(qū)。PFET器件的阱區(qū)典型地包括η型摻雜劑，并且nFET器件的阱區(qū)典型地包括ρ型摻雜劑。相同導(dǎo)電類型器件的阱區(qū)的摻雜劑濃度可為相同的或不同的。同樣，不同導(dǎo)電類型的阱區(qū)的摻雜劑濃度可為相同的或不同的。在處理半導(dǎo)體襯底12后，利用本領(lǐng)域的技術(shù)人員已知的任何傳統(tǒng)工藝形成至少一個(gè)nFET柵極堆疊體18 ；在形成至少一個(gè)nFET柵極堆疊體18之前、期間或之后，在pFET器件區(qū)域內(nèi)也可形成至少一個(gè)PFET柵極堆疊體。在一個(gè)實(shí)施例中，通過沉積各種材料層，然后通過光刻和蝕刻來圖案化沉積的材料層，形成至少一個(gè)nFET柵極堆疊體18。在本發(fā)明的另一個(gè)實(shí)施例中，至少一個(gè)nFET柵極堆疊體18通過置換柵極工藝形成，其包括采用虛設(shè)柵極材料。雖然該技術(shù)用于形成至少一個(gè)nFET柵極堆疊體18，但是至少一個(gè)nFET柵極堆疊體18從底部到頂部包括柵極電介質(zhì)20、柵極電極22和可選的柵極電極帽24。柵極電介質(zhì)20包括任何柵極絕緣材料，該柵極絕緣材料例如包括氧化物、氮化物、氧氮化物或其多層堆疊。在本發(fā)明的一個(gè)實(shí)施例中，柵極電介質(zhì)20是半導(dǎo)體氧化物、半導(dǎo)體氮化物或半導(dǎo)體氧氮化物。在本發(fā)明的另一個(gè)實(shí)施例中，柵極電介質(zhì)20包括電介質(zhì)金屬氧化物，該電介質(zhì)金屬氧化物的介電常數(shù)大于氧化硅的介電常數(shù)(例如為3. 9)。典型地，所采用的柵極電介質(zhì)20的介電常數(shù)大于4. 0，大于8. 0的介電常數(shù)是更典型的。這樣的電介質(zhì)材料這里稱為高k電介質(zhì)。示范性的高k電介質(zhì)包括但不限于Hf02、ZrO2, La203> A1203、TiO2, SrTiO3> LaA103>Y2O3> HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, ^OxNy、其硅酸鹽以及其合金。這些高k材料的多層堆疊也可用作柵極電介質(zhì)20。χ的每個(gè)值獨(dú)立地為0.5至3，并且y的每個(gè)值獨(dú)立地為從0至2。柵極電介質(zhì)20的厚度可根據(jù)其形成所采用的技術(shù)而變化。典型地，柵極電介質(zhì)20的厚度為Inm至10nm，2nm至5nm的厚度是更加典型的。在將高k柵極電介質(zhì)用作柵極電介質(zhì)20時(shí)，高k柵極電介質(zhì)可具有Inm的量級(jí)或更小的有效氧化物厚度。柵極電介質(zhì)20可由本領(lǐng)域的已知方法形成。在本發(fā)明的一個(gè)實(shí)施例中，柵極電介質(zhì)20可通過沉積工藝形成，該沉積工藝?yán)鐬榛瘜W(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、分子束沉積(MBD)、脈沖激光沉積(PLD)、液態(tài)源霧化化學(xué)沉積(LSMCD)和原子層沉積(ALD)。作為選擇，柵極電介質(zhì)20可通過熱處理形成，該熱處理例如為熱氧化和/或熱氮化。
至少一個(gè)nFET柵極堆疊體18的柵極電極22包括任何導(dǎo)電材料，該導(dǎo)電材料包括但不限于多晶硅、多晶硅鍺、元素金屬(例如，鎢、鈦、鉭、鋁、鎳、釕、鈀和鉬)、至少一種元素金屬的合金、元素金屬氮化物(例如，氮化鎢、氮化鋁和氮化鈦)、元素金屬硅化物(例如，硅化鎢、硅化鎳和硅化鈦)及其多層。在一個(gè)實(shí)施例中，柵極電極由nFET金屬柵極組成。在一個(gè)實(shí)施例中，柵極電極由多晶硅組成。柵極電極22可利用傳統(tǒng)的沉積工藝形成，該沉積工藝?yán)绨ɑ瘜W(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、蒸發(fā)、物理氣相沉積(PVD)、濺射、化學(xué)溶液沉積、原子層沉積(ALD)以及其它類似的沉積工藝。在將含Si材料用作柵極電極22時(shí)，可利用原位摻雜沉積工藝或者可利用沉積和后續(xù)的諸如離子注入或氣相摻雜的步驟(其中將適當(dāng)?shù)碾s質(zhì)引入含Si材料中)，將含Si材料摻雜在適當(dāng)?shù)碾s質(zhì)內(nèi)。在形成金屬硅化物時(shí)，采用傳統(tǒng)的硅化物工藝。如此沉積的柵極電極22典型地具有IOnm至IOOnm的厚度，20nm至50nm的厚度是更加典型的。在本發(fā)明的某些實(shí)施例中，可選的柵極電極帽M可形成在柵極電極22的頂部上?？蛇x的柵極電極帽M包括電介質(zhì)的氧化物、氮化物、氧氮化物或其包括多層堆疊的任何組合。在一個(gè)實(shí)施例中，可選的電介質(zhì)電極帽M由氮化硅組成。當(dāng)存在可選的柵極電極帽M時(shí)，可選的柵極電極帽M利用本領(lǐng)域的技術(shù)人員已知的傳統(tǒng)沉積工藝(例如包括CVD和PECVD)形成。作為選擇，可選的柵極電極帽M可通過熱處理形成，該熱處理例如為氧化和/或氮化?？蛇x的柵極電極帽M的厚度可根據(jù)所采用的實(shí)際帽材料以及其形成中所采用的工藝而變化。典型地，可選的柵極電極帽M具有5nm至200nm的厚度，IOnm至50nm的厚度是更典型的。在柵極電極22為諸如多晶硅的含Si材料時(shí)，典型地采用可選的柵極電極帽24。圖1所示的初始結(jié)構(gòu)10還包括至少一個(gè)間隔體沈，至少一個(gè)間隔體沈的基底設(shè)置在襯底12的上表面上。至少一個(gè)間隔體沈的邊緣設(shè)置在nFET柵極堆疊體18的側(cè)壁上。至少一個(gè)間隔體沈包括任何電介質(zhì)材料，該電介質(zhì)材料例如為氧化物、氮化物、氧氮化物或其任何組合。典型地，但不必總是，至少一個(gè)間隔體沈由與可選的柵極電極帽M不同的材料組成。在一個(gè)實(shí)施例中，至少一個(gè)間隔體沈由氧化硅或氮化硅組成。在另一個(gè)實(shí)施例中，至少一個(gè)間隔體沈包括較薄的內(nèi)部間隔體和較寬(相對(duì)于內(nèi)部間隔體)的外部間隔體。在這樣的實(shí)施例中，較薄的內(nèi)部間隔體可由氧化硅組成，而較寬的外部間隔體可由氮化硅組成。至少一個(gè)間隔體沈可利用本領(lǐng)域的技術(shù)人員已知的工藝形成。例如，至少一個(gè)間隔體沈可通過沉積間隔體材料以及后續(xù)的蝕刻形成。至少一個(gè)間隔體沈的寬度在其基底上測(cè)量時(shí)典型地為2匪至50nm，在其基底上測(cè)量時(shí)5nm至15nm的寬度為更加典型的。觀察可見，盡管圖1以及其余附圖示出了單一 nFET器件區(qū)域14和單一 nFET柵極堆疊體18的存在，但是本發(fā)明也可在存在多于一個(gè)器件區(qū)域和/或多于一個(gè)柵極堆疊體時(shí)實(shí)施。當(dāng)存在多于一個(gè)柵極堆疊體時(shí)，不同的柵極堆疊體可具有相同或不同的柵極電介質(zhì)和/或柵極電極材料。不同的柵極電介質(zhì)和柵極電極材料可利用阻擋掩模獲得，該阻擋掩模用于阻擋一種類型的材料在一個(gè)區(qū)域上形成，而在不包括該阻擋掩模的另一個(gè)區(qū)域中形成該材料。在提供多于一個(gè)的柵極堆疊體時(shí)，柵極堆疊體可用于形成相同(例如，nFET)/或不同(例如，PFET)導(dǎo)電類型的FET。圖1所示的初始結(jié)構(gòu)10還包括nFET延伸區(qū)域觀。在圖1中，標(biāo)號(hào)28表示的區(qū)域之一是源極nFET延伸區(qū)域，而標(biāo)號(hào)28表示的另一個(gè)區(qū)域是漏極nFET延伸區(qū)域。nFET延伸區(qū)域觀可利用本領(lǐng)域的技術(shù)人員已知的延伸離子注入工藝形成在半導(dǎo)體襯底12中。至少一個(gè)nFET柵極堆疊體18和(如果存在)至少一個(gè)間隔體沈用作延伸離子注入工藝期間的注入掩模。在注入延伸區(qū)域觀后，可采用退火來激活延伸區(qū)域觀。在離子注入步驟后可在任何時(shí)間執(zhí)行的退火典型地在大于800°C的溫度執(zhí)行，大于850°C的溫度為更加典型的。退火可利用任何傳統(tǒng)退火工藝執(zhí)行?？刹捎玫耐嘶鹗纠绨焖贌嵬嘶稹t內(nèi)退火、激光退火、微波退火或這些技術(shù)的組合。退火的持續(xù)時(shí)間，即退火時(shí)間，可根據(jù)所采用的實(shí)際退火工藝以及退火溫度而變化。典型地，退火執(zhí)行的時(shí)間周期為10分鐘或更短。退火典型地在惰性環(huán)境(例如，氦、氮和/或氬)中執(zhí)行。在某些實(shí)施例中，退火可利用形成氣體(氫和氮的混合)執(zhí)行。觀察可見，半導(dǎo)體襯底12設(shè)置在至少一個(gè)nFET柵極堆疊體18下的部分(以延伸區(qū)域38為界)是器件溝道40。在本發(fā)明的某些實(shí)施例中，執(zhí)行可選的暈注入(halo implant)，其在初始結(jié)構(gòu)10的半導(dǎo)體襯底12內(nèi)形成可選的暈區(qū)(未示出)?？蛇x的暈注入可利用本領(lǐng)域的技術(shù)人員已知的任何傳統(tǒng)暈注入(例如，成角度的暈離子注入)執(zhí)行。在可選的暈注入后，典型地在1350°C或更低的溫度下執(zhí)行可選的暈激活退火。在一個(gè)實(shí)施例中，可選的暈激活退火可包括激光退火或快速熱退火。參考圖2，其示出了在至少一個(gè)nFET柵極堆疊體18的底部在半導(dǎo)體襯底12內(nèi)形成成對(duì)的凹陷區(qū)域30后的圖1的結(jié)構(gòu)。觀察可見，成對(duì)的凹陷區(qū)域30形成在特定柵極堆疊體的相反側(cè)的襯底12內(nèi)。利用本領(lǐng)域的技術(shù)人員已知的蝕刻技術(shù)形成成對(duì)的凹陷區(qū)域30，例如源極/漏極溝槽。至少一個(gè)nFET柵極堆疊體18和(如果存在)至少一個(gè)間隔體26用作蝕刻工藝期間的蝕刻掩模。凹陷區(qū)域30的深度在從襯底12的上表面到凹陷區(qū)域30的底部測(cè)量時(shí)典型地為20nm至150nm，30nm至70nm是更加典型的。在形成成對(duì)的凹陷區(qū)域30中可采用的蝕刻包括濕蝕刻、干蝕刻或濕蝕刻與干蝕刻的組合。在一個(gè)實(shí)施例中，在形成成對(duì)的凹陷區(qū)域30中采用各向異性蝕刻。在另一個(gè)實(shí)施例中，在形成成對(duì)的凹陷區(qū)域30中采用各向同性蝕刻。在進(jìn)一步的實(shí)施例中，在形成成對(duì)的凹陷區(qū)域30中可采用各向異性蝕刻和各向同性蝕刻的組合。在形成成對(duì)的凹陷區(qū)域30中采用干蝕刻時(shí)，干蝕刻可包括反應(yīng)離子蝕刻(RIE)、等離子體蝕刻、離子束蝕刻和激光消融之一。在形成成對(duì)的凹陷區(qū)域30中采用濕蝕刻時(shí)，濕蝕刻包括諸如氫氧化銨的任何化學(xué)蝕刻劑，其選擇性地蝕刻半導(dǎo)體襯底12的暴露的nFET器件區(qū)域14。在某些實(shí)施例中，在形成成對(duì)的凹陷區(qū)域30中可采用結(jié)晶學(xué)蝕刻工藝。在圖2所示的實(shí)施例中，該蝕刻在半導(dǎo)體襯底12內(nèi)提供成對(duì)的凹陷區(qū)域30，其具有實(shí)質(zhì)上筆直的側(cè)壁32。實(shí)質(zhì)上筆直的側(cè)壁32可具有一些斜度。觀察可見，凹陷區(qū)域之一在半導(dǎo)體襯底12內(nèi)形成源極溝槽，而另一個(gè)凹陷區(qū)域在半導(dǎo)體襯底12內(nèi)形成漏極溝槽。在選擇性實(shí)施例(未示出)中，可形成具有一對(duì)帶小面的凹陷區(qū)域的結(jié)構(gòu)。選擇性結(jié)構(gòu)可利用干蝕刻工藝以及后續(xù)的橫向濕蝕刻工藝形成。橫向濕蝕刻工藝?yán)缈砂溲趸@。
參考圖3，其示出了在每個(gè)凹陷區(qū)域30內(nèi)形成雙層nFET埋設(shè)應(yīng)激物元件34后的圖2的結(jié)構(gòu)。雙層nFET埋設(shè)應(yīng)激物元件34包括第一外延半導(dǎo)體材料的第一層36和第二外延半導(dǎo)體材料的第二層38。如圖所示，第一層36設(shè)置在半導(dǎo)體襯底12在凹陷區(qū)域30內(nèi)的暴露表面上，而第二層38設(shè)置在第一層36的上表面上。第一外延半導(dǎo)體材料的第一層36具有與半導(dǎo)體襯底12的晶格常數(shù)不同的晶格常數(shù)，并且能夠增強(qiáng)器件溝道40的電子遷移率。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，并且在半導(dǎo)體襯底12由硅組成時(shí)，第一外延半導(dǎo)體材料的第一層36由碳化硅(Si:C)組成。在一個(gè)實(shí)施例中，第一外延半導(dǎo)體材料的第一層36可不摻雜，即具有零摻雜劑濃度。就是說，第一層36可由本征半導(dǎo)體材料組成。在另一個(gè)實(shí)施例中，第一外延半導(dǎo)體材料的第一層36摻雜有η型摻雜劑。在摻雜時(shí)，第一外延半導(dǎo)體材料的第一層36可具有5Ε19原子/cm3至1E21原子/cm3的摻雜劑濃度，1E20原子/cm3至7E20原子/cm3的摻雜劑濃度是更加典型的。η型摻雜劑包括元素周期表的VA族的原子，例如，包括磷(P)、砷(As)和銻(Sb)，在本發(fā)明的某些實(shí)施例中P是優(yōu)選的。第一外延半導(dǎo)體材料的第一層36填充每個(gè)凹陷區(qū)域30的下部，并且覆蓋半導(dǎo)體襯底12在每個(gè)凹陷區(qū)域30內(nèi)的暴露側(cè)壁。雙層nFET應(yīng)激物元件34的第一層的厚度典型地為2nm至40nm，15nm至30nm的厚度為更加典型的。雙層nFET埋設(shè)應(yīng)激物元件34的第一層36利用本領(lǐng)域的技術(shù)人員已知的任何外延生長(zhǎng)工藝形成在成對(duì)的凹陷區(qū)域30中。外延生長(zhǎng)確保了第一外延半導(dǎo)體材料的第一層36是晶體的，并且與半導(dǎo)體襯底12的表面(其中形成第一層36)具有相同的結(jié)晶學(xué)結(jié)構(gòu)。在一個(gè)實(shí)施例中，在形成第一外延半導(dǎo)體材料的第一層36中可采用保形的外延生長(zhǎng)工藝。保形的外延工藝的使用確保了第一外延半導(dǎo)體材料的第一層36與半導(dǎo)體襯底12的限定每個(gè)凹陷區(qū)域的暴露表面共形。就是說，保形的外延工藝在成對(duì)的凹陷區(qū)域30內(nèi)提供依照每個(gè)凹陷區(qū)域外形的第一外延半導(dǎo)體材料的第一層36。在第一層36摻雜的實(shí)施例中，第一層36可利用原位摻雜外延生長(zhǎng)工藝形成，其中摻雜劑原子被結(jié)合在前體氣體混合物中。在形成第一外延半導(dǎo)體材料的第一層中所采用的前體的類型是本領(lǐng)域的技術(shù)人員已知的。然后，雙層nFET埋設(shè)應(yīng)激物元件34的第二層38形成在第一層36的上表面上。雙層nFET埋設(shè)應(yīng)激物元件34的第二層38包括第二外延半導(dǎo)體材料，第二外延半導(dǎo)體材料具有比第一層36的第一外延半導(dǎo)體材料低的摻雜劑擴(kuò)散阻力。就是說，第二層38的第二外延半導(dǎo)體材料與第一層36的第一外延半導(dǎo)體材料相比具有較高的η型摻雜劑溶解性。典型地，第二層38的第二外延半導(dǎo)體材料與半導(dǎo)體襯底12具有相同的晶格常數(shù)。在本發(fā)明的優(yōu)選實(shí)施例中，并且在半導(dǎo)體襯底12由硅組成時(shí)，雙層nFET應(yīng)激物元件34的第二層由硅組成。在一個(gè)實(shí)施例中，雙層nFET埋設(shè)應(yīng)激物元件34的第二層38可不摻雜，即具有零摻雜劑濃度。就是說，雙層nFET埋設(shè)應(yīng)激物元件34的第二層38可由本征半導(dǎo)體材料組成。在另一個(gè)實(shí)施例中，雙層nFET埋設(shè)應(yīng)激物元件34的第二層38摻雜有η型摻雜劑。在摻雜時(shí)，雙層nFET埋設(shè)應(yīng)激物元件34的第二層38可具有5E21原子/cm3至1E21原子/cm3的摻雜劑濃度，8E19原子/cm3至4E20原子/cm3的摻雜劑濃度為更加典型的。η型摻雜劑包括與雙層nFET埋設(shè)應(yīng)激物元件34的第一層36內(nèi)存在的相同或不同的η型摻雜劑，優(yōu)選為相同的η型摻雜劑。
第二層38可部分地或完全填充每個(gè)凹陷區(qū)域的剩余部分。在一個(gè)實(shí)施例中，第二層38與半導(dǎo)體襯底12的上表面為實(shí)質(zhì)上共面的。在另一個(gè)實(shí)施例中，第二層38的上表面設(shè)置在半導(dǎo)體襯底12的上表面下。在再一個(gè)實(shí)施例中，第二層38可延伸在半導(dǎo)體襯底12的上表面的頂部。雙層nFET埋設(shè)應(yīng)激物元件34的第二層38可通過傳統(tǒng)的外延生長(zhǎng)工藝形成，該外延生長(zhǎng)工藝包括以上相對(duì)于第一層36的第一外延半導(dǎo)體材料所述的保形的外延工藝。在形成第二層38中可采用任何已知的前體。在本發(fā)明的某些實(shí)施例中，雙層nFET埋設(shè)應(yīng)激物元件34的第一和第二層可形成為在形成這些層之間不破壞真空。在其它實(shí)施例中，雙層nFET埋設(shè)應(yīng)激物元件34的第一和第二層通過在每個(gè)外延生長(zhǎng)步驟之間破壞真空而形成?，F(xiàn)在參考圖4，其示出了進(jìn)一步CMOS處理后的圖3的結(jié)構(gòu)，該處理包括形成另一個(gè)間隔體42(這里可稱為相對(duì)于間隔體沈的外間隔體)以及形成源極區(qū)域和漏極區(qū)域(這里統(tǒng)稱為源極/漏極區(qū)域44)。在本發(fā)明的某些實(shí)施例中，并且在形成另一個(gè)間隔體42前，可選的柵極電極帽M可從結(jié)構(gòu)中去除?？衫梦g刻劑執(zhí)行可選的柵極電極帽24的去除，該蝕刻劑相對(duì)于至少一個(gè)間隔體26、下層的柵極電極22和雙層nFET埋設(shè)應(yīng)激物元件34的第二層38選擇性地去除柵極電極帽材料。這樣的蝕刻劑的示例包括但不限于反應(yīng)離子蝕刻。間隔體42利用與形成至少一個(gè)間隔體沈中所采用的相同或不同的工藝形成。間隔體42可由與至少一個(gè)間隔體沈相同或不同的電介質(zhì)材料組成。在一個(gè)實(shí)施例中，間隔體42由與至少一個(gè)間隔體沈相比不同的電介質(zhì)材料組成。在一個(gè)實(shí)施例中，間隔體42是限定硅化物鄰近的間隔體。間隔體42可通過傳統(tǒng)的硅化物工藝和蝕刻形成。在某些實(shí)施例中，并且在形成間隔體42前，至少一個(gè)間隔體沈可被去除，并且間隔體42可形成為與nFET柵極堆疊體18的側(cè)壁直接接觸。間隔體42具有設(shè)置在雙層nFET埋設(shè)應(yīng)激物元件34的第一層36的一部分上面的基底以及延伸在雙層nFET埋設(shè)應(yīng)激物元件34的第二層38的一部分上的一部分。在所示的實(shí)施例中，間隔體42的橫向邊緣與至少一個(gè)間隔體26的側(cè)壁直接接觸。在形成間隔體42后，源極/漏極區(qū)域44形成在雙層nFET埋設(shè)應(yīng)激物元件34的第二層38的上部暴露表面中。源極/漏極區(qū)域44利用源極/漏極離子注入工藝以及后續(xù)的退火形成。間隔體42用作離子注入掩模。利用使得沒有注入部分發(fā)生在雙層nFET應(yīng)激物元件34的第一層中的條件執(zhí)行源極/漏極的離子注入。這樣，雙層nFET埋設(shè)應(yīng)激物元件34的第一層36不會(huì)被此離子注入損壞。因?yàn)殡p層nFET埋設(shè)應(yīng)激物元件34的第一層36沒有被損壞，所以保持了第一層36向器件溝道40施加的應(yīng)力。就是說，在源極/漏極區(qū)域44的形成期間不發(fā)生雙層nFET埋設(shè)應(yīng)激物元件34的第一層36的松弛。這導(dǎo)致其驅(qū)動(dòng)電流改善的較低電阻器件。再者，因?yàn)殡p層nFET埋設(shè)應(yīng)激物元件的第一層36沒有被損壞，即沒有缺陷，所以阻止了雙層nFET埋設(shè)應(yīng)激物元件34的第一層36內(nèi)的摻雜。典型地，源極/漏極離子注入利用As以1E15至5E15的劑量和5_40KeV的能量執(zhí)行。現(xiàn)在參考圖5，其示出了進(jìn)一步CMOS處理后的圖4的結(jié)構(gòu)，該處理包括形成金屬半導(dǎo)體合金接觸46。金屬半導(dǎo)體合金接觸46利用能夠在半導(dǎo)體材料的上面形成金屬半導(dǎo)體合金的任何工藝形成。在本發(fā)明的一個(gè)實(shí)施例中，金屬半導(dǎo)體合金接觸46利用硅化物工藝形成。硅化物工藝可與另一個(gè)間隔體42的外邊緣自對(duì)準(zhǔn)。硅化物工藝包括形成金屬，該金
11屬能夠在與至少雙層nFET埋設(shè)應(yīng)激物元件34的第二層38上面的半導(dǎo)體材料反應(yīng)時(shí)形成金屬半導(dǎo)體合金。在形成金屬半導(dǎo)體合金接觸區(qū)域46中所采用的金屬可包括但不限于鉭、鈦、鎢、釕、鈷、鎳或這些材料的任何適當(dāng)組合。諸如氮化鈦或氮化鉭的擴(kuò)散阻隔體可形成在金屬的上面。執(zhí)行退火以導(dǎo)致金屬和下層半導(dǎo)體材料之間反應(yīng)，以形成金屬半導(dǎo)體合金區(qū)域。典型地，退火在至少250°C或以上的溫度下執(zhí)行。可采用單一退火步驟或多個(gè)退火步驟。在已經(jīng)執(zhí)行退火后，去除任何未反應(yīng)的金屬和可選的擴(kuò)散阻隔體。在某些實(shí)施例中，當(dāng)可選的柵極電極帽M被去除并且柵極電極22由含Si材料組成時(shí)，金屬半導(dǎo)體合金接觸可直接地形成在柵極電極22的上面。 盡管本發(fā)明已經(jīng)相對(duì)于其優(yōu)選實(shí)施例進(jìn)行了具體的圖示和描述，但是本領(lǐng)域的技術(shù)人員可理解的是，可在形式上和細(xì)節(jié)上進(jìn)行上述以及其它變化，而不脫離本發(fā)明的精神和范圍。因此，本發(fā)明不限于所描述和圖示的具體形式和細(xì)節(jié)，而是落入所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括至少一個(gè)nFET柵極堆疊體(18)，設(shè)置在半導(dǎo)體襯底(1 的上表面上；雙層nFET埋設(shè)應(yīng)激物元件(34)，實(shí)質(zhì)上設(shè)置在成對(duì)的凹陷區(qū)域(30)內(nèi)所述至少一個(gè)nFET柵極堆疊體的底部，所述成對(duì)的凹陷區(qū)域位于所述至少一個(gè)nFET柵極堆疊體的相反側(cè)上，所述雙層nFET埋設(shè)應(yīng)激物元件包括第一外延半導(dǎo)體材料的第一層(36)和第二外延半導(dǎo)體材料的第二層(38)，所述第一外延半導(dǎo)體材料具有與所述半導(dǎo)體襯底(1 的晶格常數(shù)不同的晶格常數(shù)，并且在所述至少一個(gè)nFET柵極堆疊體下設(shè)置的器件溝道中施加張應(yīng)力，所述第二外延半導(dǎo)體材料具有低于所述第一外延半導(dǎo)體材料的阻力；以及源極/漏極區(qū)域G4)，設(shè)置在所述雙層nFET埋設(shè)應(yīng)激物元件的所述第二層內(nèi)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體襯底是體硅或絕緣體上硅。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中所述雙層nFET埋設(shè)應(yīng)激物元件的所述第一層由Si C組成，并且所述雙層nFET埋設(shè)應(yīng)激物元件的所述第二層由硅組成。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中Si:C的所述第一層和硅的所述第二層二者都摻雜有η型摻雜劑。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中Si C的所述第一層和硅的所述第二層二者都是本征半導(dǎo)體材料。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述成對(duì)的凹陷區(qū)域具有實(shí)質(zhì)上筆直的側(cè)壁。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述成對(duì)的凹陷區(qū)域具有帶小面的側(cè)壁。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括金屬半導(dǎo)體合金接觸，所述金屬半導(dǎo)體合金接觸至少設(shè)置在所述雙層nFET埋設(shè)應(yīng)激物元件的所述第二層的頂表面上。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，還包括至少一個(gè)間隔體和另一個(gè)間隔體，所述至少一個(gè)間隔體具有設(shè)置在所述半導(dǎo)體襯底的表面上的基底以及與所述至少一個(gè)nFET柵極堆疊體的側(cè)壁接觸的橫向邊緣，所述另一個(gè)間隔體具有其一部分設(shè)置在所述雙層nFET埋設(shè)應(yīng)激物元件的所述第二層的頂表面上的基底以及與所述至少一個(gè)間隔體的側(cè)壁接觸的橫向邊緣。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中所述另一個(gè)間隔體是硅化物間隔體。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述雙層nFET應(yīng)激物元件的所述第二層的頂表面與所述半導(dǎo)體襯底的所述上表面共面或者延伸在所述半導(dǎo)體襯底的所述上表面之上。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述雙層nFET埋設(shè)應(yīng)激物元件的所述第一層不包括注入缺陷或損壞。
13.一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括在nFET柵極堆疊體(18)的底部處在半導(dǎo)體襯底(12)內(nèi)形成成對(duì)的凹陷區(qū)域(30)；在所述凹陷區(qū)域的每一個(gè)中形成第一外延半導(dǎo)體材料的第一層(36)，所述第一層具有與在所述凹陷區(qū)域內(nèi)所述半導(dǎo)體襯底的暴露表面接觸的下表面，并且所述第一外延半導(dǎo)體材料具有與所述半導(dǎo)體襯底的晶格常數(shù)不同的晶格常數(shù)并且在所述至少一個(gè)nFET柵極堆疊體下設(shè)置的器件溝道中施加張應(yīng)力；在所述第一層的上面形成第二外延半導(dǎo)體材料的第二層(38)，其中所述第二外延半導(dǎo)體材料具有低于所述第一外延半導(dǎo)體材料的摻雜劑擴(kuò)散阻力，并且所述第一層和所述第二層形成雙層nFET埋設(shè)應(yīng)激物元件(34)；形成鄰接所述nFET柵極堆疊體的間隔體，其中所述間隔體的基底覆蓋所述雙層nFET應(yīng)激物元件的所述第一層的上表面，并且延伸在所述雙層nFET應(yīng)激物元件的所述第二層的上表面上；以及采用所述間隔體作為離子注入掩模，在所述雙層nFET埋設(shè)應(yīng)激物元件的所述第二層(38)內(nèi)形成源極/漏極區(qū)域04)。
14.根據(jù)權(quán)利要求13所述的方法，其中所述形成所述成對(duì)的凹陷區(qū)域包括濕蝕刻、干蝕刻或其組合。
15.根據(jù)權(quán)利要求13所述的方法，其中所述形成所述成對(duì)的凹陷區(qū)域包括干蝕刻以及后續(xù)的橫向濕蝕刻工藝。
16.根據(jù)權(quán)利要求13所述的方法，其中所述雙層nFET埋設(shè)應(yīng)激物元件的所述第一層和所述第二層二者都通過外延生長(zhǎng)工藝形成。
17.根據(jù)權(quán)利要求16所述的方法，其中所述外延生長(zhǎng)工藝包括原位摻雜外延生長(zhǎng)工藝。
18.根據(jù)權(quán)利要求13所述的方法，其中所述雙層nFET埋設(shè)應(yīng)激物元件的所述第一層和所述第二層形成為在每層的形成之間不破壞真空。
19.根據(jù)權(quán)利要求13所述的方法，還包括在所述襯底內(nèi)形成暈注入?yún)^(qū)域，所述暈注入?yún)^(qū)域在形成所述雙層nFET埋設(shè)應(yīng)激物元件之前形成。
20.根據(jù)權(quán)利要求13所述的方法，還包括在所述源極/漏極區(qū)域的上面形成金屬半導(dǎo)體合金接觸。
21.根據(jù)權(quán)利要求13所述的方法，其中間隔體是在一個(gè)橫向邊緣處與內(nèi)部間隔體接觸的外間隔體。
22.根據(jù)權(quán)利要求21所述的方法，其中所述外間隔體是硅化物間隔體。
全文摘要
本發(fā)明公開一種包括雙層nFET埋設(shè)應(yīng)激物元件的半導(dǎo)體結(jié)構(gòu)。雙層nFET埋設(shè)應(yīng)激物元件可集成到任何CMOS工藝流程中。雙層nFET埋設(shè)應(yīng)激物元件包括無注入損壞的第一外延半導(dǎo)體材料的第一層，其具有與半導(dǎo)體襯底的晶格常數(shù)不同的晶格常數(shù)并且在nFET柵極堆疊體的器件溝道中施加張應(yīng)力。典型地并且在半導(dǎo)體由硅組成時(shí)，雙層nFET埋設(shè)應(yīng)激物元件的第一層由Si:C組成。雙層nFET埋設(shè)應(yīng)激物元件還包括第二外延半導(dǎo)體材料的第二層，其具有低于第一外延半導(dǎo)體材料的摻雜劑擴(kuò)散阻力。典型地并且在半導(dǎo)體由硅組成時(shí)，雙層nFET埋設(shè)應(yīng)激物元件的第二層由硅組成。只有雙層nFET埋設(shè)應(yīng)激物元件的第二層包括注入的源極/漏極區(qū)域。
文檔編號(hào)H01L21/336GK102598229SQ201080048613
公開日2012年7月18日 申請(qǐng)日期2010年10月15日 優(yōu)先權(quán)日2009年10月28日
發(fā)明者A.杜比, K.錢, V.奧恩塔魯斯, 朱正茂, 李金紅 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司