專利名稱：邏輯電路和半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及邏輯電路，更具體地，涉及包括晶體管的邏輯電路，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。本發(fā)明還涉及包括該邏輯電路的半導(dǎo)體裝置。注意，本說明書中的半導(dǎo)體裝置是指通過利用半導(dǎo)體特性而運(yùn)行的所有裝置，并且，電光裝置、半導(dǎo)體電路、以及電子產(chǎn)品均是半導(dǎo)體裝置。
背景技術(shù)：
在包括使用硅晶片或SOI (絕緣體上硅)制造的晶體管的一般電路中，隨著微型化制造的發(fā)展，工作電壓減少了，由此，消耗功率也降低了。消耗功率是動(dòng)態(tài)功率和靜態(tài)功率(在此，也被稱為儲用功率)的和，其中，動(dòng)態(tài)功率是主要由晶體管的柵極電容以及連接晶體管和電路塊的布線所形成的寄生電容的充電和放電所消耗的功率，靜態(tài)功率是當(dāng)電路不運(yùn)行時(shí)所消耗的功率。作為用于減少消耗功率的方法之一，存在ー種被稱為時(shí)鐘門控的技術(shù)(例如，參見專利文件I)。時(shí)鐘門控技術(shù)是如下技術(shù)，通過該技木，時(shí)鐘信號至電路的供給在電路不運(yùn)行期間被終止。通過該方法，可以減少在提供有時(shí)鐘信號等的布線的寄生電容中消耗的功率。參考文獻(xiàn)專利文件I日本公開專利申請?zhí)?008-219882。

發(fā)明內(nèi)容
儲用功率通常被分類為由不運(yùn)行的電路(此后被稱為非運(yùn)行電路)所消耗的功率和由晶體管的泄漏電流(該泄漏電流一般是指當(dāng)柵極和源極之間的電壓為OV時(shí)在源極和漏極之間流過的電路)所消耗的功率。通過上述時(shí)鐘門控技術(shù)，可以減少消耗的動(dòng)態(tài)功率，但是不能減少由于泄漏電流而消耗的靜態(tài)功率。注意，在非運(yùn)行電流中消耗的動(dòng)態(tài)功率包括由于布線形成的寄生電容的充電和放電而消耗的功率，其中，時(shí)鐘信號被提供給所述布線。進(jìn)ー步地，在時(shí)鐘門控技術(shù)被執(zhí)行的電路中，保持了包括在非運(yùn)行電路中的元件的狀態(tài)。因此，由于晶體管的泄漏電流而消耗的功率占較大百分比的儲用功率。此外，由晶體管的泄漏電流引起的邏輯電路的故障的概率變高。鑒于上述問題，本發(fā)明的一個(gè)實(shí)施例的ー個(gè)目的是減少由于泄漏電流的儲用功率或者抑制執(zhí)行時(shí)鐘門控技術(shù)的邏輯電路中的故障。在本發(fā)明的一個(gè)實(shí)施例中，將其中溝道形成區(qū)是使用氧化物半導(dǎo)體形成的晶體管應(yīng)用于包括在邏輯電路中的η溝道晶體管。上述晶體管中的氧化物半導(dǎo)體通過去除其中 的諸如氫或水的雜質(zhì)而成為本征半導(dǎo)體或者基本本征半導(dǎo)體，并且具有大于硅半導(dǎo)體的能隙，其中所述諸如氫或水的雜質(zhì)能夠成為電子供體(施主)。具體地，該邏輯電路包括其中溝道形成區(qū)是使用氧化物半導(dǎo)體形成的晶體管。在該氧化物半導(dǎo)體中，所包含的氫或OH基被去除，使得該氧化物半導(dǎo)體中的氫的濃度為5 X IO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5X IO17(原子/立方厘米)或更低，并且載流子濃度為5X IO1Vcm3或更低，優(yōu)選地為5X IO1Vcm3 或更低。在該氧化物半導(dǎo)體中，能隙為2eV或更大，優(yōu)選地為2. 5eV或更大，更優(yōu)選地為3eV或更大，并且諸如形成施主的氫之類的雜質(zhì)被盡可能多地減少使得載流子濃度為5X IO14/cm3或更低，優(yōu)選地為5X IO1Vcm3或更低。通過將如上所述的高度純凈化的氧化物半導(dǎo)體用于溝道形成區(qū)，即使晶體管的溝道寬度為10mm，在漏電壓為IV和IOV并且柵電壓在-5V到-20V的范圍中的情況下，其漏電流為I X KT13A或更少。換句話說，高度純凈化的氧化物半導(dǎo)體被用于晶體管的溝道形成區(qū)，由此可以顯著地減少泄漏電流。本發(fā)明的ー個(gè)實(shí)施例是具有第一時(shí)段和第二時(shí)段的邏輯電路，其中，在該第一時(shí) 段，時(shí)鐘信號被輸入，而在該第二時(shí)段，時(shí)鐘信號沒有被輸入，該邏輯電路包括晶體管，當(dāng)在第二時(shí)段源端子和漏端子之間存在電勢差時(shí)，該晶體管處于截止?fàn)顟B(tài)。在該晶體管中，使用氧化物半導(dǎo)體形成溝道形成區(qū)，在該氧化物半導(dǎo)體中，氫濃度為5X IO19(原子/立方厘米)或更低。本發(fā)明的一個(gè)實(shí)施例的邏輯電路包括晶體管，當(dāng)在時(shí)鐘信號沒有被輸入的時(shí)段，源端子和漏端子之間存在電勢差時(shí)，該晶體管處于截止?fàn)顟B(tài)。晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在該氧化物半導(dǎo)體中，氫濃度被降低了。具體地，該氧化物半導(dǎo)體的氫濃度為5XlO19(原子/立方厘米)或更低。因此，可以減少該晶體管的泄漏電流。結(jié)果，可以減少邏輯電路的儲用功率并且可以抑制邏輯電路的故障。具體地，在時(shí)鐘門控技術(shù)被執(zhí)行的邏輯電路中，該邏輯電路中的狀態(tài)被長時(shí)間地保持。也就是說，源端子和漏端子之間存在電勢差時(shí)，特定的晶體管長時(shí)間地保持截止?fàn)顟B(tài)。將這種晶體管應(yīng)用于上述晶體管可以產(chǎn)生巨大的效果。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。


圖I示出了實(shí)施例I中描述的邏輯電路的配置示例。圖2A和2B分別示出了實(shí)施例2中描述的邏輯電路的配置示例和該邏輯電路的時(shí)序圖的不例。圖3A和3B各自示出了實(shí)施例2中描述的與門(AND gate)的電路配置的示例。圖4A示出了實(shí)施例2中描述的觸發(fā)器電路的配置示例，并且圖4B和4C各自示出了實(shí)施例2中描述的與非門(NAND gate)的電路配置的示例。圖5A和5B分別示出了實(shí)施例3中描述的邏輯電路的配置示例和該邏輯電路的時(shí)序圖的不例。圖6A和6B各自示出了實(shí)施例3中描述的或非門(NOR gate)的電路配置的示例。圖7A和7B分別示出了實(shí)施例4中描述的邏輯電路的配置示例和該邏輯電路的時(shí)序圖的不例。圖8A示出了實(shí)施例4中描述的邏輯電路中的鎖存器的配置示例，并且圖SB和SC各自示出了實(shí)施例4中描述的邏輯電路中的反相器的配置示例。圖9示出了實(shí)施例5中描述的邏輯電路的配置示例。圖10示出了實(shí)施例6中描述的邏輯電路的配置示例。圖11是圖示了實(shí)施例7中描述的P溝道晶體管和η溝道晶體管的結(jié)構(gòu)示例的截面圖。圖12Α至12Η是圖示了實(shí)施例7中描述的ρ溝道晶體管的制造過程的示例的截面圖。圖13Α至13G是圖示了實(shí)施例7中描述的η溝道晶體管的制造過程的示例的截面圖。圖14Α至14D是圖示了實(shí)施例7中描述的η溝道晶體管的制造過程的示例的截面圖。圖15是圖示了實(shí)施例7中描述的η溝道晶體管和ρ溝道晶體管的制造過程的示例的截面圖。圖16Α和16Β是各自圖示了實(shí)施例7中描述的ρ溝道晶體管和η溝道晶體管的結(jié)構(gòu)示例的截面圖。圖17Α和17Β是各自圖示了實(shí)施例7中描述的ρ溝道晶體管和η溝道晶體管的結(jié)構(gòu)示例的截面圖。圖18Α和18Β是各自圖示了實(shí)施例7中描述的ρ溝道晶體管和η溝道晶體管的結(jié)構(gòu)示例的截面圖。圖19Α和19Β分別是圖示了實(shí)施例8中描述的晶體管的結(jié)構(gòu)示例的平面圖和截面圖。圖20Α至20Ε是圖示了實(shí)施例8中描述的晶體管的制造過程的示例的截面圖。圖21Α至21Ε是圖示了實(shí)施例9中描述的晶體管的制造過程的示例的截面圖。圖22Α至22D是圖示了實(shí)施例10中描述的晶體管的制造過程的示例的截面圖。圖23Α至23F各自圖示了實(shí)施例11中描述的半導(dǎo)體裝置的制造過程的示例。圖24是示出了示例I中描述的薄膜晶體管的初始特性的圖表。圖25Α和25Β是用于示例I中描述的薄膜晶體管的示例的測試元件的頂視圖。圖26Α和26Β是示出了用于示例I中描述的薄膜晶體管的示例的測試元件的Vg-Id特性的圖表。
具體實(shí)施例在此，將參照附圖詳細(xì)描述本發(fā)明的實(shí)施例，注意，本發(fā)明并不局限于以下描述，并且本領(lǐng)域技術(shù)人員容易理解，可以做出各種改變和修改，而不脫離本發(fā)明的精神和范圍。因此，本發(fā)明不應(yīng)該局限于對以下實(shí)施例的描述。注意，取決于晶體管的結(jié)構(gòu)和運(yùn)行條件等，該晶體管的源極端子和漏極端子是可變化的，因此難以限定哪個(gè)是源極端子或哪個(gè)是漏極端子。因此，在本文件(說明書、權(quán)利要求、附圖等等)中，源極端子和漏極端子中的ー個(gè)被稱為第一端子，而源極端子和漏極端子中的另ー個(gè)被稱為第二端子，以進(jìn)行區(qū)分。注意，在某些情況下，出于簡潔的目的，附圖中圖示的每個(gè)結(jié)構(gòu)的區(qū)域或?qū)拥某叽绾秃穸鹊缺环糯?。因此，本發(fā)明的實(shí)施例不局限于這些比例。此外，在本說明書中，諸如“第一”、“第二”和“第三”之類的序數(shù)詞被用于避免組成部件之間的混淆，并且這些序數(shù)詞并沒有在數(shù)字上限制這些組成部件。(實(shí)施例I)在本實(shí)施例中，將描述時(shí)鐘門控技術(shù)被執(zhí)行的邏輯電路的示例。具體地，參照圖I，描述具有時(shí)鐘信號被輸入的時(shí)段和時(shí)鐘信號沒有被輸入的時(shí)段并且利用時(shí)鐘信號執(zhí)行算術(shù)處理的邏輯電路的示例。圖I所示的邏輯電路10包括第一輸入端子11、第二輸入端子12、以及輸出端子13，其中，第一輸入端子11電連接至供給脈沖信號(PS)的布線(此后也被稱為脈沖信號 線)，第二輸入端子12電連接至供給數(shù)據(jù)信號(Data)的布線(此后也被稱為數(shù)據(jù)信號線)。該邏輯電路10包括時(shí)鐘信號(CK)通過脈沖信號線被供給的時(shí)段和時(shí)鐘信號沒有被供給的時(shí)段。也就是，圖I中示出的邏輯電路是其中時(shí)鐘門控技術(shù)被執(zhí)行的邏輯電路。注意，句子“時(shí)鐘門沒有被供給”的意思是時(shí)鐘信號被固定至高電平處的電勢或者低電平處的電勢；即，其電勢從高電平變化至低電平或者從低電平變化至高電平的信號沒有被供給。此外，圖I所示的實(shí)施例的邏輯電路10包括主邏輯電路部分14和晶體管15，其中，在時(shí)鐘信號沒有被供給的時(shí)段，源端子和漏端子之間存在電勢差時(shí)，該晶體管15處于截止?fàn)顟B(tài)。注意，主邏輯電路部分14包括晶體管、電容器、電阻器等多個(gè)元件。晶體管15的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在該氧化物半導(dǎo)體中，氫濃度為5 X IO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5 XlO17 (原子/立方厘米)或更低。換句話說，晶體管15是如下晶體管，在該晶體管中，溝道形成區(qū)是使用通過將作為載流子的施主的氫的濃度減少到極低的水平而被高度純凈化的氧化物半導(dǎo)體形成的。該氧化物半導(dǎo)體中的氫濃度是通過二次離子質(zhì)譜法(SIMS)測量的。本實(shí)施例的邏輯電路是時(shí)鐘門控技術(shù)被執(zhí)行的邏輯電路，并且包括如下晶體管，在時(shí)鐘門控技術(shù)被執(zhí)行(即，時(shí)鐘信號沒有被輸入)的時(shí)段，源端子和漏端子之間存在電勢差時(shí)，該晶體管處于截止?fàn)顟B(tài)。在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。該氧化物半導(dǎo)體的氫濃度被控制為5 X IO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5X1017(原子/立方厘米)或更低。因此，該晶體管的斷態(tài)電流可以被減少至IX KT13A或更低。也就是，可以抑制通過該晶體管的電荷的泄漏。結(jié)果，可以減少該時(shí)段的儲用功率并且可以抑制該時(shí)段的邏輯電路的故障。具體地，在時(shí)鐘門控技術(shù)被執(zhí)行的邏輯電路中，該邏輯電路中的狀態(tài)被長時(shí)間地保持。也就是說，源端子和漏端子之間存在電勢差時(shí)，特定的晶體管長時(shí)間地保持截止?fàn)顟B(tài)。將這種晶體管應(yīng)用于上述晶體管可以產(chǎn)生巨大的效果。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例2)在本實(shí)施例中，將描述實(shí)施例I中的邏輯電路的示例。具體地，將參照圖2A和2B、圖3A和3B、以及圖4A至4C描述包括與門和觸發(fā)器的邏輯電路。<邏輯電路的配置示例>圖2A中示出的本實(shí)施例的邏輯電路200包括與門201和觸發(fā)器202。該與門201具有第一輸入端子和第二輸入端子，其中該第一輸入端子電連接至供給使能信號(EN)的布線(此后也被稱為使能信號線)，而該第二輸入端子電連接至供給時(shí)鐘信號(CK)的布線(此后也被稱為時(shí)鐘信號線)。該觸發(fā)器202具有第一輸入端子和第二輸入端子，其中，該第一輸入端子電連接至數(shù)據(jù)信號線，而該第二輸入端子電連接至與門201的輸出端子。注意，包括在本實(shí)施例的邏輯電路中的觸發(fā)器202是可以利用反饋操作將數(shù)據(jù)保 留I位的電路。該觸發(fā)器202的輸出信號充當(dāng)邏輯電路200的輸出信號。<邏輯電路的操作示例>參照圖2B中示出的時(shí)序圖描述圖2A中示出的邏輯電路的操作。在時(shí)段Tl中，使能信號線充當(dāng)供給高電平處的信號的布線。因此，與門201的輸出信號(AND(Out))是時(shí)鐘信號(CK)。也就是，時(shí)鐘信號(CK)被輸入至觸發(fā)器202的第二輸入端子。觸發(fā)器202利用該輸入時(shí)鐘信號(CK)運(yùn)行。具體地，當(dāng)時(shí)鐘信號(CK)電平從低電平變化到高電平時(shí)，該觸發(fā)器202接收數(shù)據(jù)信號(D0或Dl);當(dāng)時(shí)鐘信號(CK)電平從高電平變化到低電平時(shí)，該觸發(fā)器202輸出數(shù)據(jù)信號。在時(shí)段T2中，使能信號線充當(dāng)供給低電平處的信號的布線。因此，與門201的輸出信號(AND(Out))是低電平信號。也就是，低電平信號被輸入至觸發(fā)器202的第二輸入端子。此時(shí)，邏輯電路的輸出信號(Out)被保留為數(shù)據(jù)信號(Dl)。在時(shí)段T3中，使能信號線再次充當(dāng)供給高電平信號的布線。也就是，類似于時(shí)段Tl，當(dāng)時(shí)鐘信號(CK)電平從低電平變化到高電平時(shí)，該觸發(fā)器202接收數(shù)據(jù)信號(D2或D3);當(dāng)時(shí)鐘信號(CK)電平從高電平變化到低電平時(shí)，該觸發(fā)器202輸出數(shù)據(jù)信號。在本實(shí)施例的邏輯電路中，輸入至觸發(fā)器202的時(shí)鐘信號由使能信號(EN)控制。也就是，在該邏輯電路中，針對觸發(fā)器202，執(zhí)行時(shí)鐘門控技木。注意，本實(shí)施例的邏輯電路在輸入至觸發(fā)器202的時(shí)鐘信號進(jìn)入高電平時(shí)讀取數(shù)據(jù)，并且將讀取的數(shù)據(jù)保留一個(gè)時(shí)鐘周期。因此，即使是在經(jīng)過時(shí)段Tl或時(shí)段T3 (在該時(shí)段，觸發(fā)器202運(yùn)行)之后，邏輯電路的輸出信號(Out)被暫時(shí)保留。<與門和觸發(fā)器的電路配置的示例>圖3A和3B示出了包括在圖2A中示出的邏輯電路中的與門201的電路配置的具體示例，圖4A至4C示出了觸發(fā)器202的電路配置的具體示例。圖3A中示出的與門包括晶體管211至216。晶體管211、214、215是ρ溝道晶體管，并且晶體管212、213、216是η溝道晶體管。晶體管211的柵極端子電連接至使能信號線，并且晶體管211的第一端子電連接至供給高電源電勢(VDD)的布線(此后也被稱為高電源電勢線)。晶體管212的柵極端子電連接至使能信號線和晶體管211的柵極端子，并且晶體管212的第一端子電連接至晶體管211的第二端子。
晶體管213的柵極端子電連接至?xí)r鐘信號線，晶體管213的第一端子電連接至晶體管212的第二端子，以及，晶體管213的第二端子電連接至供給低電源電勢(VSS)的布線(此后也被稱為低電源電勢線)。晶體管214的柵極端子電連接至?xí)r鐘信號線和晶體管213的柵極端子，晶體管214的第一端子電連接至高電源電勢線，并且晶體管214的第二端子電連接至晶體管211的第ニ端子和晶體管212的第一端子。晶體管215的柵極端子電連接至晶體管211的第二端子、晶體管212的第一端子、以及晶體管214的第二端子；晶體管215的第一端子電連接至高電源電勢線。晶體管216的柵極端子電連接至晶體管211的第二端子、晶體管212的第一端子、晶體管214的第二端子、以及晶體管215的柵極端子；晶體管216的第一端子電連接至晶體管215的第二端子；以及，晶體管216的第二端子電連接至低電源電勢線。注意，在與門中，輸出節(jié)點(diǎn)的電勢以作為與門的輸出信號(AND(Out))，其中，晶體 管215的第二端子和晶體管216的第一端子電連接至該節(jié)點(diǎn)。在本說明書中，高電源電勢(VDD)和低電源電勢(VSS)均可以是任何電勢，只要該高電源電勢(VDD)高于該低電源電勢(VSS)即可。例如，地電勢、OV等可以被應(yīng)用于該低電源電勢(VSS)，而給定的正電勢可以被應(yīng)用于該高電源電勢(VDD)。圖3B中示出的與門包括晶體管221至225。晶體管221至225是η溝道晶體管。此外，晶體管221至225是增強(qiáng)型晶體管，該晶體管的閾電壓為正的。晶體管221的柵極端子和第一端子均電連接至高電源電勢線。晶體管222的柵極端子電連接至使能信號線，晶體管222的第一端子電連接至晶體管221的第二端子。晶體管223的柵極端子電連接至?xí)r鐘信號線；晶體管223的第一端子電連接至晶體管222的第二端子，并且晶體管223的第二端子電連接至低電源電勢線。晶體管224的柵極端子和第一端子均電連接至高電源電勢線。晶體管225的柵極端子電連接至晶體管221的第二端子和晶體管222的第一端子，晶體管225的第一端子電連接至晶體管224的第二端子，并且晶體管225的第二端子電連接至低電源電勢線。注意，在與門中，輸出節(jié)點(diǎn)的電勢以作為與門的輸出信號(AND(Out))，其中，晶體管224的第二端子和晶體管225的第一端子電連接至該節(jié)點(diǎn)。晶體管221和晶體管224均為增強(qiáng)型晶體管，在該晶體管中，柵極端子和第一端子均電連接至高電源電勢線。因此，不論時(shí)段，晶體管221和晶體管224均保持導(dǎo)通狀態(tài)。換句話說，使用晶體管221和晶體管224作為電阻器。此外，與門的第一輸入端子和第二輸入端子彼此可以互換。在上述描述中被指定為電連接至使能信號線的端子可以電連接至?xí)r鐘信號線，并且在上述描述中被指定為電連接至?xí)r鐘信號線的端子可以電連接至使能信號線。圖4Α中示出的觸發(fā)器包括與非門231至234。與非門231的第一輸入端子電連接至數(shù)據(jù)信號線，并且與非門231的第二輸入端子電連接至與門的輸出端子。與非門232的第一輸入端子電連接至與非門231的輸出端子,并且與非門232的第二輸入端子電連接至與門的輸出端子和與非門231的第二輸入端子。與非門233的第一輸入端子電連接至與非門231的輸出端子和與非門232的第一輸入端子。與非門234的第一輸入端子電連接至與非門233的輸出端子，與非門234的第二輸入端子電連接至與非門232的輸出端子，并且與非門234的輸出端子電連接至與非門233的第二輸入端子。圖4A中示出的觸發(fā)器是延遲型觸發(fā)器。盡管本實(shí)施的觸發(fā)器是延遲型觸發(fā)器(其中，只有Q端子被用作輸出端子)，但是該觸發(fā)器可以具有如下結(jié)構(gòu)，即，在該結(jié)構(gòu)中，提供了 Q端子和QB端子(與非門234的輸出端子)兩個(gè)輸出端子。圖4A中示出的觸發(fā)器僅僅是ー個(gè)例子，并且本實(shí)施例的觸發(fā)器的結(jié)構(gòu)不局限于圖4A中示出的結(jié)構(gòu)。換句話說，本實(shí)施例的觸發(fā)器可以具有任何結(jié)構(gòu)，只要能夠利用反饋操作保留一個(gè)位的數(shù)據(jù)即可。 圖4B和4C各自示出了適用于與非門231至234的電路的具體示例。圖4B中示出的與非門包括晶體管241至244。注意，晶體管241和晶體管244是P溝道晶體管，而晶體管242和晶體管243是η溝道晶體管。晶體管241的柵極端子電連接至與非門的第一輸入端子，并且晶體管241的第一端子電連接至高電源電勢線。晶體管242的柵極端子電連接至與非門的第一輸入端子和晶體管241的柵極端子，并且晶體管242的第一端子電連接至晶體管241的第二端子。晶體管243的柵極端子電連接至與非門的第二輸入端子，晶體管243的第一端子電連接至晶體管242的第二端子，并且晶體管243的第二端子電連接至低電源電勢線。晶體管244的柵極端子電連接至與非門的第二輸入端子和晶體管243的柵極端子，晶體管244的第一端子電連接至高電源電勢線，并且晶體管244的第二端子電連接至晶體管241的第二端子和晶體管242的第一端子。注意，在與非門中，輸出節(jié)點(diǎn)的電勢以作為與非門的輸出信號，其中，晶體管241的第二端子、晶體管242的第一端子、以及晶體管244的第二端子電連接至該節(jié)點(diǎn)。圖4C中示出的與非門包括晶體管251至253。注意，晶體管251至253是η溝道晶體管。此外，晶體管251至253是增強(qiáng)型晶體管，該晶體管的閾電壓為正的。晶體管251的柵極端子和第一端子均電連接至高電源電勢線。晶體管252的柵極端子電連接至與非門的第一輸入端子，晶體管252的第一端子電連接至晶體管251的第二端子。晶體管253的柵極端子電連接至與非門的第二輸入端子，晶體管253的第一端子電連接至晶體管252的第二端子，并且晶體管253的第二端子電連接至低電源電勢線。注意，在與非門中，輸出節(jié)點(diǎn)的電勢以作為與非門的輸出信號，其中，晶體管251的第二端子和晶體管252的第一端子電連接至該節(jié)點(diǎn)。此外，與非門的第一輸入端子和第二輸入端子彼此可以互換。在上述描述中被指定為電連接至與非門的第一輸入端子的端子可以電連接至與非門的第二輸入端子，并且在上述描述中被指定為電連接至與非門的第二輸入端子的端子可以電連接至與非門的第一輸入端子。
在本實(shí)施例的邏輯電路中，包括在與非門231至234中的晶體管242、243、252、253中的至少ー個(gè)具有使用氧化物半導(dǎo)體形成的溝道形成區(qū)。該氧化物半導(dǎo)體的氫濃度被控制為5 X IO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5 X IO17 (原子/立方厘米)或更低。因此，該晶體管的斷態(tài)電流可以被減少至I X IO-13A或更低。也就是，可以抑制在時(shí)鐘門控技術(shù)被執(zhí)行的時(shí)段通過該晶體管的電荷的泄漏。結(jié)果，可以減少該時(shí)段的儲用功率并且可以抑制該時(shí)段的邏輯電路的故障。此外，當(dāng)圖3B中示出的與門被應(yīng)用于包括在本示例的邏輯電路中的與門201并且包括圖4C中示出的與非門的延遲型觸發(fā)器被應(yīng)用于觸發(fā)器202時(shí)，包括在邏輯電路中的所有晶體管均可以是η溝道晶體管。通過將η溝道晶體管應(yīng)用于上述晶體管(其中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，該氧化物半導(dǎo)體的氫濃度為5Χ IO19 (原子/立方厘米)或更低)，可以減少邏輯電路(其包括的晶體管全部為η溝道晶體管)中的消耗功率。除此之外，通過形成只包括η溝道晶體管不包括ρ溝道晶體管的邏輯電路，可以實(shí)現(xiàn)制造過程的簡化、邏輯電路產(chǎn)量的提高、以及制造成本的減少。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路 運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例3)在本實(shí)施例中，將描述實(shí)施例I中描述的邏輯電路的示例。具體地，將參照圖5Α和5Β以及圖6Α和6Β描述包括或非門和觸發(fā)器的邏輯電路。<邏輯電路的配置示例>圖5Α中示出的本實(shí)施例的邏輯電路500包括或非門501和觸發(fā)器502。在或非門501中，第一輸入端子電連接至使能信號線，并且第二輸入端子電連接至供給反相電路信號(CKB)的布線(此后也被稱為反相時(shí)鐘信號線)。在觸發(fā)器502中，第一輸入端子電連接至數(shù)據(jù)信號線，并且第二輸入端子電連接至或非門501的輸出端子。注意，包括在本實(shí)施例的邏輯電路中的觸發(fā)器502是可以利用反饋操作保留ー個(gè)位的數(shù)據(jù)的電路。該觸發(fā)器502的輸出信號充當(dāng)邏輯電路500的輸出信號。〈邏輯電路的操作示例〉參照圖5Β中示出的時(shí)序圖描述圖5Α中示出的邏輯電路的操作。在時(shí)段Τ4中，使能信號線充當(dāng)供給高電平處的信號的布線。因此，或非門501的輸出信號(NOR(Out))是時(shí)鐘信號(CK)。也就是，時(shí)鐘信號(CK)被輸入至觸發(fā)器502的第ニ輸入端子。觸發(fā)器502利用該輸入時(shí)鐘信號(CK)運(yùn)行。具體地，當(dāng)時(shí)鐘信號(CK)的電平從低電平變化到高電平時(shí)，該觸發(fā)器502接收數(shù)據(jù)信號(D4或D5);當(dāng)時(shí)鐘信號(CK)的電平從高電平變化到低電平時(shí)，該觸發(fā)器502輸出數(shù)據(jù)信號。在時(shí)段Τ5中，使能信號線充當(dāng)供給高電平處的信號的布線。因此，或非門501的輸出信號(NOR(Out))是低電平信號。也就是，低電平信號被輸入至觸發(fā)器502的第二輸入端子。此時(shí)，邏輯電路的輸出信號(Out)被保留為數(shù)據(jù)信號D5。在時(shí)段T6中，使能信號線再次充當(dāng)供給低電平處的信號的布線。也就是，類似于時(shí)段T4，當(dāng)時(shí)鐘信號(CK)的電平從低電平變化到高電平時(shí)，該觸發(fā)器502接收數(shù)據(jù)信號(D6或D7);當(dāng)時(shí)鐘信號(CK)的電平從高電平變化到低電平時(shí)，該觸發(fā)器502輸出數(shù)據(jù)信號。在本實(shí)施例的邏輯電路中，輸入至觸發(fā)器502的時(shí)鐘信號由使能信號(EN)控制。也就是，在該邏輯電路中，針對觸發(fā)器502，執(zhí)行時(shí)鐘門控技木。注意，本實(shí)施例的邏輯電路在輸入至觸發(fā)器502的時(shí)鐘信號進(jìn)入高電平時(shí)讀取數(shù)據(jù)，并且將讀取的數(shù)據(jù)保留一個(gè)時(shí)鐘周期。因此，即使是在經(jīng)過時(shí)段Τ4或時(shí)段Τ6 (在該時(shí)段，觸發(fā)器502運(yùn)行)之后，邏輯電路的輸出信號(Out)被暫時(shí)保留。<或非門和觸發(fā)器的電路配置的示例> 圖6A和6B示出了包括在圖5A中示出的邏輯電路中的或非門501的電路配置的具體示例。注意，包括在圖5A中示出的邏輯電路中的觸發(fā)器502可以是圖4A中示出的延遲型觸發(fā)器。因此，上面關(guān)于延遲型觸發(fā)器的描述將被稱為是觸發(fā)器502的電路配置的具體示例。下面，參照圖6A和6B描述或非門501的電路配置的具體示例。圖6A中示出的或非門包括晶體管511至514。注意，晶體管511和512是ρ溝道晶體管，并且晶體管513和514是η溝道晶體管。晶體管511的柵極端子電連接至使能信號線，并且晶體管511的第一端子電連接至供給高電源電勢(VDD)的布線(此后也被稱為高電源電勢線)。晶體管512的柵極端子電連接至反相時(shí)鐘信號線，并且晶體管512的第一端子電連接至晶體管511的第二端子。晶體管513的柵極端子電連接至反相時(shí)鐘信號線和晶體管512的柵極端子，晶體管513的第一端子電連接至晶體管512的第二端子，并且晶體管513的第二端子電連接至低電源電勢線。晶體管514的柵極端子電連接至使能信號線和晶體管511的柵極端子，晶體管514的第一端子電連接至晶體管512的第二端子和晶體管513的第一端子，并且晶體管514的第二端子電連接至低電源電勢線。注意，在或非門中，輸出節(jié)點(diǎn)的電勢以作為或非門的輸出信號(NOR(Out))，其中，晶體管512的第二端子、晶體管513的第一端子、以及晶體管514的第一端子電連接至該節(jié)點(diǎn)。圖6Β中示出的或非門包括晶體管521至523。注意，晶體管521至523是η溝道晶體管。此外，晶體管521至523是增強(qiáng)型晶體管，該晶體管的閾電壓為正的。晶體管521的柵極端子和第一端子均電連接至高電源電勢線。晶體管522的柵極端子電連接至反相時(shí)鐘信號線，晶體管522的第一端子電連接至晶體管521的第二端子，并且晶體管522的第二端子電連接至低電源電勢線。晶體管523的柵極端子電連接至使能信號線；晶體管523的第一端子電連接至晶體管521的第二端子和晶體管522的第一端子，并且晶體管523的第二端子電連接至低電源電勢線。注意，在或非門中，輸出節(jié)點(diǎn)的電勢以作為或非門的輸出信號(NOR(Out))，其中，晶體管521的第二端子、晶體管522的第一端子、以及晶體管523的第一端子電連接至該節(jié)點(diǎn)。
晶體管521為增強(qiáng)型晶體管，在該晶體管中，柵極端子和第一端子電連接至高電源電勢線。因此，不論時(shí)段，晶體管521都保持導(dǎo)通狀態(tài)。換句話說，使用晶體管521作為電阻器。此外，或非門的第一輸入端子和第二輸入端子彼此可以互換。在上述描述中被指定為電連接至使能信號線的端子可以電連接至?xí)r反相鐘信號線，并且在上述描述中被指定為電連接至反相時(shí)鐘信號線的端子可以電連接至使能信號線。本實(shí)施例的邏輯電路包括如下晶體管，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。該氧化物半導(dǎo)體的氫濃度被控制為5 XlO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5 X IO17 (原子/立方厘米)或更低。因此，該晶體管的斷態(tài)電流可以被減少至I X KT13A或更低。也就是，可以抑制在時(shí)鐘門控技術(shù)被執(zhí)行的時(shí)段通過該晶體管的電荷的泄漏。結(jié)果，可以減少該時(shí)段的儲用功率并且可以抑制該時(shí)段的邏輯電路的故障。此外，當(dāng)圖6B中示出的或非門被應(yīng)用于包括在本實(shí)施例的邏輯電路中的或非門501并且包括圖4C中示出的與非門的延遲型觸發(fā)器被應(yīng)用于觸發(fā)器502時(shí)，包括在邏輯電路中的所有晶體管均可以是η溝道晶體管。通過將η溝道晶體管應(yīng)用于上述晶體管(其中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，該氧化物半導(dǎo)體的氫濃度為5 X IO19 (原子/立方厘米)或更低)，可以減少邏輯電路(其包括的晶體管全部為η溝道晶體管)中的消耗功率。除此之外，通過形成只包括η溝道晶體管不包括ρ溝道晶體管的邏輯電路，可以實(shí)現(xiàn)制造過程的簡化、邏輯電路產(chǎn)量的提高、以及制造成本的減少。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例4)在本實(shí)施例中，將描述實(shí)施例I中描述的邏輯電路的示例。具體地，將參照圖7Α和7Β以及圖8Α至SC描述包括鎖存器和觸發(fā)器的邏輯電路。<邏輯電路的配置示例>圖7Α中示出的本實(shí)施例的邏輯電路600包括鎖存器601和觸發(fā)器602。在鎖存器601中，第一輸入端子電連接至使能信號線，并且第二輸入端子電連接至反相時(shí)鐘信號線。在觸發(fā)器602中，第一輸入端子電連接至數(shù)據(jù)信號線，并且第二輸入端子電連接至鎖存器601的輸出端子。注意，包括在本實(shí)施例的邏輯電路中的觸發(fā)器602是可以利用反饋操作保留ー個(gè)位的數(shù)據(jù)的電路。該觸發(fā)器602的輸出信號充當(dāng)邏輯電路600的輸出信號。本實(shí)施例的鎖存器601可以具有任何結(jié)構(gòu)，只要數(shù)據(jù)可以被鎖存即可。此處，作為鎖存器601，使用了如下電路，S卩，當(dāng)將高電平處的信號供給至第一輸入端子時(shí)，該電路鎖存 輸入至第二輸入端子的信號的反相信號。<邏輯電路的操作示例>參照圖7Β中示出的時(shí)序圖描述圖7Α中示出的邏輯電路的操作。
在時(shí)段T7中，使能信號線充當(dāng)供給高電平處的信號的布線。此時(shí)，鎖存器601的輸出信號(Latch(Out))是時(shí)鐘信號(CK)。換句話說，時(shí)鐘信號(CK)被輸入至觸發(fā)器602的第二輸入端子。觸發(fā)器602利用該輸入時(shí)鐘信號(CK)運(yùn)行。具體地，當(dāng)時(shí)鐘信號(CK)的電平從低電平變化到高電平時(shí)，該觸發(fā)器602接收數(shù)據(jù)信號(D8或D9);當(dāng)時(shí)鐘信號(CK)的電平從高電平變化到低電平時(shí)，該觸發(fā)器602輸出數(shù)據(jù)信號。在時(shí)段Τ8中，使能信號線充當(dāng)供給低電平處的信號的布線。此時(shí)，鎖存器601的輸出信號(Latch(Out))保持低電平。換句話說，低電平信號被輸入至觸發(fā)器602的第二輸入端子。此時(shí)，邏輯電路的輸出信號(Out)被保留為數(shù)據(jù)信號(D9)。在時(shí)段T9中，使能信號線再次充當(dāng)供給高電平處的信號的布線。也就是，類似于時(shí)段T7，當(dāng)時(shí)鐘信號(CK)的電平從低電平變化到高電平時(shí)，該觸發(fā)器602接收數(shù)據(jù)信號(D10或Dl I);當(dāng)時(shí)鐘信號(CK)的電平從高電平變化到低電平時(shí)，該觸發(fā)器602輸出數(shù)據(jù)信號。在本實(shí)施例的邏輯電路中，輸入至觸發(fā)器602的時(shí)鐘信號(CK)由使能信號(EN) 控制。也就是，在該邏輯電路中，針對觸發(fā)器602，執(zhí)行時(shí)鐘門控技木。注意，本實(shí)施例的邏輯電路在輸入至觸發(fā)器602的時(shí)鐘信號進(jìn)入高電平時(shí)讀取數(shù)據(jù)，并且將讀取的數(shù)據(jù)保留一個(gè)時(shí)鐘周期。因此，即使是在經(jīng)過時(shí)段T7或時(shí)段T9 (在該時(shí)段，觸發(fā)器602運(yùn)行)之后，邏輯電路的輸出信號(Out)被暫時(shí)保留。<鎖存器和觸發(fā)器的電路配置的示例>圖8A至8C示出了包括在圖7A中示出的邏輯電路中的鎖存器601的電路配置的具體示例。注意，包括在圖7A中示出的邏輯電路中的觸發(fā)器602可以是圖4A中示出的延遲型觸發(fā)器。因此，上面關(guān)于延遲型觸發(fā)器的描述將被稱為是觸發(fā)器602的電路配置的具體示例。下面，參照圖8A至SC描述鎖存器601的電路配置的具體示例。圖8A中示出的鎖存器包括晶體管611、反相器612、以及反相器613。注意，晶體管611是η溝道晶體管。晶體管611的柵極端子電連接至使能信號線，并且晶體管611的第一端子電連接至反相時(shí)鐘信號線。反相器612的輸入端子電連接至晶體管611的第二端子。反相器613的輸入端子電連接至反相器612的輸出端子，并且反相器613的輸出端子電連接至晶體管611的第二端子和晶體管612的輸入端子。注意，在該鎖存器中，輸出反相器612的輸出信號以作為鎖存器的輸出信號(Latch(Out))ο圖SB和SC示出了適用于反相器612和反相器613的電路的具體示例。圖8B中示出的反相器包括晶體管621和晶體管622。注意，晶體管621是ρ溝道晶體管，而晶體管622是η溝道晶體管。晶體管621的柵極端子電連接至反相器的輸入端子，并且晶體管621的第一端子電連接至高電源電勢線。晶體管622的柵極端子電連接至反相器的輸入端子和晶體管621的柵極端子，晶體管622的第一端子電連接至晶體管621的第二端子，并且晶體管622的第二端子電連接至低電源電勢線。
注意，在該反相器中，輸出節(jié)點(diǎn)的電勢以作為輸出信號，其中，晶體管621的第二端子和晶體管622的第一端子電連接至該節(jié)點(diǎn)。圖8C中示出的反相器包括晶體管631和晶體管632。注意，晶體管631和晶體管632是η溝道晶體管。此外，晶體管631和晶體管632是增強(qiáng)型晶體管，該晶體管的閾電壓是正的。晶體管631的柵極端子和第一端子電連接至高電源電勢線。晶體管632的柵極端子電連接至反相器的輸入端子，晶體管632的第一端子電連接至晶體管631的第二端子，并且晶體管632的第二端子電連接至低電源電勢線。注意，在該反相器中，輸出節(jié)點(diǎn)的電勢以作為輸出信號，其中，晶體管631的第二端子和晶體管632的第一端子電連接至該節(jié)點(diǎn)。
盡管在上述描述中晶體管611是η溝道晶體管，但是晶體管611可以是ρ溝道晶體管。在這種情況下，通過使使能信號反相，可以執(zhí)行類似上述操作的操作。本實(shí)施例的邏輯電路包括如下晶體管，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。該氧化物半導(dǎo)體的氫濃度被控制為5 XlO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5 X IO17 (原子/立方厘米)或更低。因此，該晶體管的斷態(tài)電流可以被減少至I X KT13A或更低。也就是，可以抑制在時(shí)鐘門控技術(shù)被執(zhí)行的時(shí)段通過該晶體管的電荷的泄漏。結(jié)果，可以減少該時(shí)段的儲用功率并且可以抑制該時(shí)段的邏輯電路的故障。此外，當(dāng)包括圖SC中示出的反相器的鎖存器被應(yīng)用于包括在本實(shí)施例的邏輯電路中的鎖存器601并且包括圖4C中示出的與非門的延遲型觸發(fā)器被應(yīng)用于觸發(fā)器602時(shí)，包括在邏輯電路中的所有晶體管均可以是η溝道晶體管。通過將η溝道晶體管應(yīng)用于上述晶體管(其中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，該氧化物半導(dǎo)體的氫濃度為5 XlO19 (原子/立方厘米)或更低)，可以減少邏輯電路(其包括的晶體管全部為η溝道晶體管)中的消耗功率。除此之外，通過形成只包括η溝道晶體管不包括ρ溝道晶體管的邏輯電路，可以實(shí)現(xiàn)制造過程的簡化、邏輯電路產(chǎn)量的提高、以及制造成本的減少。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例5)在本實(shí)施例中，將描述實(shí)施例I中描述的邏輯電路的示例。具體地，將參照圖9描述包括與門和多個(gè)觸發(fā)器的邏輯電路。圖9中示出的本實(shí)施例的邏輯電路800包括與門801和觸發(fā)器組805，該觸發(fā)器組805包括觸發(fā)器802至804。與門801的第一輸入端子電連接至使能信號線，與門801的第二輸入端子電連接至?xí)r鐘信號線。觸發(fā)器802的第一輸入端子電連接至數(shù)據(jù)信號線，并且觸發(fā)器802的第二輸入端子電連接至與門801的輸出端子。
觸發(fā)器803的第一輸入端子電連接至觸發(fā)器802的輸出端子，并且觸發(fā)器803的第二輸入端子電連接至與門801的輸出端子。在觸發(fā)器804中，第一輸入端子電連接至觸發(fā)器803的輸出端子，并且第二輸入端子電連接至與門801的輸出端子。注意，觸發(fā)器804的輸出信號是邏輯電路800的輸出信號(Out)。注意，包括在本實(shí)施例的邏輯電路中的觸發(fā)器802至804是能夠利用反饋操作保留ー個(gè)位的數(shù)據(jù)的電路。例如，可以應(yīng)用圖4A中示出的延遲型觸發(fā)器。在本實(shí)施例的邏輯電路中，輸入至觸發(fā)器組805的時(shí)鐘信號(CK)由使能信號(EN)控制。也就是，在該邏輯電路中，針對觸發(fā)器組805，執(zhí)行時(shí)鐘門控技木。此外，在該觸發(fā)器組805的第二級或下一級中的觸發(fā)器的第一輸入端子電連接至前ー級中的觸發(fā)器的輸出端子。也就是，本實(shí)施例的邏輯電路是移位寄存器，該移位寄存器 在時(shí)鐘信號被輸入的時(shí)段經(jīng)過觸發(fā)器依次地移位數(shù)據(jù)信號(Data)。本實(shí)施例的邏輯電路包括如下晶體管，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。該氧化物半導(dǎo)體的氫濃度被控制為5 XlO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5 X IO17 (原子/立方厘米)或更低。因此，該晶體管的斷態(tài)電流可以被減少至I X KT13A或更低。也就是，可以抑制在時(shí)鐘門控技術(shù)被執(zhí)行的時(shí)段通過該晶體管的電荷的泄漏。結(jié)果，可以減少該時(shí)段的儲用功率并且可以抑制該時(shí)段的邏輯電路的故障。此外，包括在本實(shí)施例的邏輯電路中的與門801和觸發(fā)器組805中的所有晶體管均可以是η溝道晶體管。通過將η溝道晶體管應(yīng)用于上述晶體管(其中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，該氧化物半導(dǎo)體的氫濃度為5 X IO19 (原子/立方厘米)或更低)，可以減少邏輯電路(其包括的晶體管全部為η溝道晶體管)中的消耗功率。除此之外，通過形成只包括η溝道晶體管不包括ρ溝道晶體管的邏輯電路，可以實(shí)現(xiàn)制造過程的簡化、邏輯電路廣量的提聞、以及制造成本的減少。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。注意，本實(shí)施例示出了包括三個(gè)觸發(fā)器的邏輯電路，但是本實(shí)施例的邏輯電路中的觸發(fā)器的數(shù)目不局限于三個(gè)。作為本實(shí)施例的邏輯電路，可以使用包括第一至第η個(gè)觸發(fā)器的邏輯電路，其中，η為自然數(shù)。注意，對于包括在邏輯電路中的第k個(gè)觸發(fā)器(其中，k是等于或小于η的自然數(shù))，該觸發(fā)器的第一輸入端子電連接至第(k-Ι)個(gè)觸發(fā)器的輸出端子，并且該觸發(fā)器的第二輸入端子電連接至與門801的輸出端子。而且，在本實(shí)施例中，前一級中的觸發(fā)器的輸出信號被輸入至第二級或下ー級中的觸發(fā)器的第一輸入端子；然而，本實(shí)施例的邏輯電路的結(jié)構(gòu)不局限于上述結(jié)構(gòu)。例如，可以采用如下結(jié)構(gòu)，即，在該結(jié)構(gòu)中，信號從邏輯電路800的外部電路被輸入至觸發(fā)器?；蛘?，可以采用如下結(jié)構(gòu)，即，在該結(jié)構(gòu)中，觸發(fā)器的第一輸入端子電連接至另ー觸發(fā)器的輸出端子，該另ー觸發(fā)器不是前ー級中的觸發(fā)器；例如，觸發(fā)器的第一輸入端子電連接至在前級之前的級中的觸發(fā)器的輸出端子。又或者，觸發(fā)器的第一輸入端子經(jīng)由另一電路連接至另ー觸發(fā)器的輸出端子，而不是直接連接至該另ー觸發(fā)器的輸出端子。
包括在本實(shí)施例的邏輯電路中的多個(gè)觸發(fā)器彼此沒有必要具有相同的結(jié)構(gòu)。每個(gè)觸發(fā)器根據(jù)不同的應(yīng)用可以具有不同的結(jié)構(gòu)。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例6)在本實(shí)施例中，將描述實(shí)施例I中描述的邏輯電路的示例。具體地，將參照圖10描述包括與門和多個(gè)觸發(fā)器的邏輯電路。圖10中示出的本實(shí)施例的邏輯電路900包括控制部分903和觸發(fā)器組907，其中，控制部分903包括觸發(fā)器901和與門902，該觸發(fā)器組907包括觸發(fā)器904至906。觸發(fā)器901的第一輸入端子電連接至供給第一數(shù)據(jù)信號(Datal)的布線(此后也 被稱為第一數(shù)據(jù)信號線)，并且觸發(fā)器901的第二輸入端子電連接至?xí)r鐘信號線。與門902的第一輸入端子電連接至觸發(fā)器901的輸出端子，并且與門902的第二輸入端子電連接至使能信號線。觸發(fā)器904的第一輸入端子電連接至供給第二數(shù)據(jù)信號(Data2)的布線(此后也被稱為第二數(shù)據(jù)信號線)，并且觸發(fā)器904的第二輸入端子電連接至與門902的輸出端子。觸發(fā)器905的第一輸入端子電連接至觸發(fā)器904的輸出端子，并且觸發(fā)器905的第二輸入端子電連接至與門902的輸出端子。觸發(fā)器906的第一輸入端子電連接至觸發(fā)器905的輸出端子，并且觸發(fā)器906的第二輸入端子電連接至與門902的輸出端子。注意，觸發(fā)器906的輸出信號是邏輯電路900的輸出信號(Out)。包括在本實(shí)施例的邏輯電路中的觸發(fā)器901和觸發(fā)器904是能夠利用反饋操作保留ー個(gè)位的數(shù)據(jù)的電路。例如，可以應(yīng)用圖4A中示出的延遲型觸發(fā)器。在本實(shí)施例的邏輯電路中，輸入至觸發(fā)器組907的時(shí)鐘信號由使能信號(EN)控制，并且觸發(fā)器901的輸出信號由第一數(shù)據(jù)信號(Datal)和時(shí)鐘信號控制。也就是，在該邏輯電路中，針對觸發(fā)器組907，執(zhí)行時(shí)鐘門控技木。此外，在該觸發(fā)器組907的第二級或下一級中的觸發(fā)器的第一輸入端子電連接至前ー級中的觸發(fā)器的輸出端子。也就是，本實(shí)施例的邏輯電路是移位寄存器，該移位寄存器在時(shí)鐘信號被輸入的時(shí)段經(jīng)過觸發(fā)器依次地移位第二數(shù)據(jù)信號(Data2)。本實(shí)施例的邏輯電路包括如下晶體管，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。該氧化物半導(dǎo)體的氫濃度被控制為5 XlO19 (原子/立方厘米)或更低，優(yōu)選地為5 X IO18 (原子/立方厘米)或更低，更優(yōu)選地為5 X IO17 (原子/立方厘米)或更低。因此，該晶體管的斷態(tài)電流可以被減少至I X KT13A或更低。也就是，可以抑制在時(shí)鐘門控技術(shù)被執(zhí)行的時(shí)段通過該晶體管的電荷的泄漏。結(jié)果，可以減少該時(shí)段的儲用功率并且可以抑制該時(shí)段的邏輯電路的故障。此外，包括在本實(shí)施例的邏輯電路中的控制部分903和觸發(fā)器組907中的所有晶體管均可以是η溝道晶體管。通過將η溝道晶體管應(yīng)用于上述晶體管(其中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，該氧化物半導(dǎo)體的氫濃度為5 XlO19 (原子/立方厘米)或更低)，可以減少邏輯電路(其包括的晶體管全部為η溝道晶體管)中的消耗功率。除此之夕卜，通過形成只包括η溝道晶體管不包括ρ溝道晶體管的邏輯電路，可以實(shí)現(xiàn)制造過程的簡化、邏輯電路產(chǎn)量的提高、以及制造成本的減少。此外，減少整個(gè)電路中所消耗的功率可以減少使本發(fā)明的一個(gè)實(shí)施例的邏輯電路運(yùn)行的外部電路的負(fù)載。因此，可以擴(kuò)展包括該邏輯電路和該外部電路的半導(dǎo)體裝置的功倉^:。注意，本實(shí)施例示出了包括三個(gè)觸發(fā)器的觸發(fā)器組907，但是本實(shí)施例的觸發(fā)器組907中的觸發(fā)器的數(shù)目不局限于三個(gè)。作為本實(shí)施例的邏輯電路，可以使用包括第一至第η個(gè)觸發(fā)器的觸發(fā)器組的邏輯電路，其中，η為自然數(shù)。注意，對于包括在觸發(fā)器組中的第k個(gè)觸發(fā)器(其中，k是等于或小于η的自然數(shù))，該觸發(fā)器的第一輸入端子電連接至第(k-1)個(gè)觸發(fā)器的輸出端子，并且該觸發(fā)器的第二輸入端子電連接至與門902的輸出端子。而且，在本實(shí)施例的觸發(fā)器組907中，前一級中的觸發(fā)器的輸出信號被輸入至第ニ級或下一級中的觸發(fā)器的第一輸入端子；然而，本實(shí)施例的觸發(fā)器組的結(jié)構(gòu)不局限于上述結(jié)構(gòu)。例如，可以采用如下結(jié)構(gòu)，即，在該結(jié)構(gòu)中，信號從邏輯電路900的外部電路被輸入至觸發(fā)器?；蛘?，可以采用如下結(jié)構(gòu)，即，在該結(jié)構(gòu)中，觸發(fā)器的第一輸入端子電連接至另ー觸發(fā)器的輸出端子，該另ー觸發(fā)器不是前ー級中的觸發(fā)器；例如，觸發(fā)器的第一輸入端子電連接至在前級之前的級中的觸發(fā)器的輸出端子。又或者，觸發(fā)器的第一輸入端子經(jīng)由另一電路連接至另ー觸發(fā)器的輸出端子，而不是直接連接至該另ー觸發(fā)器的輸出端子。包括在本實(shí)施例的邏輯電路中的多個(gè)觸發(fā)器彼此沒有必要具有相同的結(jié)構(gòu)。每個(gè)觸發(fā)器根據(jù)不同的應(yīng)用可以具有不同的結(jié)構(gòu)。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例7)在本實(shí)施例中，將描述包括在實(shí)施例I至6中描述的任何一個(gè)邏輯電路中的晶體管的示例。具體地，描述了如下示例，在該示例中，將利用包括半導(dǎo)體材料的襯底形成的晶體管應(yīng)用于包括在邏輯電路中的P溝道晶體管，并且將利用氧化物半導(dǎo)體形成的晶體管應(yīng)用于包括在邏輯電路中的η溝道晶體管?！唇Y(jié)構(gòu)示例〉圖11示出了包括在本實(shí)施例的邏輯電路中的ρ溝道晶體管和η溝道晶體管。圖11示出的ρ溝道晶體管160包括設(shè)置在包括半導(dǎo)體材料的襯底100上的溝道形成區(qū)116，一對雜質(zhì)區(qū)(具體地，一對雜質(zhì)區(qū)114a、114b和一對高濃度雜質(zhì)區(qū)120a、120b)，設(shè)置在溝道形成區(qū)116上的柵極絕緣層108a，設(shè)置在柵極絕緣層108a上的柵電極層IlOa,電連接至雜質(zhì)區(qū)114a的源電極層130a，以及電連接至雜質(zhì)區(qū)114b的漏電極層130b，其中，溝道形成區(qū)116插入在該ー對雜質(zhì)區(qū)之間。注意，側(cè)壁絕緣層118設(shè)置在柵電極層IlOa的側(cè)表面上。包括半導(dǎo)體材料的襯底100在不與側(cè)壁絕緣層118重疊的區(qū)域中設(shè)置有一對高濃度雜質(zhì)區(qū)120a和120b。該襯底100在該ー對高濃度雜質(zhì)區(qū)120a和120b上還設(shè)置有ー對金屬化合物區(qū)124a和124b。進(jìn)一歩地，在襯底100上設(shè)置元件隔離絕緣層106，使得晶體管160可以插入在該元件隔離絕緣層106和襯底100之間，并且設(shè)置層間絕緣層126和層間絕緣層128以覆蓋晶體管160。源電極層130a和漏電極層130b分別通過形成在層間絕緣層126和層間絕緣層128中的開ロ與金屬化合物區(qū)124a和金屬化合物區(qū)124b電連接。也就是，源電極層130a通過金屬化合物區(qū)124a與高濃度雜質(zhì)區(qū)120a和雜質(zhì)區(qū)114a電連接，并且漏電極區(qū)130b通過金屬化合物區(qū)124b與高濃度雜質(zhì)區(qū)120b和雜質(zhì)區(qū)114b電連接。此外，作為稍后描述的在η溝道晶體管164下方的層，設(shè)置了使用與形成柵極絕緣層108a的材料相同的材料形成的絕緣層108b、使用與柵電極層IlOa相同的材料形成的電極層110b，以及使用與源電極層130a和漏電極層130b相同的材料形成的電極層130c。圖11中示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的柵電極層136d，設(shè)置在柵電極層136d上的柵極絕緣層138，設(shè)置在柵極絕緣層138上的氧化物半導(dǎo)體層140，以及設(shè)置在氧化物半導(dǎo)體層140上并且與氧化物半導(dǎo)體層140電連接的漏電極層142b。在此，設(shè)置柵電極層136d以嵌入形成在層間絕緣層128上的絕緣層132中。按照類似于柵電極層136d的方式，形成了分別與包括在ρ溝道晶體管160中的源電極層130a和漏電極層130b接觸的電極層136a和電極層136b。此外，形成了與電極層130c接觸的電極層136c。 在晶體管164上，設(shè)置與氧化物半導(dǎo)體層140部分接觸的保護(hù)性絕緣層144，并且在保護(hù)性絕緣層144上設(shè)置層間絕緣層146。在此，在保護(hù)性絕緣層144和層間絕緣層146中設(shè)置到達(dá)源電極層142a和漏電極層142b的開ロ。形成電極層150d和電極層150e，以通過這些開ロ分別與源電極層142a和漏電極層142b接觸。按照類似于電極層150d和電極層150e的方式，形成電極層150a、電極層150b、以及電極層150c，以通過設(shè)置在柵極絕緣層138、保護(hù)性絕緣層144、以及層間絕緣層146中的開ロ分別與電極層136a、電極層136b、以及電極層136c接觸。通過充分地去除氧化物半導(dǎo)體層140中的諸如氫之類的雜質(zhì)而將該氧化物半導(dǎo)體層140高度純凈化。具體地，氧化物半導(dǎo)體層140的氫濃度為5 XlO19 (原子/立方厘米)或更低。注意，氧化物半導(dǎo)體層140的氫濃度優(yōu)選地為5 XlO18 (原子/立方厘米)或更低，并且，更優(yōu)選地為5 XlO19 (原子/立方厘米)或更低。當(dāng)使用其中氫濃度被充分地減少的高度純凈化的氧化物半導(dǎo)體層140時(shí)，可以獲得具有極好的斷態(tài)電流特性的晶體管164。例如，當(dāng)漏電壓為+IV或+IOV并且柵電壓在-5V至-20V的范圍之間時(shí)，斷態(tài)電流為I X 10_13A或更小。應(yīng)用其中氫濃度被充分地減少的高度純凈化的氧化物半導(dǎo)體層140可以減少晶體管164中的斷態(tài)電流。通過二次離子質(zhì)譜法(SIMS)測量氧化物半導(dǎo)體層140中的氫濃度。此外，絕緣層152設(shè)置在層間絕緣層146上，并且設(shè)置電極層154a、電極層154b、電極層154c、以及電極層154d,以嵌入絕緣層152中。注意，電極層154a與電極層150a接觸，電極層154b與電極層150b接觸，電極層154c與電極層150c和電極層150d接觸，并且電極層154d與電極層150e接觸。本實(shí)施例的ρ溝道晶體管160中的源電極層130a電連接至設(shè)置在上部區(qū)域中的電極層136a、150a和154a。因此，適當(dāng)?shù)匦纬捎糜谏鲜鲭姌O層的導(dǎo)電層，由此ρ溝道晶體管160中的源電極層130a可以電連接至包括在η溝道晶體管164中的設(shè)置在上部區(qū)域中的任何電極層。P溝道晶體管160中的漏電極層130b可以電連接至包括在η溝道晶體管164中的設(shè)置在上部區(qū)域中的任何電極層。盡管在圖11中沒有示出，P溝道晶體管160中的柵電極層IlOa可以通過設(shè)置在上部區(qū)域中的電極層電連接至包括在η溝道晶體管164中的任何電極層。
類似地，本實(shí)施例的η溝道晶體管164中的源電極層142a電連接至設(shè)置在下部區(qū)域中的電極層130c和110b。因此，適當(dāng)?shù)匦纬捎糜谏鲜鲭姌O層的導(dǎo)電層，由此η溝道晶體管164中的源電極層142a可以電連接至ρ溝道晶體管160的柵電極層110a、源電極層130a、或漏電極層130b。盡管在圖11中沒有示出，η溝道晶體管164中的柵電極層136d或漏電極層142b可以通過設(shè)置在下部區(qū)域中的電極層電連接至包括在ρ溝道晶體管160中的任何電極層。當(dāng)設(shè)置多個(gè)上述ρ溝道晶體管160和η溝道晶體管164時(shí)，可以提供實(shí)施例I至6的任何ー個(gè)中描述的邏輯電路。注意，包括在邏輯電路中的所有η溝道晶體管164沒有必要都是包括氧化物半導(dǎo)體的晶體管，并且根據(jù)每個(gè)晶體管所需要的特性，η溝道晶體管164可以具有不同的結(jié)構(gòu)。例如，作為需要高速運(yùn)行的η溝道晶體管，可以采用使用包括半導(dǎo)體材料的襯底形成的晶體管，并且，作為需要減少泄漏電流的η溝道晶體管，可以采用使用氧化物半導(dǎo)體形成的晶體管。
<制造步驟的示例>接下來，將描述ρ溝道晶體管160和η溝道晶體管164的制造方法的示例。此后，首先參照圖12Α至12Η描述ρ溝道晶體管160的制造方法，然后，參照圖13Α至13G和圖14Α至14D描述η溝道晶體管164的制造方法。首先，準(zhǔn)備包括半導(dǎo)體材料的襯底100 (參見圖12Α)。包括半導(dǎo)體材料的襯底100可以是使用硅、碳化硅等形成的單晶半導(dǎo)體襯底；多晶硅半導(dǎo)體襯底；使用硅鍺等形成的化合物半導(dǎo)體襯底；soi襯底；等等。此處，描述將單晶硅襯底用作包括半導(dǎo)體材料的襯底100的情況的示例。一般來講，術(shù)語“SOI襯底”是指其中硅半導(dǎo)體層被設(shè)置在絕緣表面上的半導(dǎo)體襯底。在本說明書中，術(shù)語“SOI襯底”在其范疇內(nèi)也包括其中使用除了硅以外的材料形成的半導(dǎo)體層被設(shè)置在絕緣表面上的半導(dǎo)體襯底。也就是，包括在“SOI襯底”中的半導(dǎo)體層不局限于硅半導(dǎo)體層。進(jìn)ー步地，“SOI襯底“包括如下結(jié)構(gòu)，在該結(jié)構(gòu)中，半導(dǎo)體層形成在諸如玻璃襯底的絕緣襯底上，并且在該半導(dǎo)體層和該絕緣襯底之間插入絕緣層。在襯底100上，形成充當(dāng)用于形成元件隔離絕緣層的掩膜的保護(hù)性層102 (參見圖12A)。作為保護(hù)性層102，例如可以使用絕緣層，該絕緣層是使用氧化硅、氮化硅、氧氮化硅等形成的。注意，在該步驟之前或者在該步驟之后，可以將賦予η型導(dǎo)電性的雜質(zhì)元素或者賦予P型導(dǎo)電性的雜質(zhì)元素添加至襯底100，從而控制半導(dǎo)體裝置的閾電壓。在半導(dǎo)體是硅的情況下，賦予η型導(dǎo)電性的雜質(zhì)可以是磷、神等。賦予ρ型導(dǎo)電性的雜質(zhì)可以是硼、鋁、鎵
坐寸ο接下來，使用保護(hù)性層102作為掩膜，蝕刻襯底100在沒有被保護(hù)性層102覆蓋的區(qū)域(暴露區(qū)域)中的部分。通過該蝕刻，形成隔離的半導(dǎo)體區(qū)104(參見圖12Β)。作為該蝕刻，優(yōu)選地執(zhí)行干法蝕刻，但是也可以執(zhí)行濕法蝕刻。根據(jù)要被蝕刻的層的材料，可以適當(dāng)?shù)剡x擇蝕刻氣體和蝕刻劑。接下來，形成絕緣層以覆蓋半導(dǎo)體區(qū)104，并且選擇性地去除與半導(dǎo)體區(qū)104重疊的區(qū)域中的絕緣層，使得形成元件隔離絕緣層106(參見圖12Β)。該絕緣層是使用氧化硅、氮化硅、氧氮化硅等形成的。作為絕緣層的去除方法，可以給出諸如化學(xué)機(jī)械拋光(CMP)的拋光處理、蝕刻處理等等，并且可以使用這些處理中的任何ー個(gè)。注意，在形成半導(dǎo)體區(qū)104之后或者在形成元件隔離絕緣層106之后，去除保護(hù)性層102。
接下來，在半導(dǎo)體區(qū)104上形成絕緣層，并且在該絕緣層上形成包括導(dǎo)電材料的層。該絕緣層稍后將充當(dāng)柵極絕緣層，并且通過CVD法、濺射法等形成為氧化硅膜的單層、氧氮化硅膜的單層、氮化硅膜的單層、氧化鉿膜的單層、氧化鋁膜的單層、氧化鉭膜的單層等或者包括上述這些膜的疊層?；蛘撸ㄟ^高密度等離子體處理或熱氧化處理將半導(dǎo)體區(qū)104的表面氧化或氮化，由此可以形成絕緣層。例如，可以使用諸如He，Ar, Kr，或Xe的稀有氣體和諸如氧氣、一氧化氮、氨、氮或氫的氣體的混合氣體來執(zhí)行該高濃度等離子體處理。對于絕緣層的厚度沒有特別的限制，但是，例如，可以將該絕緣層形成為具有在大于或等于Inm并且小于或等于IOOnm的范圍中的厚度?？梢允褂弥T如鋁、銅、鈦、鉭或鎢之類的金屬材料來形成包括導(dǎo)電材料的層。或者，可以使用諸如包括導(dǎo)電材料的多晶硅之類的半導(dǎo)體材料來形成包括導(dǎo)電材料的層。對于形成包括導(dǎo)電材料的層的方法沒有特別的限制，可以采用各種膜形成方法，例如，蒸氣法，CVD法，濺射法，或者旋涂法。注意，在本實(shí)施例中，描述了使用金屬材料來形成包括導(dǎo)電材料的層的情況。然后，選擇性地蝕刻絕緣層和包括導(dǎo)電材料的層，使得形成柵極絕緣層108a和柵電極層IIOa(參見圖12C)。接下來，形成覆蓋柵電極層IlOa的絕緣層112(參見圖12C)。然后，將硼(B)、鋁(Al)等添加至半導(dǎo)體區(qū)104，從而形成具有淺結(jié)的該一對雜質(zhì)區(qū)114a和114b (參見圖12C)。注意，盡管此處添加了硼或鋁以用于形成ρ溝道晶體管，但是在形成η溝道晶體管的情況中，可以添加諸如磷⑵或神(As)的雜質(zhì)元素。注意，通過形成該ー對雜質(zhì)區(qū)114a和114b，溝道形成區(qū)116形成于柵極絕緣層108a下方的半導(dǎo)體區(qū)104中(參見圖12C)。此處，可以適當(dāng)?shù)卦O(shè)置添加的雜質(zhì)的濃度，并且根據(jù)半導(dǎo)體元件的高微型化可以優(yōu)選地將該濃度設(shè)置為高。盡管此處該ー對雜質(zhì)區(qū)114a和114b是在形成絕緣層112之后形成的，但是也可以在形成該ー對雜質(zhì)區(qū)114a和114b之后形成絕緣層112。接下來，形成側(cè)壁絕緣層118(參見圖12D)。形成絕緣層以覆蓋絕緣層112，并且對該絕緣層執(zhí)行高度各向異性蝕刻處理，使得可以按照自對準(zhǔn)的方式形成側(cè)壁絕緣層118。此時(shí)，部分蝕刻該絕緣層112，使得柵電極層IlOa的頂表面和雜質(zhì)區(qū)114a、114b的頂表面被暴露。接下來，形成絕緣層以覆蓋柵電極層110a、該ー對雜質(zhì)區(qū)114a和114b、側(cè)壁絕緣層118等。然后，將硼(B)、鋁(Al)等添加至部分雜質(zhì)區(qū)114a和114b中，使得形成ー對高濃度雜質(zhì)區(qū)120a和120b(參見圖12E)。此處，在形成η溝道晶體管的情況下，可以添加諸如磷(P)或神(As)之類的雜質(zhì)元素。在此之后，去除絕緣層，并且形成金屬層122以覆蓋柵電極層110a、側(cè)壁絕緣層118、該ー對高濃度雜質(zhì)區(qū)120a和120b，等等(參見圖12E)?？梢酝ㄟ^各種膜形成方法來形成金屬層122，例如，真空涂膜法，濺射法，或旋涂法。優(yōu)選的是，使用與包括在半導(dǎo)體區(qū)104中的半導(dǎo)體材料發(fā)生反應(yīng)以成為具有低電阻的金屬化合物的金屬材料來形成該金屬層122。這種金屬材料的示例包括鈦、鉭、鎢、鎳、鈷、以及鉬。接下來，執(zhí)行熱處理，使得金屬層122與半導(dǎo)體材料發(fā)生反應(yīng)。通過該熱處理，形 成與該ー對高濃度雜質(zhì)區(qū)120a和120b接觸的ー對金屬化合物區(qū)124a和124b (參見圖12F)。在將多晶硅等用于柵電極層IlOa的情況下，柵電極層IlOa的與金屬層122接觸的部分也成為金屬化合物區(qū)。作為該熱處理，可以采用閃光燈的照射。盡管毫無疑問可以采用其它熱處理方法，但是優(yōu)選使用通過其可以實(shí)現(xiàn)超短時(shí)間的熱處理的方法，從而改善金屬化合物形成中的化學(xué)反應(yīng)的可控性。注意，通過金屬材料和半導(dǎo)體材料之間的反應(yīng)形成金屬化合物區(qū)，該金屬化合物區(qū)具有充分増大的導(dǎo)電性。該金屬化合物區(qū)的形成可以適當(dāng)?shù)販p少電阻并且改善元件特性。注意，在形成一對金屬化合物區(qū)124a和124b之后去除金屬層122。接下來，形成層間絕緣層126和層間絕緣層128以覆蓋在上述步驟中形成的組成部分(參見圖12G)?？梢允褂冒o機(jī)絕緣材料的材料來形成層間絕緣層126和128，諸如，氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭?；蛘撸梢允褂弥T如聚酰亞胺或丙烯酸之類的有機(jī)絕緣材料。盡管此處的層間絕緣層具有包括層間絕緣層126和層間絕緣層128的兩個(gè)層的結(jié)構(gòu)，但是層間絕緣層的結(jié)構(gòu)并不局限于此。在形成層間絕緣層128之后，優(yōu)選地通過CMP處理、蝕刻處理等將表面平坦化。 在此之后，在層間絕緣層中形成到達(dá)ー對金屬化合物區(qū)124a和124b的開ロ，并且在該開口中形成源電極層130a和漏電極層130b (參見圖12H)。在包括該開ロ的區(qū)域中通過PVD法、CVD法等形成導(dǎo)電層，并且通過蝕刻處理或CMP處理去除部分導(dǎo)電層，使得可以形成源電極層130a和漏電極層130b。優(yōu)選的是，將源電極層130a和漏電極層130b形成為具有平坦化表面。例如，在包括該開ロ的區(qū)域中形成鈦膜或氮化鈦膜的薄膜之后，形成鎢膜，以填充該開ロ。在這種情況下，通過CMP處理去除不需要的鎢和不需要的鈦或氮化鈦，并且可以改善表面的平坦性。按照這種方式，包括源電極層130a和漏電極層130b的表面被平坦化，由此可以在稍后的步驟中優(yōu)選地形成電極、布線、絕緣層、半導(dǎo)體層、等等。注意，此處，僅示出了與金屬化合物區(qū)124a和124b接觸的源電極層130a和漏電極層130b ;但是,在該步驟中，也可以一起形成充當(dāng)布線(例如，圖11中電極層130c)等的電極層。對于形成源電極層130a和漏電極層130b的材料沒有特別的限制，可以使用各種導(dǎo)電材料。例如，可以使用諸如鑰、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧之類的導(dǎo)電材料。通過上述步驟，完成了具有包括半導(dǎo)體材料的襯底100的ρ溝道晶體管160。在上述步驟之后，可以進(jìn)一歩地形成電極、布線、絕緣層、等等。當(dāng)布線具有多層布線結(jié)構(gòu)時(shí)，可以提供高度集成的邏輯電路，其中，該多層布線結(jié)構(gòu)是包括層間絕緣層和導(dǎo)電層的堆疊結(jié)構(gòu)。此外，通過與上述步驟類似的步驟，可以形成具有包括半導(dǎo)體材料的襯底100的η溝道晶體管。也就是，在上述步驟中，通過使用諸如磷(P)或神(As)的雜質(zhì)元素作為添加到半導(dǎo)體區(qū)中的雜質(zhì)元素，可以形成η溝道晶體管。接下來，參照圖13Α至13G和圖14Α至14D，描述在層間絕緣層128上形成η溝道晶體管164的制造過程。注意，圖13Α至13G和圖14Α至14D圖示了在層間絕緣層128上形成各種電極層、η溝道晶體管164、等等的制造過程；相應(yīng)地，省略了設(shè)置在η溝道晶體管164下方的ρ溝道晶體管160等。首先，在層間絕緣層128、源電極層130a、漏電極層130b、以及電極層130c上形成絕緣層132(參見圖13A)?？梢酝ㄟ^PVD法、CVD法、等等來形成絕緣層132。使用包括無機(jī)絕緣材料的材料來形成絕緣層132，諸如，氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭。
接下來，在絕緣層132中形成到達(dá)源電極層130a、漏電極層130b、以及電極層130c的開ロ。此時(shí)，也在稍后將形成柵電極層136d的區(qū)域中形成開ロ。形成導(dǎo)電層134，以填充這些開ロ(參見圖13B)?？梢允褂醚谀さ韧ㄟ^諸如蝕刻的方法來形成這些開ロ。可以使用光掩膜等通過諸如曝光的方法來形成掩膜。可以使用濕法蝕刻或者干法蝕刻作為蝕刻；鑒于微型化制造，優(yōu)選地使用干法蝕刻?？梢酝ㄟ^PVD法和CVD法等的膜形成法來形成導(dǎo)電層134。用于形成導(dǎo)電層134的材料可以是導(dǎo)電材料，諸如，鑰、鈦、鉻、鉭、鶴、招、銅、釹、或鈧，這些金屬的合金，包括上述材料的諸如氮化物的化合物，等等。更具體地，可以采用如下方法作為示例，在該方法中，在包括開ロ的區(qū)域中通過PVD法形成鈦的薄膜；通過CVD法形成氮化鈦的薄膜；并且形成鎢膜，以填充開ロ。此處，通過PVD法形成的鈦膜具有將界面處的氧化物膜去氧化從而減少與下部電極層(此處，源電極層130a、漏電極層130b、電極層130c，等等)之間的接觸電阻的功能。在此之后形成的氮化鈦膜具有阻擋功能，以抑制導(dǎo)電材料的擴(kuò)散。此外，在形成該鈦、氮化鈦等的阻擋膜之后，可以通過電鍍法形成銅膜。在形成導(dǎo)電層134之后，通過蝕刻處理、CMP處理等去除部分導(dǎo)電層134，使得暴露 絕緣層132 ;相應(yīng)地，形成電極層136a、電極層136b、電極層136c、以及柵電極層136d (參見圖13C)。注意，當(dāng)通過去除部分導(dǎo)電層134來形成電極層136a、電極層136b、電極層136c、以及柵電極層136d時(shí)，優(yōu)選的是形成平坦化的表面。通過將絕緣層132、電極層136a、電極層136b、電極層136c、以及柵電極層136d的表面平坦化，可以在稍后的步驟中優(yōu)選地形成電極、布線、絕緣層、半導(dǎo)體層、等等。接下來，形成柵極絕緣層138，以覆蓋絕緣層132、電極層136a、電極層136b、電極層136c、以及柵電極層136d(參見圖13D)?？梢酝ㄟ^CVD法、濺射法等形成柵電極層138。此外，優(yōu)選地將該柵電極層138形成為包括氧化硅、氮化硅、氮氧化硅、氧氮化硅、氧化鋁、氧化鉿、氧化鉭、等等。注意，柵極絕緣層138可以具有單層結(jié)構(gòu)或者疊層結(jié)構(gòu)。例如，可以通過等離子體CVD法使用氮氧化硅來形成柵極絕緣層138，在該等離子體CVD法中，使用硅烷(SiH4)、氧氣和氮化物作為源氣體。對于柵電極層138的厚度沒有特別的限制，但是，例如，其可以形成為具有大于或等于IOnm并且小于或等于500nm的厚度。在堆疊層結(jié)構(gòu)的情況下，優(yōu)選的結(jié)構(gòu)包括具有大于或等于50nm并且小于或等于200nm的厚度的第一柵極絕緣層以及具有大于或等于5nm并且小于或等于300nm的第二柵極絕緣層，其中第二柵極絕緣層在第一柵極絕緣層上。通過去除雜質(zhì)而實(shí)現(xiàn)的i型或者基本i型氧化物半導(dǎo)體(高度純凈化的氧化物半導(dǎo)體)對界面態(tài)濃度或界面電荷極其敏感。因此，氧化物半導(dǎo)體層和柵極絕緣層之間的界面在這種氧化物半導(dǎo)體被用于該氧化物半導(dǎo)體層的情況中是重要的因素。換句話說，與高度純凈化的氧化物半導(dǎo)體層接觸的柵極絕緣層138需要具有高質(zhì)量。例如，使用μ波(2. 45GHz)的高濃度等離子體CVD是優(yōu)選的，因?yàn)?，該高濃度等離子體CVD產(chǎn)生致密的且高質(zhì)量的柵極絕緣層138，該柵極絕緣層138具有高耐壓。這是因?yàn)?，高度純凈化的氧化物半?dǎo)體層和高質(zhì)量的柵極絕緣層之間的緊密接觸降低了界面態(tài)濃度并且產(chǎn)生了期望的界面特性。毫無疑問，即使當(dāng)使用高度純凈化的氧化物半導(dǎo)體層，如果高質(zhì)量的絕緣層可以被用作柵極絕緣層，那么諸如濺射法或等離子體CVD法的其它方法也是適用的?？梢圆捎萌缦陆^緣層，該絕緣層的膜質(zhì)量或界面特性在膜形成之后通過熱處理被改變。在任何情況下，柵極絕緣層138可以采用如下層，該層的膜質(zhì)量是優(yōu)選的，并且該層與氧化物半導(dǎo)體層之間的界面的界面態(tài)濃度被降低以形成極好的界面。此外，當(dāng)在氧化物半導(dǎo)體包括雜質(zhì)的情況下在85°C下以2X 106V/cm執(zhí)行偏壓溫度測試(BT測試)12個(gè)小時(shí)時(shí)，該雜質(zhì)和氧化物半導(dǎo)體的主要組成成分之間的鍵被強(qiáng)電場(B 偏壓)和高溫度(T :溫度)切斷，并且所生成的懸空鍵引起閾電壓(Vth)的偏離。在另一方面，當(dāng)盡可能多地去除氧化物半導(dǎo)體中的雜質(zhì)(尤其是，氫、水、等)使得與柵極絕緣層的界面可以具有優(yōu)選的特性時(shí)，可以獲得對BT測試穩(wěn)定的晶體管。接下來，在柵極絕緣層138上形成氧化物半導(dǎo)體層，并且使用掩膜通過諸如蝕刻的方法處理該氧化物半導(dǎo)體層，由此形成島狀氧化物半導(dǎo)體層140 (參見圖13E)。作為氧化物半導(dǎo)體層，可以采用以下膜基于In-Ga-Zn-O的氧化物半導(dǎo)體層，基于In-Sn-Zn-O的氧化物半導(dǎo)體層,基于In-Al-Zn-O的氧化物半導(dǎo)體層,基于Sn-Ga-Zn-O的氧化物半導(dǎo)體層，基于Al-Ga-Zn-O的氧化物半導(dǎo)體層，基于Sn-Al-Zn-O的氧化物半導(dǎo)體層，基于In-Zn-O的氧化物半導(dǎo)體層，基于Sn-Zn-O的氧化物半導(dǎo)體層，基于Al-Zn-O的氧化物半導(dǎo)體層，基于In-O的氧化物半導(dǎo)體層，基于Sn-O的氧化物半導(dǎo)體層，或基于Zn-O的氧化物半導(dǎo)體層。特別地，非晶氧化物半導(dǎo)體層是優(yōu)選的。在該實(shí)施例中，使用基于In-Ga-Zn-O的金屬氧化物靶通過濺射法將非晶氧化物半導(dǎo)體層形成為氧化物半導(dǎo)體層。將硅添加至非晶氧化物半導(dǎo)體層中可以抑制該非晶半導(dǎo)體層的結(jié)晶；因此，可以使用包含2wt%至IOwt % (2wt%和IOwt %也包括在內(nèi))Si02的祀來形成氧化物半導(dǎo)體層。作為用于通過濺射法形成氧化物半導(dǎo)體層的靶，例如，可以使用包含氧化鋅作為其主要成分的金屬氧化物靶?；蛘撸梢允褂冒琁n，Ga和Zn(組成成分比In2O3 Ga2O3 ZnO = I I I (摩爾比)，In Ga Zn = I I O. 5 (原子比))的金屬氧化物祀。作為包含In, Ga和Zn的金屬氧化物祀,可以使用具有In Ga Zn =1:1: I (原子比)的組成成分比的靶或In Ga Zn = I I 2 (原子比)的組成成分比的靶。金屬氧化物靶的填充系數(shù)為90%至100% (90%和100%也包括在內(nèi))，并且優(yōu)選地為95%或更高(例如，99. 9% )。通過使用具有高填充系數(shù)的金屬氧化物靶，可以獲得如下氧化物半導(dǎo)體層，該氧化物半導(dǎo)體層是致密膜。用于形成氧化物半導(dǎo)體層的優(yōu)選氣氛是稀有氣體(典型地，氬氣)氣氛，氧氣氣氛，或者稀有氣體(典型地，氬氣)和氧氣的混合氣氛。具體地，優(yōu)選使用高純度氣體，在該高純度氣體中，諸如氫、水、羥基、或氫化物之類的雜質(zhì)被減少至大約百萬分之幾(PPm)(優(yōu)選地，十億分之幾(ppb))。在形成氧化物半導(dǎo)體層中，將襯底置于處于減弱的氣壓下的處理室中，并且將襯底溫度設(shè)置在100°c至600°C (100°C和600°C也包括在內(nèi))下，優(yōu)選地200°C至400°C (200°C和400°C也包括在內(nèi))。在加熱襯底的同時(shí)執(zhí)行沉積可以降低氧化物半導(dǎo)體層中雜質(zhì)的濃度。此外，可以減少濺射導(dǎo)致的破壞。然后，將氫和水氣已從其去除的濺射氣體引入至殘留的水氣已從其去除的處理室中，并且，使用金屬氧化物作為靶，將氧化物半導(dǎo)體層沉積在襯底上。為了去除處理室中的殘余水氣，優(yōu)選使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵，離子泵或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在使用低溫泵抽空的處理室中，氫原子和包含的氫原子的化合物(諸如水(H2O))(進(jìn)ー步優(yōu)選地，也可以是包含碳原子的化合物)等被去除，由此可以降低在處理室中形成的氧化物半導(dǎo)體層中的雜質(zhì)的濃度。作為沉積條件的示例，襯底和靶之間的距離為100mm，氣壓為O. 6Pa，直流(DC)電功率為O. 5kW，沉積氣氛為氧氣氣氛(氧流量的比例100% )。注意，優(yōu)選地使用脈沖直流(DC)電源，因?yàn)椋谶@種情況下，可以減少沉積中形成的粉末物質(zhì)(也被稱為顆?；蚧覊m)并且膜厚度均勻。氧化物半導(dǎo)體層的厚度為2nm至200nm(2nm和200nm也包括在內(nèi))，優(yōu)選地為5nm至30nm(5nm和30nm也包括在內(nèi))。注意,合適的厚度根據(jù)氧化物半導(dǎo)體材料而不同，并且可以根據(jù)材料適當(dāng)?shù)卦O(shè)置該厚度。注意，在通過濺射法形成氧化物半導(dǎo)體層之前，優(yōu)選地通過反向?yàn)R射去除柵極絕緣層138的表面上的灰塵，在該反向?yàn)R射中，引入氬氣體并且產(chǎn)生等離子體。該反向?yàn)R射法是指這樣的方法，在該方法中，使離子撞擊要被處理的表面而不是一般的濺散中的使離子撞擊派射祀，從而修改該表面。使離子撞擊要被處理的表面的方法包括在IS氣氣氛中將高頻電壓施加在表面上，并且在襯底的附近產(chǎn)生等離子體。注意，可以使用氮?dú)鈿夥铡⒑鈿夥?、氧氣氣氛等代替氬氣氣氛?br> 法蝕刻可以被組合并被使用。根據(jù)材料適當(dāng)?shù)卣{(diào)整蝕刻條件(諸如蝕刻劑、蝕刻時(shí)間和溫度)，使得可以將氧化物半導(dǎo)體層加工成期望的形狀。例如，作為用于干法蝕刻的蝕刻氣體，可以采用包含氯(基于氯的氣體，諸如，氯氣(Cl2),氯化硼(BCl3),氯化硅(SiCl4),或者四氯化碳(CCl4))的氣體?；蛘?，可以使用包含氟(基于氟的氣體，諸如，四氟化碳(CF4),六氟化硫(SF6),三氟化氮(NF3)或三氟甲烷(CHF3))的氣體；溴化氫(HBr);氧氣(O2);或者添加了諸如氦氣(He)或IS氣(Ar)的稀有氣體的任何這些氣體等。作為干法蝕刻法，可以使用平行板反應(yīng)離子蝕刻(RIE)法或感應(yīng)耦合等離子體(ICP)蝕刻法。為了將層蝕刻成期望的形狀，適當(dāng)?shù)卣{(diào)整蝕刻條件(施加到線圈狀電極的電功率的量，施加到襯底側(cè)的電極的電功率的量，襯底側(cè)的電極的溫度等)。作為用于濕法蝕刻的蝕刻劑，可以使用磷酸、こ酸和硝酸的混合溶液?；蛘?，可以使用諸如 IT0-07N(KANT0 CHEMICAL CO.，INC.生產(chǎn))的蝕刻劑。接下來，優(yōu)選地，對氧化物半導(dǎo)體層執(zhí)行第一熱處理。通過該第一熱處理可以使氧化物半導(dǎo)體層脫水或脫氫。該第一熱處理的溫度高于或等于300°C并且低于或等于750°C，優(yōu)選地高于或等于400°C并且低于襯底的應(yīng)變點(diǎn)。例如，使用電阻發(fā)熱元件等將襯底引入電爐中，并且在氮?dú)鈿夥罩性?50°C下對氧化物半導(dǎo)體層140執(zhí)行熱處理I個(gè)小吋。在該熱處理過程中，氧化物半導(dǎo)體層140沒有被暴露至空氣，從而阻止了水或氫的進(jìn)入。注意，熱處理裝置不限于電爐，其可以是通過諸如加熱的氣體等產(chǎn)生的熱傳導(dǎo)或熱輻射來加熱待加工對象的設(shè)備。例如，可以使用諸如氣體快速熱退火(GRTA)裝置或燈快速熱退火(LRTA)裝置的快速熱退火(RTA)裝置。LRTA裝置是ー種用于通過諸如碘鎢燈、金屬鹵化燈、氙弧燈、炭弧燈、高壓鈉汽燈或高壓汞燈發(fā)射的光的輻射(電磁波)來加熱待加エ對象的裝置。GRTA裝置是ー種使用高溫氣體執(zhí)行熱處理的裝置。作為該氣體，可以使用通過熱處理不會和待加工對象發(fā)生反應(yīng)的惰性氣體，例如，氮?dú)饣蛘咧T如氬氣之類的稀有氣體。例如，作為第一熱處理，可以如下執(zhí)行GRTA。將襯底放置在已經(jīng)加熱至650 °C -700°C高溫的惰性氣體中，加熱幾分鐘，轉(zhuǎn)移并從已加熱至高溫的惰性氣體中取出。利用該GRTA，可以實(shí)現(xiàn)短時(shí)間的高溫?zé)崽幚?。此外，GRTA是短時(shí)間的熱處理，因此，即使是在高于襯底的應(yīng)變點(diǎn)的溫度條件下也可以采用該GRTA。注意，該第一熱處理優(yōu)選的是在包含氮?dú)饣蛘呦∮袣怏w(諸如氦、氖或氬)作為其主要組成成分并且不包含水和氫等的氣氛中執(zhí)行的。例如，引入到熱處理裝置中的氮?dú)饣蛑T如氦、氖或IS之類的稀有氣體的純度為大于或等于6N(99. 9999% ),優(yōu)選地為大于或等于7Ν(99· 99999% )(即，雜質(zhì)濃度為低于或等于Ippm,優(yōu)選地低于或等于O. Ippm)。在某些情況下，可以根據(jù)第一熱處理的條件或者氧化物半導(dǎo)體層的材料，將氧化物半導(dǎo)體層結(jié)晶為微晶膜或多晶膜。例如，可以將氧化物半導(dǎo)體層結(jié)晶為具有90%或更多或80%或更多的結(jié)晶度的微晶半導(dǎo)體層。此外，在其它情況下，根據(jù)第一熱處理的條件以及氧化物半導(dǎo)體層的材料，氧化物半導(dǎo)體層可以成為不包含晶體成分的非晶氧化物半導(dǎo)體層。 氧化物半導(dǎo)體層可以成為如下氧化物半導(dǎo)體層，在該氧化物半導(dǎo)體層中，微晶部分(具有大于或等于Inm并大于或小于20nm的粒徑，典型地，大于或等于2nm并大于或小于4nm的粒徑)存在于非晶氧化物半導(dǎo)體中(例如，在氧化物半導(dǎo)體層的表面)。此外，當(dāng)微晶在非晶中排列時(shí)，可以改變氧化物半導(dǎo)體層的電特性。例如，在使用基于In-Ga-Zn-O的金屬氧化物靶形成氧化物半導(dǎo)體層的情況下，形成微晶部分，在該微晶部分處，具有電各向異性的In2Ga2ZnO7的晶粒被排列，由此可以改變氧化物半導(dǎo)體層的電特性。更具體地，通過排列In2Ga2ZnO7的晶粒(其c軸沿垂直于氧化物半導(dǎo)體層的表面的方向)，可以增加沿平行于該氧化物半導(dǎo)體的表面的方向的導(dǎo)電性，并且可以增加沿垂直于該氧化物半導(dǎo)體的表面的方向的絕緣屬性。此外，這種微晶部分具有阻止諸如水或氫之類的雜質(zhì)進(jìn)入氧化物半導(dǎo)體層的功能。注意，可以通過利用GRTA加熱氧化物半導(dǎo)體層的表面來獲得包括上述微晶部分的氧化物半導(dǎo)體層。使用In或Ga的含量大于Zn的含量的濺射靶使得能夠形成更加優(yōu)選的氧化物半導(dǎo)體層?？梢詫]有被加工成島狀氧化物半導(dǎo)體層140的氧化物半導(dǎo)體層執(zhí)行第一熱處理。在這種情況下，在第一熱處理之后，將襯底從加熱裝置中取出并且執(zhí)行光刻步驟。注意，該第一熱處理也可以被稱為脫水處理或脫氫處理，因?yàn)榈谝粺崽幚碓谑寡趸锇雽?dǎo)體層140脫水或脫氫的方面是有效的?？梢栽谛纬裳趸锇雽?dǎo)體層之后、在將源電極層和漏電極層堆疊在氧化物半導(dǎo)體層140上之后、或者在將保護(hù)性絕緣層形成在源電極層和漏電極層上之后，執(zhí)行該脫水處理或脫氫處理。可以不止一次地執(zhí)行這種脫水處理或脫氫處理。接下來，形成源電極層142a和漏電極層142b，使得它們與氧化物半導(dǎo)體層140接觸(參見圖13F)。形成導(dǎo)電層以覆蓋氧化物半導(dǎo)體層140，然后將該導(dǎo)電層部分蝕刻，從而可以形成源電極層142a和漏電極層142b?？梢酝ㄟ^諸如等離子體CVD法的CVD法或包括濺射的PVD法來形成導(dǎo)電層。用于導(dǎo)電層的材料的示例包括從招、鉻、銅、鉭、鈦、鑰、鶴中選擇的元素；以及包括任何這些元素作為組成成分的合金?；蛘?，也可以使用從錳、鎂、鋯、鈹、釹中選擇的元素中的一個(gè)或多個(gè)元素。又或者，可以將鋁和從鈦、鉭、鎢、鑰、鉻、釹、鈧中選擇的元素中的ー個(gè)或多個(gè)元素的組合用作該材料。該導(dǎo)電材料可以具有單層結(jié)構(gòu)或者兩個(gè)或多個(gè)層的疊層結(jié)構(gòu)。例如，給出了 包含硅的鋁膜的單層結(jié)構(gòu)，鈦膜堆疊在鋁膜上的兩層結(jié)構(gòu)，鈦膜、鋁膜、鈦膜按照該順序堆疊的三層結(jié)構(gòu)，等等。此處，優(yōu)選地將紫外線、KrF激光束、或ArF激光束用于制作蝕刻掩膜的曝光。晶體管的溝道長度(L)由源電極層142a的底部部分和漏電極層142b的底部部分之間的距離確定。在該溝道長度(L)短于25nm的情況下，利用遠(yuǎn)紫外來執(zhí)行制作掩膜的曝光，該遠(yuǎn)紫外具有幾納米至幾十納米的超短波長。利用遠(yuǎn)紫外的曝光可以實(shí)現(xiàn)高分辨率和深景深。因此，稍后形成的晶體管的溝道長度(L)可以是IOnm至1000nm(10nm和IOOOnm也包括在內(nèi))，從而可以提高電路的運(yùn)行率。可以適當(dāng)?shù)卣{(diào)節(jié)導(dǎo)電層和氧化物半導(dǎo)體層140的材料以及蝕刻條件，使得在蝕刻導(dǎo)電層時(shí)不會去除氧化物半導(dǎo)體層。在該步驟中，根據(jù)材料和蝕刻條件，將氧化物半導(dǎo)體層 140部分蝕刻成具有槽(凹陷部分)的氧化物半導(dǎo)體層。氧化物導(dǎo)電層可以形成在氧化物半導(dǎo)體層140和源電極層142a之間或者形成在氧化物半導(dǎo)體層140和漏電極層142b之間?？梢越舆B著形成氧化物導(dǎo)電層和將成為源電極層142a或漏電極層142b的金屬層(連續(xù)沉積)。氧化物導(dǎo)電層可以用作源區(qū)或漏區(qū)。這種氧化物導(dǎo)電層可以使得源區(qū)或漏區(qū)的電阻降低，從而實(shí)現(xiàn)晶體管的高速運(yùn)行。為了減少所使用的掩膜的數(shù)量或者步驟的數(shù)量，可以利用多色調(diào)掩膜形成抗蝕劑掩膜，該多色調(diào)掩膜是曝光掩膜，光可透射通過該曝光掩膜，從而具有多個(gè)強(qiáng)度，并且可以利用該抗蝕劑掩膜執(zhí)行蝕刻。由于利用多色調(diào)掩膜形成的抗蝕劑掩膜具有多個(gè)厚度(階梯狀形狀)并且可以通過執(zhí)行灰化進(jìn)ー步地改變該抗蝕劑掩膜的形狀，因此可以在多個(gè)蝕刻步驟中使用該抗蝕劑掩膜以提供不同的圖案。因此，使用多色調(diào)掩膜可以形成對應(yīng)于至少兩種不同圖案的抗蝕劑掩膜。由此，可以減少曝光掩膜的數(shù)量，并且也可以減少對應(yīng)的光刻步驟的數(shù)量，從而可以實(shí)現(xiàn)步驟的簡化。注意，優(yōu)選地，在上述過程之后，執(zhí)行使用諸如N20、N2、或Ar的氣體的等離子體處理。該等離子體處理去除吸附在氧化物半導(dǎo)體層的暴露的表面上的水等。在該等離子體處理中，可以使用氧和氬的混合氣體。接下來，形成與部分氧化物半導(dǎo)體層140接觸的保護(hù)性絕緣層144，而不暴露至空氣(參見圖13G)。可以適當(dāng)?shù)厥褂弥T如濺射法的方法來形成保護(hù)性絕緣層144，通過該方法，可以阻止諸如水或氫之類的雜質(zhì)進(jìn)入保護(hù)性絕緣層144。保護(hù)性絕緣層144的厚度為至少Inm或更大。保護(hù)性絕緣層144的材料的示例包括氧化硅、氮化硅、氮氧化硅、和氧氮化硅。結(jié)構(gòu)可以是單層結(jié)構(gòu)或者疊層結(jié)構(gòu)。用于保護(hù)性絕緣層144的沉積的襯底溫度優(yōu)選地高于或等于室溫并且低于或等于300°C。用于該沉積的氣氛優(yōu)選地是稀有氣體(典型地，氬氣)氣氛、氧氣氣氛、或稀有氣體(典型地，氬氣)和氧氣的混合氣氛。當(dāng)保護(hù)性絕緣層144中包含氫時(shí)，氫會進(jìn)入氧化物半導(dǎo)體層140或者氫會提取氧化物半導(dǎo)體層140中的氧，由此使氧化物半導(dǎo)體層140的后溝道側(cè)的電阻低，使得形成寄生溝道。因此，重要的是采用其中沒有使用氫的膜形成方法，從而形成包含盡可能少的氫的保護(hù)性絕緣層144。
優(yōu)選的是，在殘留在處理室中的水氣被去除時(shí)，形成保護(hù)性絕緣層144，從而可以阻止氫、羥基、或水氣進(jìn)入氧化物半導(dǎo)體層140和保護(hù)性層144。為了去除處理室中的殘留水氣，優(yōu)選地可以使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵、離子泵或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在利用低溫泵抽空的處理室中，氫原子、含有氫原子的化合物(諸如水(H2O))等被去除，由此可以降低形成在處理室中的保護(hù)性絕緣層144中的雜質(zhì)濃度。用于沉積保護(hù)性絕緣層144的濺射氣體優(yōu)選是高純度氣體，在該高純度氣體中，諸如氫、水、羥基、或氫化物之類的雜質(zhì)被減少至大約百萬分之幾(PPm)(優(yōu)選地，十億分之幾(ppb)) ο接下來，優(yōu)選地在惰性氣體氣氛或氧氣氣氛中執(zhí)行第二熱處理(優(yōu)選地，在200°C至400°C (200°C和400°C也包括在內(nèi))，例如，在250°C至350°C (250°C和350°C也包括在內(nèi)))。例如，在250°C下在氮?dú)鈿夥罩袌?zhí)行第二熱處理ー個(gè)小吋。第二熱處理可以減少晶 體管的電特性中的變化。此外，可以在空氣中在100°C至200°C (100°C和200°C也包括在內(nèi))下執(zhí)行熱處理一個(gè)小時(shí)至30個(gè)小吋。可以在固定的加熱溫度下執(zhí)行該熱處理。或者，可以重復(fù)地多次執(zhí)行如下加熱溫度的變化加熱溫度從室溫増加至100°C到200°C (100°C和200°C也包括在內(nèi))，然后下降至室溫。又或者，可以在減弱的氣壓下在形成保護(hù)性絕緣層之前執(zhí)行該熱處理。在減弱的氣壓下，可以縮短加熱時(shí)間。注意，該熱處理可以替代第二加熱處理而被執(zhí)行，或者可以在第二熱處理之前和在第二熱處理之后執(zhí)行該熱處理。接下來，在保護(hù)性絕緣層144上形成層間絕緣層146(參見圖14A)?？梢酝ㄟ^PVD法、CVD法等來形成該層間絕緣層146?？梢允褂冒o機(jī)絕緣材料的材料來形成該層間絕緣層146，諸如，氧化硅、氧氮化硅、氮化硅、氧化鉿、氧化鋁、或氧化鉭。在形成該層間絕緣層146之后，優(yōu)選通過CMP、蝕刻等將表面平坦化。接下來，在層間絕緣層146、保護(hù)性絕緣層144、和柵極絕緣層138中形成到達(dá)電極層136a、電極層136b、電極層136c、源電極層142a、和漏電極層142b的開ロ。然后，形成導(dǎo)電層148，以填充這些開ロ(參見圖14B)?？梢允褂醚谀ねㄟ^蝕刻來形成這些開ロ。例如，可以利用光掩膜通過曝光來制作該掩膜?？梢允褂脻穹ㄎg刻或者干法蝕刻作為蝕刻；鑒于微型化制造，優(yōu)選地使用干法蝕刻。可以通過諸如PVD法或CVD法的沉積法來形成導(dǎo)電層148。用于導(dǎo)電層148的材料包括導(dǎo)電材料，諸如，鑰、鈦、鉻、鉭、鎢、鋁、銅、釹、和鈧；任何這些金屬的合金和化合物(例如，氮化物)。具體地，作為示例，可以采用如下方法，在該方法中，在包括這些開ロ的區(qū)域中通過PVD法形成鈦的薄膜；通過CVD法形成氮化鈦的薄膜；并且形成鎢膜，以填充開ロ。此處，通過PVD法形成的鈦膜將界面處的氧化物膜去氧化從而減少與下部電極層(此處，電極層136a、電極層136b、電極層136c、源電極層142a、漏電極層142b)之間的接觸電阻。在此之后形成的氮化鈦膜具有阻擋功能，以抑制導(dǎo)電材料的擴(kuò)散。此外，在形成該鈦、氮化鈦等的阻擋膜之后，可以通過電鍍法形成銅膜。在形成導(dǎo)電層148后，通過蝕刻、CMP等去除部分導(dǎo)電層148，由此層間絕緣層146被暴露，從而形成電極層150a、電極層150b、電極層150c、電極層150d、以及電極層150e(參見圖14C)。注意，當(dāng)通過去除部分導(dǎo)電層148來形成電極層150a、電極層150b、電極層150c、電極層150d、以及電極層150e時(shí)，優(yōu)選的是形成平坦化的表面。通過將絕緣層146、電極層150a、電極層150b、電極層150c、電極層150d、以及電極層150e的表面平坦化，可以在稍后的步驟中優(yōu)選地形成電極、布線、絕緣層、半導(dǎo)體層、等等。此外，在絕緣層152中形成到達(dá)電極層150a、電極層150b、電極層150c、電極層150d、和電極層150e的開ロ。然后，形成導(dǎo)電層，以填充這些開ロ。在此之后，通過蝕刻、CMP等去除部分導(dǎo)電層，由此絕緣層152被暴露。從而形成電極層154a、電極層154b、電極層154c、和電極層154d(參見圖14D)。該過程類似于形成電極層150a等的過程，因此，省略詳細(xì)描述。當(dāng)按照上述方式形成η溝道晶體管164時(shí)，氧化物半導(dǎo)體層140的氫濃度為5 X IO19 (原子/立方厘米)或更低，并且η溝道晶體管164的斷態(tài)電流為I X 10_13Α或更低。在實(shí)施例I至6中描述的邏輯電路中使用這種具有極好特性的η溝道晶體管164，由此可以實(shí)現(xiàn)儲用功率的減少并且實(shí)現(xiàn)對邏輯電路故障的抑制。
<變型示例>圖15、圖16Α和16Β、圖17Α和17Β、以及圖18Α和18Β圖示了 η溝道晶體管164的結(jié)構(gòu)的變型示例。圖15、圖16Α和16Β、圖17Α和17Β、以及圖18Α和18Β中示出的晶體管160的各個(gè)結(jié)構(gòu)均與圖11中示出的相同。圖15圖示了具有如下結(jié)構(gòu)的η溝道晶體管164的示例，在該結(jié)構(gòu)中，柵電極層136d放置在氧化物半導(dǎo)體層140下方，并且，柵電極層142a和漏電極層142b與氧化物半導(dǎo)體層140的底部表面相接觸。圖11中的結(jié)構(gòu)與圖15中的結(jié)構(gòu)最大差異在于，氧化物半導(dǎo)體層140連接至源電極層142a和漏電極層142b的位置。也就是，在圖11的結(jié)構(gòu)中，氧化物半導(dǎo)體層140的頂表面與源電極層142a和漏電極層142b接觸，而在圖15的結(jié)構(gòu)中，氧化物半導(dǎo)體層140的底部表面與源電極層142a和漏電極層142b接觸。而且，接觸位置的差異導(dǎo)致其它電極、絕緣層等的不同布置。每個(gè)部件的細(xì)節(jié)與圖11等中的相同。具體地，圖15示出地η溝道晶體管164包括設(shè)置在層間絕緣層128上的柵電極層136d、設(shè)置在柵電極層136d上的柵極絕緣層138、設(shè)置在柵極絕緣層138上的源電極層142a和漏電極層142b、以及與源電極層142a和漏電極層142b的頂表面接觸的氧化物半導(dǎo)體層140。此外，在η溝道晶體管164上，設(shè)置保護(hù)性絕緣層144，以覆蓋氧化物半導(dǎo)體層140。圖16Α和16Β各自示出了 η溝道晶體管164，在該η溝道晶體管164中，柵電極層136d設(shè)置在氧化物半導(dǎo)體層140上。圖16A圖示了如下結(jié)構(gòu)的示例，在該結(jié)構(gòu)中，源電極層142a和漏電極層142b與氧化物半導(dǎo)體層140的底部表面接觸。圖16B圖示了如下結(jié)構(gòu)的示例，在該結(jié)構(gòu)中，源電極層142a和漏電極層142b與氧化物半導(dǎo)體層140的頂表面接觸。圖16A和16B中的結(jié)構(gòu)與圖11和15中的結(jié)構(gòu)的最大差異在于，柵電極層136d放置在氧化物半導(dǎo)體層140上。此外，圖16A和圖16B的結(jié)構(gòu)之間的最大差異在于，源電極層142a和漏電極層142b是與氧化物半導(dǎo)體層的底部表面接觸還是與氧化物半導(dǎo)體層的頂表面接觸。而且，這些差異導(dǎo)致其它電極、絕緣層等的不同布置。每個(gè)部件的細(xì)節(jié)與圖11等中的相同。具體地，圖16A中示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的源電極層142a和漏電極層142b，與源電極層142a和漏電極層142b的頂表面接觸的氧化物半導(dǎo)體層140，設(shè)置在氧化物半導(dǎo)體層140上的柵極絕緣層138、以及設(shè)置在柵極絕緣層138的與氧化物半導(dǎo)體層140重疊的區(qū)域中的柵電極層136d。圖16B中示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的氧化物半導(dǎo)體層140，設(shè)置成與氧化物半導(dǎo)體層140的頂表面接觸的源電極層142a和漏電極層142b，設(shè)置在氧化物半導(dǎo)體層140、源電極層142a和漏電極層142b上的柵極絕緣層138，以及設(shè)置在柵極絕緣層138上且在與氧化物半導(dǎo)體層140重疊的區(qū)域中的柵電極層136d。注意，在圖16A和16B的結(jié)構(gòu)中，有時(shí)候，某個(gè)部件(例如，電極層150a或電極層154a)在圖11的結(jié)構(gòu)中被省略。在這種情況下，可以獲得諸如簡化制造過程的輔助效果。毫無疑問，在圖11等中的結(jié)構(gòu)，某些非實(shí)質(zhì)性的部件也可以被省略。圖17A和17B各自示出了在元件尺寸相對較大并且柵電極層136d放置在氧化物半導(dǎo)體層140下方的情況下的η溝道晶體管164。在這種情況下，對表面平坦化和覆蓋率的要求相對適度，使得沒有必要形成布線和電極等以嵌入絕緣層中。例如，可以在形成導(dǎo)電層之后通過圖案化來形成柵電極層136d等。圖17A的結(jié)構(gòu)和圖17B的結(jié)構(gòu)之間的最大差異在于，源電極層142a和漏電極層142b是與氧化物半導(dǎo)體層140的底部表面接觸還是與氧化物半導(dǎo)體層140的頂表面接觸。而且，這些差異導(dǎo)致了其它電極和絕緣層等被按照不同的方式布置。每個(gè)部件的細(xì)節(jié)與圖11等中的相同。具體地，圖17A示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的柵電極層136d，設(shè)置在柵電極層136d上的柵極絕緣層138，設(shè)置在柵電極層138上的源電極層142a和漏電極層142b，以及與源電極層142a和漏電極層142b的頂表面接觸的氧化物半導(dǎo)體層140。此外，圖17B示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的柵電極層136d，設(shè)置在柵電極層136d上的柵極絕緣層138，設(shè)置在柵極絕緣層138上以與柵電極層136d重疊的氧化物半導(dǎo)體層140，以及設(shè)置成與氧化物半導(dǎo)體層140的頂表面接觸的源電極層142a和漏電極層142b。注意，在圖17A和17B的結(jié)構(gòu)中，有時(shí)候，某些部件在圖11等的結(jié)構(gòu)中被省略。在這種情況下，可以獲得諸如簡化制造過程的輔助效果。圖18A和18B各自示出了在元件尺寸相對較大并且柵電極層136d放置在氧化物半導(dǎo)體層140上方的情況下的η溝道晶體管164。同樣，在這種情況下，對表面平坦化和覆蓋率的要求相對適度，使得沒有必要形成布線和電極等以嵌入絕緣層中。例如，可以在形成導(dǎo)電層之后通過圖案化來形成柵電極層136d。圖18A的結(jié)構(gòu)和圖18B的結(jié)構(gòu)之間的最大差異在于，源電極層142a和漏電極層142b是與氧化物半導(dǎo)體層140的底部表面接觸還是與氧化物半導(dǎo)體層140的頂表面接觸。而且，這些差異導(dǎo)致了其它電極和絕緣層等被按照不同的方式布置。每個(gè)部件的細(xì)節(jié)與圖11中的相同。具體地，圖18A示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的源電極 層142a和漏電極層142b，與源電極層142a和漏電極層142b的頂表面接觸的氧化物半導(dǎo)體層140，設(shè)置在源電極層142a和漏電極層142b上的柵極絕緣層138，設(shè)置在柵電極層138上的源電極層142a和漏電極層142b以及氧化物半導(dǎo)體層140，以及設(shè)置在柵極絕緣層138上以與氧化物半導(dǎo)體層140重疊的柵電極層136d。圖18B示出的η溝道晶體管164包括設(shè)置在層間絕緣層128上的氧化物半導(dǎo)體層140，設(shè)置成與氧化物半導(dǎo)體層140的頂表面接觸的源電極層142a和漏電極層142b，設(shè)置在源電極層142a和漏電極層142b以及氧化物半導(dǎo)體層140上的柵極絕緣層138，以及設(shè)置在柵極絕緣層138的與氧化物半導(dǎo)體層140重疊的區(qū)域的柵電極層136d。注意，在圖18A和18B的結(jié)構(gòu)中，有時(shí)候，某些部件在圖11等的結(jié)構(gòu)中被省略。在這種情況下，可以獲得諸如簡化制造過程的輔助效果。在本實(shí)施例中，描述了如下示例，在該示例中，η溝道晶體管164形成在P溝道晶體管160上，從而具有堆疊結(jié)構(gòu)；然而，P溝道晶體管160和η溝道晶體管164的結(jié)構(gòu)不局限于上述結(jié)構(gòu)。例如，P溝道晶體管和η溝道晶體管可以均形成在相同的平坦表面上。此夕卜，可以采用其中P溝道晶體管160和η溝道晶體管164相互重疊的結(jié)構(gòu)。上述η溝道晶體管164應(yīng)用于包括在實(shí)施例I至6描述的邏輯電路中的η溝道晶體管，由此可以抑制通過晶體管的電荷的泄漏。結(jié)果，可以實(shí)現(xiàn)儲用功率的減少和邏輯電路故障的抑制。注意，本實(shí)施例的內(nèi)容或者部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或者示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例8)在本實(shí)施例中，將描述包括在實(shí)施例I至6中描述的任何邏輯電路中晶體管的示例。具體地，將描述薄膜晶體管的示例，在該薄膜晶體管中，使用氧化物半導(dǎo)體形成溝道形成區(qū)。參照圖19Α和19Β以及圖20Α至20Ε，描述本實(shí)施例中的薄膜晶體管以及該薄膜晶體管的制造步驟的一個(gè)實(shí)施例。圖19Α和19Β分別示出了薄膜晶體管的示例的平面結(jié)構(gòu)和剖面結(jié)構(gòu)。圖19Α和19Β中示出的薄膜晶體管460具有頂柵結(jié)構(gòu)。圖19Α是該頂柵薄膜晶體管460的平面圖，而圖19Β是沿著圖19Α的線D1-D2的剖面圖。在具有絕緣表面的襯底450上,薄膜晶體管460包括絕緣層457、源極或漏電極層465a(465al和465a2)、氧化物半導(dǎo)體層462、源極或漏電極層465b、布線層468、柵極絕緣層452、以及柵電極層461 (461a和461b)。源極或漏電極層465a (465al和465a2)通過布線層468與布線層464電連接。此外，盡管沒有被示出，但是源極或漏電極層465b也可以通過設(shè)置在柵極絕緣層452中的開ロ與布線層電連接。參照圖20A至20E，描述在襯底450上制造薄膜晶體管460的過程。首先，在具有絕緣表面的襯底450上形成充當(dāng)基膜的絕緣層457。在本實(shí)施例中，作為絕緣層457，通過濺射法形成氧化硅層。將襯底450轉(zhuǎn)移到處理室中，向處理室引入包含高純度的氧的濺射氣體(氫和水氣已從該濺射氣體中去除)，使用硅靶或者石英(優(yōu)選地，人造石英)，使得在襯底450上沉積氧化硅層，作為絕緣層457。作為濺射氣體，可以使用氧氣或者氧氣和氬氣的混合氣體。例如，在以下條件下通過RF濺射法來形成氧化硅膜該條件為濺射氣體的純度為6N，使用石英(優(yōu)選地，人造石英)，襯底溫度為108°C，襯底和靶之間的距離(T-S距離)為60mm，氣壓為O. 4Pa，高頻功率為I. 5kW，氣氛為含有氧氣和氬氣的氣氛(氧氣與氬氣的流速比是I : 1(每個(gè)流速是25SCCm))。氧化硅的厚度為lOOnm。注意，可以使用硅靶來代替石英(優(yōu)選地，人造石英)作為形成氧化硅層時(shí)所使用的靶。在這種情況下，優(yōu)選地當(dāng)殘留在處理室中的水氣被去除時(shí)形成絕緣層457。這是為了防止氫、羥基或水氣被包含在絕緣層457中。在利用低溫泵抽空的處理室中，氫原子、含有氫原子的化合物(諸如水(H2O))等被去除，由此可以降低形成在處理室中的絕緣層457中的雜質(zhì)的濃度。用于沉積絕緣層457的濺射氣體優(yōu)選地是高純度氣體，在該高純度氣體中，諸如氫、水、羥基或氫化物之類的雜質(zhì)被減少至大約百萬分之幾(ppm)或者十億分之幾(ppb)。此外，絕緣層457可以具有堆疊結(jié)構(gòu)，在該結(jié)構(gòu)中，例如，諸如氮化硅層的氮化物絕緣層、氧氮化硅層、氮化鋁層、或氧氮化鋁層和氧化物絕緣層從襯底450側(cè)按該順序被堆 疊。例如，在氧化硅層和襯底之間引入包含高純度氮?dú)獾臑R射氣體，其中氫和水氣已從該濺射氣體中去除，并且使用硅靶，由此形成氮化硅層。在這種情況下，按照與形成氧化硅層的方式類似的方式，優(yōu)選在去除處理室中的殘留水氣的同時(shí)形成氮化硅層。接下來，在絕緣層457上形成導(dǎo)電膜。通過執(zhí)行第一光刻步驟，可以在導(dǎo)電膜上形成抗蝕劑掩膜，并且執(zhí)行選擇性蝕刻，使得形成源極或漏電極層465al和465a2。然后，去除抗蝕劑掩膜(參見圖20A)。在截面中，看上去源極或漏電極層465al和465a2被劃分，但是，源極或漏電極層465al和465a2是連續(xù)的膜。注意，源電極層和漏電極層優(yōu)選地在端部部分具有錐形形狀，因?yàn)榭梢愿纳贫询B在其上的柵極絕緣層的覆蓋率。作為源極或漏電極層465al和465a2的材料，給出了如下示例從Al、Cr、Cu、Ta、Ti、Mo和W中選取的元素；包含任何這些元素的合金；包含任何這些元素的組合的合金膜，等等。此外，可以使用從錳、鎂、鈷、鈹和釷中選取的ー個(gè)或多個(gè)材料。該導(dǎo)電膜可以具有單層結(jié)構(gòu)或者包括兩個(gè)或多個(gè)層的疊層結(jié)構(gòu)。例如，可以給出包括硅的鋁膜的單層結(jié)構(gòu)，鋁膜和堆疊在鋁膜之上的鈦膜的兩層結(jié)構(gòu)，其中鈦膜、鋁膜和鈦膜按該順序堆疊的三層結(jié)構(gòu)，等等?；蛘?，可以使用包含鋁(Al)以及從鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鉻(Cr)、釹(Nd)和鈧(Sc)中選擇的ー種或多種元素的膜、合金膜或氮化物膜。在該實(shí)施例中，作為源極或漏電極層465al和465a2，可以通過濺射法形成厚度為150nm的鈦膜。接下來，形成具有2nm至200nm(20nm和200nm也包括在內(nèi))的厚度的氧化物半導(dǎo)體層。接下來，在第二光刻步驟中，氧化物半導(dǎo)體層被加工成島狀氧化物半導(dǎo)體層462 (參見圖20B)。在該實(shí)施例中，通過濺射法，利用基于In-Ga-Zn-O的金屬氧化物靶，形成該氧化物半導(dǎo)體層。將襯底保持在處理室中，該處理室處于減弱的氣壓下，在去除處理室中的殘留水氣的同時(shí)引入氫和水氣已從其去除的濺射氣體，由此通過使用金屬氧化物作為靶，在襯底450上沉積氧化物半導(dǎo)體層。為了去除處理室中的殘留水氣，優(yōu)選使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵、離子泵、或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在使用低溫泵抽空的處理室中，例如，包含氫原子的化合物諸如水(H2O)(更優(yōu)選地，包含碳原子的化合物)等被去除，由此可以降低在處理室中形成的氧化物半導(dǎo)體層中的雜質(zhì)的濃度?？梢栽谛纬裳趸锇雽?dǎo)體層的時(shí)候加熱襯底。用于沉積氧化物半導(dǎo)體層的濺射氣體優(yōu)選地是高純度氣體，在該高純度氣體中，諸如氫、水、羥基或氫化物之類的雜質(zhì)被減少至大約百萬分之幾(ppm)或十億分之幾
(ppb) ο給出沉積條件作為示例襯底溫度為室溫，襯底和靶之間的距離為60mm，氣壓為0.4Pa，直流(DC)電功率為O. 5kW，并且，氣氛為包含氧氣和氬氣的氣氛(氧氣和氬氣的流速比是15sccm 30sccm)。注意，當(dāng)使用脈沖直流(DC)電源時(shí),可以減少沉積中形成的粉末物質(zhì)(也被稱為顆粒或灰塵)并且膜厚度均勻。氧化物半導(dǎo)體層的厚度優(yōu)選為5nm至30nm(5nm和30nm也包括在內(nèi))。注意,合適的厚度根據(jù)氧化物半導(dǎo)體材料而不同，并且可以根據(jù)材料來適當(dāng)?shù)卦O(shè)置該厚度。 在本實(shí)施例中，使用磷酸、こ酸和硝酸的混合溶液作為蝕刻劑，通過濕法蝕刻，將氧化物半導(dǎo)體層加工成島狀氧化物半導(dǎo)體層462。接下來，對氧化物半導(dǎo)體層462執(zhí)行第一熱處理。該第一熱處理的溫度高于或等于400°C并且低于或等于750°C，優(yōu)選地高于或等于400°C并且低于襯底的應(yīng)變點(diǎn)。在本實(shí)施例中，襯底被放入電爐中，該電爐是ー種熱處理裝置，在氮?dú)鈿夥罩性?50で下對氧化物半導(dǎo)體層執(zhí)行熱處理I個(gè)小時(shí)，并且氧化物半導(dǎo)體層沒有被暴露至空氣，使得水和氫被阻止進(jìn)入氧化物半導(dǎo)體層。通過第一熱處理，可以使氧化物半導(dǎo)體層462脫水或脫氫。注意，熱處理裝置不限于電爐，其可以是設(shè)置有利用來自諸如電阻加熱元件的加熱元件的熱傳導(dǎo)或熱輻射來加熱待加工對象的設(shè)備的熱處理裝置。例如，可以使用諸如氣體快速熱退火(GRTA)裝置或燈快速熱退火(LRTA)裝置的快速熱退火(RTA)裝置。例如，作為第一熱處理，可以執(zhí)行GRAT :將襯底轉(zhuǎn)移到已經(jīng)加熱至650°C _700°C高溫的惰性氣體中,加熱幾分鐘,并從已加熱至高溫的惰性氣體中取出。利用該GRTA，可以實(shí)現(xiàn)短時(shí)間的高溫?zé)崽幚?。注意，在第一熱處理中，?yōu)選地,在氮?dú)鈿夥栈蛘咧T如氦氣、氖氣或氬氣之類的稀有氣體氣氛中不包含水和氫等。優(yōu)選地，將引入到熱處理裝置中的氮?dú)饣蛘咧T如氦氣、氖氣或氬氣之類的稀有氣體的純度設(shè)置為6N(99. 9999% )或更高，優(yōu)選地為7N(99. 99999% )或更高(即，雜質(zhì)濃度為Ippm或更低,優(yōu)選地O. Ippm或更低)。根據(jù)第一熱處理的條件和氧化物半導(dǎo)體層的材料，可以使氧化物半導(dǎo)體層結(jié)晶為微晶膜或多晶膜。可以在將氧化物半導(dǎo)體層加工成島狀氧化物半導(dǎo)體層之前，對氧化物半導(dǎo)體層執(zhí)行第一熱處理。在這種情況下，在第一熱處理之后，從加熱裝置中取出襯底，然后執(zhí)行光刻步驟?？梢栽谝韵氯魏惟`個(gè)時(shí)刻執(zhí)行使氧化物半導(dǎo)體層脫水或脫氫的熱處理在形成氧化物半導(dǎo)體層之后；在源電極和漏電極被形成在氧化物半導(dǎo)體層上之后；以及，在柵極絕緣膜被形成在源電極和漏電極上之后。接下來，在絕緣層457和氧化物半導(dǎo)體層462上形成導(dǎo)電層。通過執(zhí)行第三光刻步驟，在導(dǎo)電層上形成抗蝕劑掩膜，并執(zhí)行選擇性的蝕刻，從而形成源極或漏電極層465b和布線層468。然后，去除抗蝕劑掩膜(參見圖20C)?？梢允褂门c源極或漏電極層465al和465a2相似的材料并且在與之相似的步驟中形成源極或漏電極層465b和布線層468。在本實(shí)施例中，作為源極或漏電極層465b和布線層468，通過濺射法形成厚度為150nm的鈦膜。在本實(shí)施例中，源極或漏電極層465al和465a2是由鈦膜形成的，源極或漏電極層465b也是由該鈦膜形成的；相應(yīng)地，源極或漏電極層465al和465a2的蝕刻選擇性與源極或漏電極層465b的蝕刻選擇性相同或基本相同。為了阻止源極或漏電極層465al和465a2在蝕刻源極或漏電極層465b時(shí)被蝕刻，在源極或漏電極層465a2的未被氧化物半導(dǎo)體層462覆蓋的部分上設(shè)置布線層468。當(dāng)使用在蝕刻步驟中提供源極或漏電極層465b相對于源極或漏電極層465al和465a2的高選擇性的不同材料時(shí),沒有必要設(shè)置在蝕刻時(shí)保護(hù)源極或漏電極層465a2的布線層468。注意，可以適當(dāng)?shù)卣{(diào)整材料和蝕刻條件，使得在蝕刻導(dǎo)電膜時(shí)氧化物半導(dǎo)體層462 不會被去除。在本實(shí)施例中，使用Ti層作為導(dǎo)電層，將基于In-Ga-Zn-O的氧化物半導(dǎo)體用作氧化物半導(dǎo)體層462，并且使用氨-過氧化氫溶液(氨、水以及過氧化氫溶液的混合物)作為蝕刻劑。注意，在第三光刻步驟中，僅蝕刻部分氧化物半導(dǎo)體層462，由此形成具有槽(凹陷部分)的氧化物半導(dǎo)體層。可以通過噴墨法形成用于形成源極或漏電極層465b和布線層468的抗蝕劑掩膜。通過濺射法形成抗蝕劑掩膜不需要光掩膜，因此可以降低制造成本。接下來，在絕緣層457、氧化物半導(dǎo)體層462、源極或漏電極層465al和465a2、源極或漏電極層465b、以及布線層468上形成柵極絕緣層452。柵極絕緣層452可以是使用氧化硅層、氮化硅層、氮氧化硅層、氧氮化硅層和氧化鋁層的任何ー個(gè)或多個(gè)形成的單層結(jié)構(gòu)或疊層結(jié)構(gòu)，其是通過等離子體CVD法和濺射法形成的。為了阻止大量的氫被包含在柵極絕緣層452中，優(yōu)選地通過濺射法形成柵極絕緣層452。在通過濺射法形成氧化硅層的情況下，使用硅靶或者石英靶作為靶，并使用氧氣或氧氣和氬氣的混合氣體作為濺射氣體。柵極絕緣層452可具有這樣的結(jié)構(gòu)，其中氧化硅層和氮化硅層從源極或漏電極層465al和465a2以及源極或漏電極層465b側(cè)被堆疊。在本實(shí)施例中，在如下條件下通過RF濺射法形成厚度為IOOnm的氧化硅層氣壓為O. 4Pa，高頻功率為I. 5kW，氣氛為包含氧氣和氬氣的氣氛(氧氣相對氬氣的流速比為I : 1(每個(gè)流速為25SCCm))。接下來，通過執(zhí)行第四光刻步驟，形成抗蝕劑掩膜，并執(zhí)行選擇性的蝕刻以去除部分柵極絕緣層452，由此形成到達(dá)布線層468的開ロ 423 (參見圖20D)。盡管沒有被示出，但是可以在形成開ロ 423的時(shí)候形成到達(dá)源極或漏電極層465b的開ロ。在本實(shí)施例中，在進(jìn)ー步地堆疊層間絕緣層之后形成到達(dá)源極或漏電極層465b的開ロ，并且在該開口中形成了用于電連接的布線層。然后，在柵極絕緣層452上以及在開ロ 423中形成導(dǎo)電層之后，在第五光刻步驟中形成柵電極層461 (461a和461b)和布線層464。注意,可以通過噴墨法形成抗蝕劑掩膜。通過噴墨法形成抗蝕劑掩膜不需要光掩膜，因此，可以降低制造成本。此外，柵電極層461 (461a和461b)和布線層464可以形成為具有單層結(jié)構(gòu)或具有疊層結(jié)構(gòu)，其是使用諸如鑰、鈦、鉻、鉭、鎢、鋁、銅、釹、或鈧的任何金屬材料，或者包含任何這些金屬材料作為其主要成分的合金金屬。在本實(shí)施例中，作為柵電極層461 (461a和461b)以及布線層464，可以通過濺射法形成厚度為150nm的鈦膜。接下來，在惰性氣體氣氛中或在氧氣氣氛中執(zhí)行第二熱處理(優(yōu)選地在200°C至400°C下(200°C和400°C也包括在內(nèi))，例如在250°C至350°C下(250°C至350°C也包括在內(nèi)))。在本實(shí)施例中，在氮?dú)鈿夥罩性?50°C下執(zhí)行第二熱處理I個(gè)小吋。可以在在薄膜晶體管460上形成保護(hù)性絕緣層或平坦化絕緣層之后執(zhí)行第二熱處理。此外，可以在空氣氣氛中在100°C到200°C下(100°C和200°C也包括在內(nèi))執(zhí)行熱處理I個(gè)小時(shí)到30個(gè)小吋?？梢栽诠潭ǖ募訜釡囟认聢?zhí)行該熱處理?；蛘?，可以重復(fù)地多次執(zhí)行如下加熱溫度的變化加熱溫度從室溫増加至100°C到200°C (100°C和200°C也包括在內(nèi))，然后下降至室溫。此外，可以在減弱的氣壓下在形成氧化物絕緣層之前執(zhí)行該熱處理。當(dāng)在減弱的氣壓下時(shí)，可以縮短熱處理的時(shí)間。
通過上述過程，可以形成包括氧化物半導(dǎo)體層462的薄膜晶體管460(參見圖20E)，在該氧化物半導(dǎo)體層462中，氫、水分、氫化物以及氫氧化物的濃度降低了?？梢栽诒∧ぞw管460上提供保護(hù)性絕緣層或用于平坦化的平坦化絕緣層。盡管沒有被示出，在柵極絕緣層452和保護(hù)性絕緣層或平坦化絕緣層中形成到達(dá)源極或漏電極層465b的開ロ，并且在該開口中形成用干與源極或漏電極層465b電連接的布線層。如上所述，在形成氧化物半導(dǎo)體層時(shí)，殘留在反應(yīng)氣氛中的水氣被去除，由此可以降低氧化物半導(dǎo)體層中的氫和氫化物的濃度。因此，可以實(shí)現(xiàn)氧化物半導(dǎo)體層的穩(wěn)定性。將上述薄膜晶體管應(yīng)用于包括在實(shí)施例I至6中描述的邏輯電路中的晶體管，由此可以抑制通過晶體管的電荷的泄漏。結(jié)果，可以實(shí)現(xiàn)消耗功率(儲用功率)的減少以及邏輯電路的故障的抑制。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例9)在本實(shí)施例中，將描述包括在實(shí)施例I至6描述的任何邏輯電路中的晶體管的示例。具體地，將描述如下晶體管的示例，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。參照圖21A至21E，描述本實(shí)施例的薄膜晶體管以及該薄膜晶體管的制造方法的示例。圖21A至21E圖示了薄膜晶體管的截面結(jié)構(gòu)。圖21E示出的薄膜晶體管390具有底柵型結(jié)構(gòu)并被稱為反交錯(cuò)薄膜晶體管。盡管使用單柵極型薄膜晶體管來描述膜晶體管390，但是需要時(shí)也可以形成包括多個(gè)溝道形成區(qū)的多柵極型薄膜晶體管。下面將參考圖21A至21E描述在襯底394上制造薄膜晶體管390的過程。首先，在具有絕緣表面的襯底394上形成導(dǎo)電膜，然后通過第一光刻步驟形成柵電極層391。優(yōu)選地，所形成的柵電極層391的端部部分為錐形，因?yàn)榭梢愿纳贫询B在其上的柵極絕緣層的覆蓋率。注意，可以通過噴墨法形成抗蝕劑掩膜。通過噴墨法形成抗蝕劑掩膜不需要光掩膜，因此可以降低制造成本。
雖然對于能夠用作具有絕緣表面的襯底394的襯底沒有特別的限制，但是該襯底需要具有足夠的耐熱性以至少抵抗稍后執(zhí)行的熱處理?？梢允褂糜射^硼硅酸鹽玻璃和鋁硼硅酸鹽玻璃等制成的玻璃襯底。在稍后執(zhí)行的熱處理溫度高的情況下，優(yōu)選使用其應(yīng)力點(diǎn)高于或等于730°C的玻璃襯底。作為玻璃襯底，例如，使用了諸如鋁硅酸鹽玻璃、鋁硼硅酸鹽玻璃或鋇硼硅酸鹽玻璃之類的玻璃材料。注意，在氧化鋇(BaO)的含量大于氧化硼(B2O3)的含量時(shí)，可以獲得更實(shí)用的耐熱玻璃襯底。因此，優(yōu)選使用BaO的含量大于B2O3的含量的玻璃襯底。注意，作為上述的玻璃襯底，可以使用由絕緣體形成的襯底(諸如陶瓷襯底、石英襯底或藍(lán)寶石襯底)。也可以使用微晶玻璃等。又或者，適當(dāng)?shù)乜梢允褂盟芰弦r底等。可以在襯底394和柵電極層391之間設(shè)置用作基膜的絕緣層。該基膜具有阻止雜質(zhì)元素從襯底394擴(kuò)散的功能，并且可以形成為具有包括氮化硅膜、氧化硅膜、氧氮化硅膜和氮氧化硅膜中的一個(gè)或多個(gè)的單層結(jié)構(gòu)或疊層結(jié)構(gòu)。
可以使用諸如鑰、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之類的金屬材料或者包含任何這些金屬材料作為其主要成分的合金材料將柵電極層391形成為具有單層結(jié)構(gòu)或具有疊層結(jié)構(gòu)。例如，作為柵電極層391的兩層結(jié)構(gòu)，以下結(jié)構(gòu)是優(yōu)選的鑰層堆疊在鋁層上的兩層結(jié)構(gòu)，鑰層堆疊在銅層上的兩層結(jié)構(gòu)，氮化鈦層或氮化鉭層堆疊在銅層上的兩層結(jié)構(gòu)，堆疊有氮化鈦層和鑰層的結(jié)構(gòu)，或堆疊有氮化鎢層和鎢層的結(jié)構(gòu)?；蛘?，優(yōu)選使用如下的三層結(jié)構(gòu)鎢層或氮化鎢層、鋁和硅的合金層或鋁和鈦的合金層、以及氮化鈦層或鈦層的疊層。注意，也可以使用透光導(dǎo)電層形成柵電極層。作為透光導(dǎo)電層的示例，給出了透光導(dǎo)電氧化物等。接下來，在柵電極層391上形成柵極絕緣層397?？梢酝ㄟ^等離子體CVD法和濺射法等使用氧化硅層、氮化硅層、氮氧化硅層、氧氮化硅層和/或氧化鋁層中的ー個(gè)或多個(gè)將柵極絕緣層397形成為具有單層結(jié)構(gòu)或具有疊層結(jié)構(gòu)。為了阻止大量的氫被包含在柵極絕緣層397中，優(yōu)選地通過濺射法形成柵極絕緣層397。例如，在通過濺射法形成氧化硅層的情況下，使用硅靶或石英靶作為靶，使用氧氣或氧氣和氬氣的混合氣體作為濺射氣體。柵極絕緣層397可具有這樣的結(jié)構(gòu)，其中從柵電極層391側(cè)堆疊氧化硅層和氮化娃層。例如，可以通過派射法形成具有50nm至200nm(50nm和200nm也包括在內(nèi))的厚度的氮化娃層(SiNy(y > O))作為第一柵極絕緣層,將具有5nm至300nm(5nm和300nm也包括在內(nèi))的厚度的氧化硅層(SiOx(x > O))作為第二柵極絕緣層堆疊在第一柵極絕緣層上，從而形成厚度為IOOnm的柵極絕緣層。此外，為了使柵極絕緣層397和氧化物半導(dǎo)體膜393中包含盡可能少的氫、羥基和水，優(yōu)選地，作為膜形成的預(yù)處理，在濺射裝置的預(yù)熱室中預(yù)先加熱其上形成柵電極層391的襯底394，或者預(yù)先加熱處于已經(jīng)形成了柵極絕緣層397的狀態(tài)的襯底394，使得附著到襯底394的諸如氫和水氣之類的雜質(zhì)可以被消除，然后執(zhí)行排氣。注意，預(yù)先加熱的溫度高于或等于100°C且低于或等于400°C，優(yōu)選地高于或等于150°C且低于或等于300°C。作為提供給預(yù)熱室的排氣單元，優(yōu)選地可以使用低溫泵。注意，可以省略該預(yù)先加熱處理。此外，也可以以類似的方式，在氧化物絕緣層396的形成之前形成源電極層395a和漏電極層395b的狀態(tài)中，對襯底394執(zhí)行該預(yù)先加熱處理。然后，在柵極絕緣層397上形成厚度為2nm至200nm的氧化物半導(dǎo)體膜393 (參見圖 21A)。注意，在通過濺射法形成氧化物半導(dǎo)體膜393之前，優(yōu)選地通過反向?yàn)R射去除附著在絕緣層397的表面上的灰塵，在該反向?yàn)R射中，引入氬氣體并產(chǎn)生等離子體。在反向?yàn)R射法中，在沒有將電壓施加到靶側(cè)的情況下，在氬氣氣氛中使用RF電源將電壓施加到襯底偵牝以在襯底的附近產(chǎn)生等離子體從而修改表面。注意，可以使用氮?dú)鈿夥铡⒑鈿夥?、氧氣氣氛等代替氬氣氣氛。通過濺射法形成氧化物半導(dǎo)體層393?？梢允褂萌缦卵趸锇雽?dǎo)體來形成氧化物半導(dǎo)體層393 :基于In-Ga-Zn-O的氧化物半導(dǎo)體,基于In-Sn-Zn-O的氧化物半導(dǎo)體，基于In-Al-Zn-O的氧化物半導(dǎo)體，基于Sn-Ga-Zn-O的氧化物半導(dǎo)體，基于Al-Ga-Zn-O的氧化物半導(dǎo)體，基于Sn-Al-Zn-O的氧化物半導(dǎo)體，基于In-Zn-O的氧化物半導(dǎo)體，基于Sn-Zn-O的氧化物半導(dǎo)體，基于Al-Zn-O的氧化物半導(dǎo)體，基于In-O的氧化物半導(dǎo)體，基于 Sn-O的氧化物半導(dǎo)體，或基于Zn-O的氧化物半導(dǎo)體。在本實(shí)施例中，通過濺射法使用基于In-Ga-Zn-O的金屬氧化物靶形成氧化物半導(dǎo)體層393。此外，可以在稀有氣體(典型地，氬氣)氣氛、氧氣氣氛或者包括稀有氣體(典型地，氬氣)和氧氣的氣氛中通過濺射法形成氧化物半導(dǎo)體層393。在使用濺射法的情況下，可以使用含有2wt %至IOwt % (2wt %至IOwt %也包括在內(nèi))的SiO2的靶執(zhí)行沉積。作為用于通過濺射法形成氧化物半導(dǎo)體層393的靶，可以使用包含氧化鋅作為其主要成分的金屬氧化物靶。作為金屬氧化物靶的另ー個(gè)示例，可以使用包含In，Ga和Zn (組成成分比In2O3 Ga2O3 ZnO = I I I (摩爾比)，In : Ga : Zn = I : I : O. 5 (原子比))的氧化物半導(dǎo)體靶。作為包含In，Ga和Zn的金屬氧化物靶，可以使用具有In : Ga : Zn = I : I : I (原子比)或In : Ga : Zn = I : I : 2 (原子比)的組成成分比的靶。該金屬氧化物靶的填充系數(shù)為90%至100% (90%和100%也包括在內(nèi))，優(yōu)選地為95%至99. 9% (95%至99. 9%也包括在內(nèi))。使用具有高填充系數(shù)的金屬氧化物靶，可以形成致密的氧化物半導(dǎo)體層。將襯底保持在處理室中，該處理室維持在減弱的氣壓下，將襯底加熱至高于或等于室溫并且低于400°C。然后，將氫和水氣已從其去除的濺射氣體引入到殘留在其中的水氣被去除的處理室中，并使用金屬氧化物作為靶，在襯底394上形成氧化物半導(dǎo)體層393。為了去除處理室中的殘留水氣，優(yōu)選使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵、離子泵、或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在使用低溫泵抽空的處理室中，包含的氫原子的化合物(諸如水(H2O))(優(yōu)選地，包含碳原子的化合物)等被去除，由此可以降低在處理室中形成的氧化物半導(dǎo)體層中的雜質(zhì)的濃度。通過在利用低溫泵去除處理室中殘留的水氣的同時(shí)的使用濺射法的膜形成，形成氧化物半導(dǎo)體層393時(shí)襯底溫度可以是高于或等于室溫并且低于400°C。給出如下沉積條件作為ー個(gè)示例襯底和靶之間的距離為100mm，氣壓為O. 6Pa，直流(DC)電功率為O. 5kW，氣氛為氧氣氣氛(氧流量的比例100% )。注意，當(dāng)使用脈沖直流(DC)電源時(shí)，可以減少膜沉積中形成的粉末物質(zhì)(也被稱為顆粒或灰塵)并且膜厚度均勻。氧化物半導(dǎo)體層優(yōu)選地具有5nm至30nm(5nm和30nm也包括在內(nèi))的厚度。注意,合適的厚度根據(jù)氧化物半導(dǎo)體材料而不同，可以根據(jù)材料來適當(dāng)?shù)卦O(shè)置該厚度。濺射法的示例包括使用高頻電源作為濺射供電電源的RF濺射法，DC濺射法，以及以脈沖的方式施加偏壓的脈沖DC濺射法。RF濺射法主要用于形成有絕緣層的情況下，而DC濺射法主要用于形成有金屬層的情況下。此外，還存在多源濺射裝置，在該裝置中設(shè)置了不同材料的多個(gè)靶。利用該多源濺射裝置，可以形成堆疊在同一腔室中的不同材料的多個(gè)層，或者可以在同一腔室中通過放電同時(shí)形成ー層不同種材料的膜。或者，可以使用具有設(shè)置在腔室內(nèi)的磁鐵系統(tǒng)的濺射裝置，該濺射裝置用于磁控濺射法；或者用于ECR濺射法的濺射裝置，其中，在不使用輝光放電的情況下使用利用微波產(chǎn)生的等離子體。更進(jìn)一歩地，作為使用濺射法的沉積法，可以使用反應(yīng)濺射法，在該反應(yīng)濺射法 中，靶物質(zhì)和濺射氣體成分在沉積期間相互發(fā)生化學(xué)反應(yīng)，從而形成它們的化合物薄膜；或者，偏壓濺射法，在該偏壓濺射法中，在沉積期間也向村底施加電壓。然后，通過第二光刻步驟將氧化物半導(dǎo)體層加工成島狀氧化物半導(dǎo)體層399 (參見圖21B)。注意，可通過噴墨法形成抗蝕劑掩膜，該抗蝕劑掩膜用于形成島狀氧化物半導(dǎo)體層399。通過噴墨法形成抗蝕劑掩膜不需要光掩膜，因此，可以降低制造成本。當(dāng)在柵極絕緣層397中形成接觸孔時(shí)，可以在形成氧化物半導(dǎo)體層399的時(shí)候執(zhí)行該步驟。可以通過干法蝕刻、濕法蝕刻、或者干法蝕刻和濕法蝕刻兩者來執(zhí)行此處的對氧化物半導(dǎo)體膜393的蝕刻。作為用于干法蝕刻的蝕刻氣體，優(yōu)選地可以使用包含氯(基于氯的氣體，諸如氯氣(Cl2),氯化硼(BCl3),氯化硅(SiCl4),或者四氯化碳(CCl4))的氣體?；蛘?，可以使用包含氟(基于氟的氣體，諸如四氟化碳(CF4)，六氟化硫(SF6)，三氟化氮(NF3)或三氟甲烷(CHF3))的氣體、溴化氫(HBr)、氧氣(O2)或者添加了諸如氦氣(He)或IS氣(Ar)的稀有氣體的任何這些氣體等。作為干法蝕刻法，可以使用平行板反應(yīng)離子蝕刻(RIE)法或感應(yīng)耦合等離子體(ICP)蝕刻法。為了將膜蝕刻成期望的形狀，適當(dāng)?shù)卣{(diào)整蝕刻條件(施加到線圈狀電極的電功率的量，施加到襯底側(cè)的電極的電功率的量，襯底側(cè)的電極的溫度等)。作為用于濕法蝕刻的蝕刻劑，可以使用磷酸、こ酸和硝酸的混合溶液。或者，可以使用 IT007N(KANT0 CHEMICAL CO.，INC.生產(chǎn))。濕法蝕刻后的蝕刻劑連同被蝕刻的材料一起通過清洗被去除。包含蝕刻劑和蝕刻掉的材料的廢液可以被純浄化并且材料可以被重新使用。當(dāng)包含在氧化物半導(dǎo)體層中的諸如銦之類的材料在蝕刻后從廢液中被收集并被重新使用時(shí)，可以有效地使用資源并降低成本。根據(jù)材料適當(dāng)?shù)卣{(diào)整蝕刻條件(諸如蝕刻劑、蝕刻時(shí)間和溫度)使得可以該材料蝕刻成期望的形狀。注意，在在后續(xù)步驟中形成導(dǎo)電膜之前，優(yōu)選地執(zhí)行反向?yàn)R射，從而去除附著在氧化物半導(dǎo)體層399和柵極絕緣層397的表面的抗蝕劑殘留物等。接下來，在柵極絕緣層397和氧化物半導(dǎo)體層399上形成導(dǎo)電膜。該導(dǎo)電膜可以通過濺射法或真空蒸發(fā)法來形成。作為導(dǎo)電層的材料，給出了如下示例從Al、Cr、Cu、Ta、Ti、Mo和W中選取的元素；包含任何這些元素作為其成分的合金；包含任何這些元素的組合的合金層，等等。此外，可以使用從錳、鎂、鈷、鈹和釷中選取的ー個(gè)或多個(gè)材料。該金屬導(dǎo)電層可以具有單層結(jié)構(gòu)或者具有包括兩個(gè)或多個(gè)層的疊層結(jié)構(gòu)。例如，可以給出如下示例包括硅的鋁膜的單層結(jié)構(gòu)，鋁膜和堆疊在鋁膜之上的鈦膜的兩層結(jié)構(gòu)，其中鈦膜、鋁膜和鈦膜按該順序堆疊的三層結(jié)構(gòu)，等等。或者，可以使用包含鋁(Al)以及從鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鉻(Cr)、釹(Nd)和鈧(Sc)中選擇的ー種或多種元素的層、合金層或氮化物層。通過第三光刻步驟中，在導(dǎo)電層上形成抗蝕劑掩膜，并選擇性地蝕刻抗蝕劑，使得形成源電極層395a和漏電極層395b。然后，去除抗蝕劑掩膜(參見圖21C)。對于用于制造抗蝕劑的曝光，優(yōu)選地使用紫外光、KrF激光或ArF激光。通過源電極層395a和漏電極層395b的底部部分之間的距離來確定隨后將形成的薄膜晶體管的溝道長度(L)，該源電極層395a和漏電極層395b的底部部分在氧化物半導(dǎo)體層399上彼此相 來執(zhí)行用于在第三光刻步驟中形成抗蝕劑掩膜的曝光。利用遠(yuǎn)紫外的曝光可實(shí)現(xiàn)高分辨率和深景深。因此，隨后將形成的薄膜晶體管的溝道長度(L)可以是IOnm至IOOOnm(IOnm和IOOOnm也包括在內(nèi))，因此，電路的運(yùn)行速度可以被提高。此外，斷態(tài)電流的值非常小，因此可以實(shí)現(xiàn)低功耗?？梢赃m當(dāng)?shù)卣{(diào)整材料和蝕刻條件，使得在蝕刻導(dǎo)電層時(shí)氧化物半導(dǎo)體層399沒有被去除。在本實(shí)施例中，使用Ti膜作為導(dǎo)電膜，將基于In-Ga-Zn-O的氧化物半導(dǎo)體用作氧化物半導(dǎo)體層399，以及使用氨-過氧化氫溶液(氨、水以及過氧化氫溶液的混合物)作為蝕刻劑。在第三光刻步驟中，僅蝕刻部分氧化物半導(dǎo)體層399，由此形成具有槽(凹陷部分)的氧化物半導(dǎo)體層。注意，可以通過噴墨法形成用于形成源電極層395a和漏電極層395b的抗蝕劑掩膜。通過噴墨法形成抗蝕劑掩膜不需要光掩膜，因此，可以降低制造成本。為了減少光刻步驟中的光掩膜數(shù)量以及光刻步驟的數(shù)量，可以利用多色調(diào)掩膜來執(zhí)行蝕刻步驟，該多色調(diào)掩膜是曝光掩膜，光可透射通過該曝光掩膜，從而具有多個(gè)強(qiáng)度。利用多色調(diào)掩膜形成的抗蝕劑掩膜具有多個(gè)厚度并且可以通過執(zhí)行蝕刻而進(jìn)一歩地被改變形狀，因此可以在多個(gè)蝕刻步驟中使用該抗蝕劑掩膜以提供不同的圖案。因此，通過ー個(gè)多色調(diào)掩膜可以形成對應(yīng)于至少兩種不同圖案的抗蝕劑掩膜。由此，可以減少曝光掩膜的數(shù)量，并且也可以減少對應(yīng)的光刻步驟的數(shù)量，從而可以實(shí)現(xiàn)過程的簡化。執(zhí)行使用諸如N2O, N2,或Ar的氣體的等離子體處理，以去除附著在暴露的氧化物半導(dǎo)體層的表面的水等。可以使用氧氣和氬氣的混合氣體執(zhí)行該等離子體處理。在執(zhí)行等離子體處理的情況下，形成與部分氧化物半導(dǎo)體層接觸的氧化物絕緣層396，而不被暴露至空氣(參見圖21D)。在本實(shí)施例中，形成氧化物絕緣層396以與氧化物半導(dǎo)體層399未與源電極層395a和漏電極層395b重疊的區(qū)域中的氧化物半導(dǎo)體層399接觸。在本實(shí)施例中，將其上形成有諸如島狀氧化物半導(dǎo)體層399、源電極層395a和漏電極層395b的層的襯底394加熱至高于或等于室溫并且低于100°C的溫度，并且，引入包含高純度氧的濺射氣體(其中氫和水氣已從該濺射氣體中去除)，從而，使用硅靶將包含缺陷的氧化硅層形成為氧化物絕緣層396。例如，通過脈沖DC濺射法形成氧化硅層，其中，利用摻硼且具有6N的純度(99.9999%)(電阻率為O. 01 Qcm)的硅靶，襯底和靶之間的距離(T-S距離)為89mm，氣壓為O. 4Pa，直流(DC)功率為6kW，氣氛為氧氣氣氛(氧氣流量的比例是100% )。膜厚度為300nm。作為形成氧化硅層的靶，可以使用石英(優(yōu)選地，人造石英)來代替硅靶。作為濺射氣體，可以使用氧氣或氧氣和氬氣的混合氣體。在這種情況下，優(yōu)選地當(dāng)殘留在處理室中的水氣被去除時(shí)形成氧化物絕緣層396。這是因?yàn)榭梢宰柚箽?、羥基或水氣包含在氧化物絕緣層396中。為了去除殘留在處理室中的水氣，優(yōu)選地可以使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵、離子泵、或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在利用低溫泵抽空的處理室中，含有氫原子的化合物(諸如水(H2O))(優(yōu)選地，含有碳原子的化合物)等被去除，由此可以降低形成在處理室中的氧化物絕緣層396中的雜質(zhì)的濃度。代替氧化硅層，可以使用氮氧化硅層、氧化鋁層和氮氧化鋁層等作為氧化物絕緣層 396。此外，可以在如下條件下在100°C至400°C的溫度下執(zhí)行熱處理氧化物絕緣層396和氧化物半導(dǎo)體層399彼此相互接觸。本實(shí)施例中的氧化物絕緣層396包含大量的缺陷，因此，包含在氧化物半導(dǎo)體層399中的諸如氫、水氣、羥基或氫化物等的雜質(zhì)可能會在該熱處理的作用下擴(kuò)散至氧化物絕緣層396中，從而可以減少包含在氧化物半導(dǎo)體層399中的雜質(zhì)。通過上述步驟，可以形成包含氧化物半導(dǎo)體層392的薄膜晶體管390，在該氧化物半導(dǎo)體層392中，氫、水氣、羥基或氫化物的濃度降低了(參見圖21E)。當(dāng)反應(yīng)氣氛中的殘留水氣在如上所述形成氧化物半導(dǎo)體層的同時(shí)被去除，可以降低氧化物半導(dǎo)體層中的氫和氫化物的濃度。因此，可以實(shí)現(xiàn)氧化物半導(dǎo)體層的穩(wěn)定性。可以在氧化物絕緣層上設(shè)置保護(hù)性絕緣層。在本實(shí)施例中，保護(hù)性絕緣層398形成在氧化物絕緣層396上。作為該保護(hù)性絕緣層398，使用了氮化硅層、氧氮化硅層、氮化鋁層、氧氮化鋁層等等。作為保護(hù)性絕緣層398，按照如下方式形成氮化硅層，即，將其上形成有氧化物絕緣層396的襯底394加熱至100°C至400°C的溫度，引入包含高純度氮的濺射氣體(其中氫和水氣已從該濺射氣體中去除)，并且使用硅靶。仍然在該情況下，按照與氧化物絕緣層396的方式類似的方式，優(yōu)選地，在該保護(hù)性絕緣層398的形成中，去除殘留在處理室中的水氣。在形成保護(hù)性絕緣層398的情況下，襯底394在形成該保護(hù)性絕緣層398的時(shí)候被加熱至100°C至400°C，由此包含在氧化物半導(dǎo)體層中的氫或水氣可被擴(kuò)散至氧化物絕緣層中。在這種情況下，在形成氧化物絕緣層396之后不是必須執(zhí)行熱處理。在堆疊作為氧化物絕緣層396的氧化硅層和作為保護(hù)性絕緣層398的氮化硅層的情況下，可以使用共同的硅靶在相同處理室中形成該氮化硅層和該氧化硅層。首先，引入包 括氧氣的氣體并使用放置在處理室中的硅靶形成氧化硅層，然后，將濺射氣體切換為包含氮?dú)獾臍怏w并使用相同的硅靶形成氮化硅層?？梢栽诓槐┞吨量諝獾那闆r下先后形成氧化硅層和氮化硅層；因此，可以防止諸如氫和水氣之類的雜質(zhì)附著到氧化硅層的表面。在這種情況下，在堆疊作為氧化物絕緣層396的氧化硅層和作為保護(hù)性絕緣層398的氮化硅層之后，(在100°C至400°C的溫度下)執(zhí)行熱處理，用于將包括在氧化物半導(dǎo)體層中的氫或水氣擴(kuò)散至氧化物絕緣層中。在形成保護(hù)性絕緣層后，在空氣氣氛中，在100°C到200°C (100°C和200°C也包括在內(nèi))下，執(zhí)行熱處理ー個(gè)小時(shí)到三十個(gè)小吋?？梢栽诠潭ǖ募訜釡囟认聢?zhí)行該熱處理?；蛘撸梢灾貜?fù)地多次執(zhí)行如下加熱溫度的變化加熱溫度從室溫増加至100°C到200 0C (100°C和200°C也包括在內(nèi))的溫度，然后下降至室溫。此外，可以在減弱的氣壓下在形成氧化物絕緣層之前執(zhí)行該熱處理。在減弱的氣壓下，可以縮短熱處理的時(shí)間。利用該熱處理，能夠獲得常截止?fàn)顟B(tài)的薄膜晶體管。因此，可以增強(qiáng)半導(dǎo)體裝置的可靠性。當(dāng)在柵極絕緣層上形成氧化物半導(dǎo)體層(其中，將要形成溝道形成區(qū))的同時(shí)去除殘留在反應(yīng)氣氛中的水氣時(shí)，可以降低氧化物半導(dǎo)體層中氫和氫化物的濃度。
上述步驟可以用于制造使用電子墨水的顯示設(shè)備的液晶顯示面板、電致發(fā)光顯示面板、和底板(其上形成薄膜晶體管的襯底)。上述步驟是在400°C或更低的溫度下執(zhí)行的，因此上述步驟可以被應(yīng)用于使用邊長大于I米且厚度為I毫米或更小的玻璃襯底的制造過程。上述步驟均可以在400°C或更低的溫度下執(zhí)行，因此，可以在不消耗太多的能量的情況下制造顯示面板。將上述薄膜晶體管應(yīng)用于包括在實(shí)施例I至6中描述的邏輯電路中的晶體管，由此可以抑制通過晶體管的電荷的泄漏。結(jié)果，可以實(shí)現(xiàn)消耗功率(儲用功率)的減少以及邏輯電路的故障的抑制。注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例10)在本實(shí)施例中，將描述包括在實(shí)施例I至6描述的任何邏輯電路中的晶體管的示例。具體地，將描述如下晶體管的示例，在該晶體管中，溝道形成區(qū)是使用氧化物半導(dǎo)體形成的。參照圖22A至22D，描述本實(shí)施例的薄膜晶體管和該薄膜晶體管的制造方法的實(shí)施例。圖22A至22D示出了薄膜晶體管的截面結(jié)構(gòu)的示例。在圖22D中示出的薄膜晶體管360具有被稱為溝道保護(hù)型(溝道終止型)的底柵型結(jié)構(gòu)并被稱為反交錯(cuò)薄膜晶體管。盡管使用單柵極薄膜晶體管描述薄膜晶體管360，但是需要時(shí)也可以形成包括多個(gè)溝道形成區(qū)的多柵極薄膜晶體管。下面將參照圖22A至22D描述在襯底320上制造薄膜晶體管360的過程。首先，在具有絕緣表面的襯底320上形成導(dǎo)電膜，然后，通過第一光刻步驟，形成柵電極層361。注意，可以通過噴墨法形成抗蝕劑掩膜。通過噴墨法形成抗蝕劑掩膜不需要光掩膜，因此降低了制造成本?？梢允褂弥T如鑰、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧之類的金屬材料或者包含任何這些金屬材料作為其主要成分的合金材料，將柵電極層361形成為具有單層結(jié)構(gòu)或具有疊層結(jié)構(gòu)。接下來，在柵電極層361上形成柵極絕緣層322。在本實(shí)施例中，通過等離子體CVD法形成厚度小于或等于IOOnm的氮氧化硅層作為柵極絕緣層322。接下來，在柵極絕緣層322上形成厚度為2nm至200nm的氧化物半導(dǎo)體層，然后通過第二光刻步驟，將氧化物半導(dǎo)體層加工成島狀氧化物半導(dǎo)體層。在本實(shí)施例中，利用基于In-Ga-Zn-O的金屬氧化物靶通過濺射法形成氧化物半導(dǎo)體層。在這種情況下，優(yōu)選地當(dāng)殘留在處理室中的水氣被去除時(shí)形成氧化物絕緣層。這是因?yàn)?，可以防止氫、羥基或水氣被包含在氧化物半導(dǎo)體層中。為了去除殘留在處理室中的水氣，優(yōu)選地可以使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵、離子泵或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在利用低溫泵抽空的處理室中，含有氫原子的化合物(諸如水(H2O))等被去除，由此可以降低形成在處理室中的氧化物絕緣層中的雜質(zhì)的濃度。用于沉積氧化物半導(dǎo)體層的濺射氣體優(yōu)選地可以是高純度氣體，在該高純度氣體中，諸如氫、水、羥基或氫化物之類的雜質(zhì)被減少到大約百萬分之幾(ppm)或大于十億分之幾(ppb) ο接下來，使氧化物半導(dǎo)體層脫水或脫氫。用于脫水或脫氫的第一熱處理的溫度高于或等于400°C并且低于或等于750°C，優(yōu)選地高于或等于400°C并且低于襯底的應(yīng)變點(diǎn)。此處，襯底被放入電爐中，該電爐是ー種熱處理裝置，在氮?dú)鈿夥罩性?50°C下對氧化物半導(dǎo)體層執(zhí)行熱處理I個(gè)小時(shí)，然后，氧化物半導(dǎo)體層沒有被暴露至空氣，從而水和氫被阻止進(jìn)入氧化物半導(dǎo)體層，因此，獲得氧化物半導(dǎo)體層332 (參見圖22A)。接下來，使用諸如Ν20、Ν2、Ar的氣體執(zhí)行等離子體處理。通過該等離子體處理，去除吸附在氧化物半導(dǎo)體層的暴露的表面的水等?？梢允褂醚鯕夂蜌鍤獾幕旌蠚怏w執(zhí)行該等離子體處理。接下來，在柵極絕緣層322和氧化物半導(dǎo)體層332上形成氧化物絕緣層。在此之后，通過第三光刻步驟，形成抗蝕劑掩膜，并選擇性地蝕刻氧化物絕緣層以形成氧化物絕緣層366。然后，去除抗蝕劑掩膜。在本實(shí)施例中，作為氧化物絕緣層366，通過濺射法形成厚度為200nm的氧化硅層。沉積中的襯底溫度可以高于或等于室溫且低于或等于300°C，并且在本實(shí)施例中，該溫度為100°C。可以在稀有氣體(典型地，氬氣)氣氛、氧氣氣氛或稀有氣體(典型地，氬氣)和氧氣的混合氣氛中通過濺射法形成氧化硅層。作為靶，可以使用氧化硅靶或硅靶。例如，可以在氧氣和氮?dú)獾臍夥罩校褂霉璋?，通過濺射法來形成氧化硅層。在這種情況下，優(yōu)選地當(dāng)殘留在處理室中的水氣被去除時(shí)形成氧化物絕緣層366。這是因?yàn)?，可以防止氫、羥基或水氣被包含在氧化物半導(dǎo)體層332和氧化物絕緣層366中。為了去除殘留在處理室中的水氣，優(yōu)選地可以使用捕集真空泵。例如，優(yōu)選地可以使用低溫泵、離子泵或者鈦升華泵。排氣單元可以是設(shè)置有冷阱的汽輪泵。在利用低溫泵抽空的處理室中，含有氫原子的化合物(諸如水(H2O))等被去除，由此可以降低形成在處理室中的氧化物絕緣層366中的雜質(zhì)濃度。用于沉積絕緣層366的濺射氣體優(yōu)選地可以是高純度氣體，在該高純度氣體中，諸如氫、水、羥基或氫化物之類的雜質(zhì)被減少到大約百萬分之幾(PPm)或者大約十億分之幾(ppb) ο接下來，在惰性氣體氣氛中或在氧氣氣氛中執(zhí)行第二熱處理(優(yōu)選地在高于或等于200°C且低于或等于400°C的溫度下，例如在高于或等于250°C且低于或等于350°C的溫度下)。例如，在氮?dú)鈿夥罩性?50°C下執(zhí)行第二熱處理I個(gè)小吋。通過第二熱處理，在部分氧化物半導(dǎo)體層(溝道形成區(qū))與氧化物絕緣層366相接觸時(shí)施加熱。在該實(shí)施例中，在氮?dú)鈿夥栈蚨栊詺怏w氣氛中或在減弱的氣壓下,進(jìn)ー步地對設(shè)置有氧化物絕緣層366且被部分暴露的氧化物半導(dǎo)體層332執(zhí)行熱處理。通過在氮?dú)鈿夥栈蚨栊詺怏w氣氛中或在減弱的氣壓下的熱處理，可以降低氧化物半導(dǎo)體層441的未被氧化物絕緣層366覆蓋的暴露區(qū)域的電阻并且使該區(qū)域處于缺氧的狀態(tài)。也就是，提供η型氧化物半導(dǎo)體層。例如，可以在氮?dú)鈿夥罩性?50°C下執(zhí)行熱處理I個(gè)小吋。通過在氮?dú)鈿夥罩袑υO(shè)置有氧化物絕緣層366的氧化物半導(dǎo)體層332執(zhí)行熱處 理，降低了氧化物半導(dǎo)體層332的暴露區(qū)域的電阻。因此，形成了包括具有不同電阻的區(qū)域(在圖22B中由陰影區(qū)域和白色區(qū)域表示)的氧化物半導(dǎo)體層362。接下來，在柵極絕緣層332、氧化物半導(dǎo)體層362和氧化物絕緣層366上形成導(dǎo)電層。在此之后，通過第四光刻步驟，形成抗蝕劑掩膜，并且選擇性蝕刻導(dǎo)電層，以形成源電極層365a和漏電極層365b。然后，去除抗蝕劑掩膜(參見圖22C)。作為源電極層365a和漏電極層365b的材料，給出了如下示例從Al、Cr、Cu、Ta、Ti、Mo和W中選取的元素；包含任何這些元素作為其成分的合金；包含任何這些元素的組合的合金層，等等。該金屬導(dǎo)電層可以具有單層結(jié)構(gòu)或者具有包括兩個(gè)或多個(gè)層的疊層結(jié)構(gòu)。通過上述步驟，在在膜形成之后對所形成的氧化物半導(dǎo)體層執(zhí)行用于脫水或脫氫的熱處理時(shí)，氧化物半導(dǎo)體層的電阻被減小了，也就是，該氧化物半導(dǎo)體層變成了 η型。在此之后，氧化物絕緣層形成為與氧化物半導(dǎo)體層接觸，由此部分氧化物半導(dǎo)體層選擇性地處于氧過量的狀態(tài)。結(jié)果，與柵電極層361重疊的溝道形成區(qū)363成為i型。此時(shí)，具有高于至少溝道形成區(qū)363的載流子密度且與源電極層365a重疊的高電阻源區(qū)364a，以及具有至少高于溝道形成區(qū)363的載流子密度且與漏電極層365b重疊的高電阻漏區(qū)364b按照自對準(zhǔn)的方式被形成。通過上述步驟，可以完成薄膜晶體管360。此外，可以在空氣氣氛中在100°C到200°C (100°C和200°C也包括在內(nèi))的溫度下執(zhí)行熱處理ー個(gè)小時(shí)到三十個(gè)小吋。在本實(shí)施例中，在150°C下執(zhí)行熱處理十個(gè)小吋?？梢栽诠潭ǖ募訜釡囟认聢?zhí)行該熱處理?；蛘撸梢灾貜?fù)地多次執(zhí)行如下加熱溫度的變化加熱溫度從室溫増加至100°C到200°C (100°C和200°C也包括在內(nèi))的溫度，然后下降至室溫。此外，可以在減弱的氣壓下在形成氧化物絕緣層之前執(zhí)行該熱處理。在減弱的氣壓下，可以縮短熱處理的時(shí)間。利用該熱處理，將氫氣從氧化物半導(dǎo)體層引入到氧化物絕緣層；因此，獲得常截止?fàn)顟B(tài)的薄膜晶體管。因此，可以增強(qiáng)半導(dǎo)體裝置的可靠性。注意，通過在氧化物半導(dǎo)體層的與漏電極層365b (或者源電極層365a)重疊的部分中形成高電阻漏區(qū)364b(或者高電阻源區(qū)364a)，可以增強(qiáng)薄膜晶體管的可靠性。具體地，形成高電阻漏區(qū)364b可以實(shí)現(xiàn)如下結(jié)構(gòu)，在該結(jié)構(gòu)中，傳導(dǎo)率從漏電極層經(jīng)由高電阻漏區(qū)364b到溝道形成區(qū)363逐步地變化。因此，當(dāng)在漏電極層365b連接至布線用于提供高電源電壓VDD的情況下執(zhí)行操作時(shí)，高電阻漏區(qū)用作緩沖器，并且因此，即使當(dāng)在柵電極層361和漏電極層365b之間施加高電場時(shí)也很少可能出現(xiàn)電場的局部集中，這導(dǎo)致晶體管的耐電壓性增強(qiáng)。在源電極層365a、漏電極層365b和氧化物絕緣層366上形成保護(hù)性絕緣層323。在本實(shí)施例中，利用氮化硅膜形成保護(hù)性絕緣層323(參見圖22D)?；蛘撸梢栽谠措姌O層365a、漏電極層365b和氧化物絕緣層366上形成氧化物絕緣層，并且可以在氧化物絕緣層上進(jìn)ー步堆疊保護(hù)性絕緣層323。將上述薄膜晶體管應(yīng)用于包括在實(shí)施例I至6中描述的邏輯電路中的晶體管，由此可以抑制通過晶體管的電荷的泄漏。結(jié)果，可以實(shí)現(xiàn)儲用功率的減少以及邏輯電路的故障的抑制。 注意，本實(shí)施例的內(nèi)容或部分內(nèi)容可以與其它實(shí)施例的內(nèi)容或部分內(nèi)容或示例的 內(nèi)容或部分內(nèi)容自由地組合。(實(shí)施例11)在本實(shí)施例中，參照圖23A至23F，描述均包括上述任何實(shí)施例中描述的邏輯電路的半導(dǎo)體裝置的示例。注意，與上述實(shí)施例相關(guān)的邏輯電路與用于邏輯電路的運(yùn)行等且安裝在電路板上的外部電路相集成；該邏輯電路包括在半導(dǎo)體裝置中。圖23A圖示了包括上述任何邏輯電路的便攜式電腦，該便攜式電腦包括主體2201、殼體2202、顯示部分2203、鍵盤2204、等等。圖23B圖示了包括上述任何邏輯電路的便攜式信息終端設(shè)備(PDA)，該便攜式信息終端設(shè)備包括設(shè)置有顯示部分2213的主體2211、外部接ロ 2215、操作按鈕2214、等等。作為附件，包括用于操作的觸筆2212。圖23C圖示了作為包括上述任何邏輯電路的電子紙的示例的電子書閱讀器2220。電子書閱讀器2220包括殼體2221和殼體2223兩個(gè)殼體。殼體2221和殼體2223通過軸部分2237彼此結(jié)合在一起，可以沿該軸部分2237打開和合上電子書閱讀器2220。利用這樣的結(jié)構(gòu)，可以將電子書閱讀器2220用作紙質(zhì)書。顯示部分2225合并在殼體2221中，而顯示部分2227合并在殼體2223中。顯示部分2225和顯示部分2227可以顯示一個(gè)圖像或者不同的圖像。在顯示部分彼此顯示不同的圖像的結(jié)構(gòu)中，例如，右顯示部分(圖23C中的顯示部分2225)可以顯示文本，而左顯示部分(圖23C中的顯示部分2227)可以顯示圖像。此外，在圖23C中，殼體2221設(shè)置有操作部分等。例如，殼體2221設(shè)置有電源2231、操作鍵2233、揚(yáng)聲器2235、等等。通過操作鍵2223，可以翻頁。注意，在設(shè)置有顯示部分的殼體的表面上，也可以設(shè)置鍵盤、指示設(shè)備、等等。另外，在殼體的后表面或側(cè)表面上，也可以設(shè)置外部連接端子(耳機(jī)端子、USB端子、可以連接至諸如AC適配器和USB電纜的各種電纜的端子、等等)、記錄介質(zhì)插入部分、等等。而且，電子書閱讀器2220還可以具有電子詞典的功能。電子書閱讀器2220可以被配置為進(jìn)行無線接收和發(fā)射。通過無線通信，可以從電子書服務(wù)商購買并下載需要的書籍?dāng)?shù)據(jù)等。注意，電子紙可以用于各個(gè)領(lǐng)域中的電子設(shè)備，只要它們顯示數(shù)據(jù)。例如，除了電子書(電子書閱讀器)，電子紙還可以用于諸如火車之類的交通工具中的海報(bào)和廣告、諸如信用卡之類的各種卡上的顯示、等等。
圖23D圖示了包括上述任何邏輯電路的移動(dòng)電話，該移動(dòng)電話包括殼體2240和殼體2241兩個(gè)殼體。殼體2241設(shè)置有顯示面板2242、揚(yáng)聲器2243、麥克風(fēng)2244、指示設(shè)備2246、相機(jī)鏡頭2247、外部連接端子2248、等等。殼體2240設(shè)置有對移動(dòng)電話進(jìn)行充電的太陽能電池2249、外部存儲卡槽2250、等等。天線合并在殼體2241內(nèi)。、
顯示面板2242具有觸摸面板功能。在圖23D中，用虛線示出了多個(gè)操作鍵2245，該多個(gè)操作鍵2245被顯示為圖像。注意，移動(dòng)電話包括升壓電路，用于將太陽能電池2249輸出的電壓增大至每個(gè)電路所需要的電壓。此外，除了上述結(jié)構(gòu)，還可以并入非接觸式IC芯片、小型存儲器、等等。顯示面板2242的顯示方向根據(jù)應(yīng)用模式適當(dāng)?shù)馗淖?。此?相機(jī)鏡頭2247和顯示面板2242設(shè)置在同一個(gè)表面上，因此，其可以用作視訊電話。揚(yáng)聲器2243和麥克風(fēng)2242可以用于視頻電話、錄音、播放聲音、等等，以及語音電話。此外，可以滑動(dòng)處于圖23D示出的狀態(tài)中的殼體2240和殼體2241，使得殼體2240和殼體2241彼此重疊；因此，可以減少便攜式信息終端的尺寸，這使得便攜式信息終端適合于攜帯。外部連接端子2248可以連接至AC適配器或者諸如USB電纜的各種電纜，這可以實(shí)現(xiàn)對移動(dòng)電話進(jìn)行充電，并且可以實(shí)現(xiàn)移動(dòng)電話等之間的數(shù)據(jù)通信。此外，通過將記錄介質(zhì)插入外部存儲卡槽2250，可以保存并且移動(dòng)大量數(shù)據(jù)。此外，除了上述功能，還可以提供紅外通信功能、電勢接收功能、等等。圖23E圖示了包括上述任何邏輯電路的數(shù)字照相機(jī)，該數(shù)字照相機(jī)包括主體2261、顯示部分(A) 2267、目鏡2263、操作開關(guān)2264、顯示部分(B) 2265、電池2266、等等。圖23F圖示了包括上述任何邏輯電路的電視機(jī)2270,該電視機(jī)包括并入在殼體2271中的顯示部分2273。顯示部分2273可以顯示圖像。此處，殼體2271由架子2275支撐?？梢酝ㄟ^殼體2271的操作開光或者単獨(dú)的遙控器2280操作電視機(jī)2270。利用遙控器2280的操作鍵2279來控制頻道和音量，使得可以控制顯示在顯示部分2273上的圖像。此外，遙控器2280可以具有顯示部分2227，在該顯示部分2227中，顯示從遙控器2280輸出的信息。注意，電視機(jī)2270優(yōu)選地設(shè)置有接收器、調(diào)制解調(diào)器、等等。利用該接收器，可以接收一般的電視廣播。此外，當(dāng)電視機(jī)2270經(jīng)由調(diào)制解調(diào)器通過有線或無線連接連接至通信網(wǎng)絡(luò)時(shí)，可以執(zhí)行單向(從發(fā)射器到接收器)數(shù)據(jù)通信或者雙向(在發(fā)射器和接收器之間)數(shù)據(jù)通信。[示例 I]在本示例中，下面將描述使用試驗(yàn)元件組(也被稱為TEG)的斷態(tài)電流的測量的值。圖24示出了實(shí)質(zhì)上具有L/W = 3μπι/10000μπι的薄膜晶體管的初始特性，其中，均具有L/W = 3μπι/50μπι的200個(gè)薄膜晶體管并聯(lián)。圖25Α示出了俯視圖，而圖25Β示出了部分放大的俯視圖。圖25Β中的點(diǎn)線所包圍的區(qū)域是具有L/W= 3μπι/50μ miLov=I. 5μπι的一個(gè)級的薄膜晶體管。為了測量薄膜晶體管的初始特性，在如下條件，即，襯底溫度設(shè)定為室溫，源極和漏極之間的電壓(此后，漏極電壓或Vd)設(shè)定為10V，并且源極和柵極之間的電壓(此后，柵極電壓或Vg)從-20V變化到+20V，測量源極和漏極之間的電流(此后被稱為漏極電流或Id)的變化特性。換句話說，測量Vg-Id特性。注意，圖24示出了在-20V至+5V范圍內(nèi)的Vg。如圖24中所示，具有10000 μ m的溝道寬度W以及IV或IOV的Vd的薄膜晶體管具有I X IO-13A或更低的斷態(tài)電流，其小于或等于測量設(shè)備(半導(dǎo)體參數(shù)分析器，由AgilentTechnologies Inc.制造的 Agilent 4156C)的分辨率(IOOfA)。描述制造用于測量的薄膜晶體管的方法。 首先，通過CVD法在玻璃襯底上形成氮化硅層作為基膜，并且，在該氮化硅層上形成氮氧化硅層。通過濺射法在該氮氧化硅層上形成鎢層作為柵電極層。此處，該柵電極層是通過選擇性地蝕刻鎢層形成的。然后，通過CVD法在柵電極層上形成厚度為IOOnm的氮氧化硅層。然后，使用基于In-Ga-Zn-O的氧化物半導(dǎo)體靶(In2O3 Ga2O3 ZnO的摩爾比率是I : I : 2)通過濺射法在柵極絕緣層上形成厚度為50nm的氧化物半導(dǎo)體層。此處，通過選擇性地蝕刻氧化物半導(dǎo)體層形成島狀氧化物半導(dǎo)體層。然后，在氮?dú)鈿夥罩?，?50°C下，在干凈的烤爐中，對氧化物半導(dǎo)體層執(zhí)行第一熱處理ー個(gè)小時(shí)。接下來，通過濺射法在氧化物半導(dǎo)體層上形成鈦層(厚度為150nm)作為源電極層和漏電極層。此處，通過選擇性蝕刻形成該源電極層和該漏電極層，使得通過并聯(lián)均具有3 μ m的溝道長度L和50 μ m的溝道寬度W的200個(gè)薄膜晶體管實(shí)際上地實(shí)現(xiàn)L/W =3 μ m/10000 μ m的薄膜晶體管。接下來，通過濺射法形成厚度為300nm的氧化硅層作為保護(hù)性絕緣層，以與氧化物半導(dǎo)體層接觸。充當(dāng)保護(hù)性絕緣層的氧化硅層被選擇性地蝕刻，由此在柵電極層以及源極和漏電極層上形成開ロ。在此之后，在氮?dú)鈿夥罩?，?50°C下，執(zhí)行第二熱處理ー個(gè)小時(shí)。然后，在測量Vg-Id特性之前，在150°C下，執(zhí)行熱處理10個(gè)小吋。 通過上述過程，制造了底柵型薄膜晶體管。如圖24所示，薄膜晶體管具有大約1X10_13A的斷態(tài)電流的原因是在上述過程中，可以充分地降低氧化物半導(dǎo)體層中氫的濃度。氧化物半導(dǎo)體的氫濃度是5X1019(原子/立方厘米)或更低，優(yōu)選地是5 XlO18 (原子/立方厘米)或更低，更優(yōu)選地是5 X IO17 (原子/立方厘米)或更低。注意，該氧化物半導(dǎo)體中的氫濃度是通過二次離子質(zhì)譜法(SIMS)測量的。盡管描述了使用基于In-Ga-Zn-O的氧化物半導(dǎo)體的示例，但是氧化物半導(dǎo)體并且局限于此。也可以采用其它氧化物半導(dǎo)體材料，諸如基于In-Sn-Zn-O的氧化物半導(dǎo)體，基于Sn-Ga-Zn-O的氧化物半導(dǎo)體,基于Al-Ga-Zn-O的氧化物半導(dǎo)體,基于Sn-Al-Zn-O的氧化物半導(dǎo)體，基于In-Zn-O的氧化物半導(dǎo)體，基于In-Sn-O的氧化物半導(dǎo)體，基于Sn-Zn-O的氧化物半導(dǎo)體，基于Al-Zn-O的氧化物半導(dǎo)體，基于In-O的氧化物半導(dǎo)體，基于Sn-O的氧化物半導(dǎo)體，或基于Zn-O的氧化物半導(dǎo)體。此外，作為氧化物半導(dǎo)體材料，也可以使用混合有2. 5wt%至10wt%的AlOx的基于In-Al-Zn-O的氧化物半導(dǎo)體或者混合有2. 5wt%至IOwt %的SiOx的基于In-Zn-O的氧化物半導(dǎo)體載流子測量設(shè)備所測量的氧化物半導(dǎo)體層的載流子濃度為5X IO1Vcm3或更低，優(yōu)選地為5X IO1Vcm3或更低，更優(yōu)選地為低于或等于I. 45X IOuVcm3(硅的固有載流子濃度)。換句話說，可以使氧化物半導(dǎo)體層的載流子濃度盡可能地接近零。薄膜晶體管還可以具有IOnm至IOOOnm的溝道長度L，這使得電路運(yùn)行速度提高；并且斷態(tài)電路極低，這又使得功耗被進(jìn)一歩地降低。此外，在電路設(shè)計(jì)中，當(dāng)薄膜晶體管處于截止?fàn)顟B(tài)時(shí)，氧化物半導(dǎo)體層可以被認(rèn)為是絕緣體。在此之后，評估本示例中制造的薄膜晶體管的斷態(tài)電流的溫度特性?？紤]到使用了薄膜晶體管的終端產(chǎn)品的環(huán)境阻力和性能維護(hù)等，溫度特性是重要的。應(yīng)該理解，少量的變化是優(yōu)選的，這增大了產(chǎn)品設(shè)計(jì)的自由度。對于溫度特性，在如下條件下使用恒溫腔室獲得Vg-Id特性，該條件是設(shè)置有薄膜晶體管的襯底保持在-30で、(TC、25°C、40で、60°C、80°C、100°C、以及120V的各個(gè)恒溫 下，漏極電壓設(shè)定為6V，并且柵極電壓從-20V變化到+20V。圖26A示出在上述溫度下測量的且彼此重疊的Vg-Id特性，而圖26B示出了圖26A中點(diǎn)線所包圍的斷態(tài)電流的范圍的放大視圖。圖表中箭頭所示的最右側(cè)曲線是在-30°C處獲得的；最左側(cè)曲線是在120°C處獲得的；并且，在其它溫度處獲得的曲線位于這兩條曲線之間。難以觀察到開態(tài)電流的溫度依賴性。另ー方面，如在圖26B的放大視圖中清楚示出地，除了在20V的柵極電壓附近，其它斷態(tài)電流在所有溫度處均低于或等于I X 10_12A (接近測量設(shè)備的分辨率)，并且沒有觀察到其溫度依賴性。換句話說，即使是在120°C的高溫處，也將斷態(tài)電流保持為低于或等于I X IO-12A,并且，如果溝道寬度W是10000 μ m，可以看出斷態(tài)電流相當(dāng)小。包括高度純凈化的氧化物半導(dǎo)體的薄膜晶體管幾乎沒有顯示斷態(tài)電流對溫度的依賴性。這也是源于以下實(shí)事，即，氧化物半導(dǎo)體具有3eV的能隙并且包括很少本征載流子。此外，源區(qū)和漏區(qū)處于退化的狀態(tài)，這也是沒有顯示溫度依賴性的因素。薄膜晶體管的操作主要是由從退化的源區(qū)注入到氧化物半導(dǎo)體的載流子引起的，并且上述特性(斷態(tài)電流對溫度的依賴性)可以通過載流子對溫度的依賴性來解釋。當(dāng)利用具有這種極低斷態(tài)電流的薄膜晶體管來形成邏輯電路時(shí)，可以實(shí)現(xiàn)儲用功率的減少以及邏輯電路的故障的抑制。本申請基于2009年10月30日向日本專利局提交的日本專利申請序列號2009-250415，其全部內(nèi)容通過引用結(jié)合于此。
權(quán)利要求
1.一種邏輯電路，含有第一時(shí)段和第二時(shí)段，其中，在所述第一時(shí)段，時(shí)鐘信號被輸入，而在所述第二時(shí)段，所述時(shí)鐘信號沒有被輸入，該邏輯電路包括 晶體管，當(dāng)在所述第二時(shí)段內(nèi)源端子和漏端子之間存在電勢差時(shí)，該晶體管處于截止?fàn)顟B(tài)， 其中，所述晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在所述氧化物半導(dǎo)體中，氫濃度為5 X IO19原子/立方厘米或更低。
2.—種半導(dǎo)體裝置，包括權(quán)利要求I中描述的邏輯電路和被配置為操作所述邏輯電路的外部電路。
3.—種邏輯電路,含有第一時(shí)段和第二時(shí)段,其中,在所述第一時(shí)段,使能信號處于高電平，而在所述第二時(shí)段，所述使能信號處于低電平，所述邏輯電路包括 與門，其中，所述與門的第一輸入端子電連接至使能信號線，并且所述與門的第二輸入端子電連接至?xí)r鐘信號線；以及 觸發(fā)器，其中，所述觸發(fā)器的第一輸入端子電連接至數(shù)據(jù)信號線，并且所述觸發(fā)器的第二輸入端子電連接至所述與門的輸出端子， 其中，所述觸發(fā)器包括晶體管，當(dāng)在所述第二時(shí)段內(nèi)源極端子和漏極端子之間存在電勢差時(shí)，所述晶體管處于截止?fàn)顟B(tài)，以及 其中，所述晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在所述氧化物半導(dǎo)體中，氫濃度為5 X IO19原子/立方厘米或更低。
4.根據(jù)權(quán)利要求3的邏輯電路， 其中，所述與門包括 第一 P溝道晶體管，其中所述第一 P溝道晶體管的柵極端子電連接至所述使能信號線；并且所述第一P溝道晶體管的第一端子電連接至高電源電勢線； 第一n溝道晶體管，其中所述第一n溝道晶體管的柵極端子電連接至所述使能信號線和所述P溝道晶體管的所述柵極端子；并且所述第一 n溝道晶體管的第一端子電連接至所述第一 P溝道晶體管的第二端子； 第二 n溝道晶體管，其中所述第二 n溝道晶體管的柵極端子電連接至所述時(shí)鐘信號線；所述第二n溝道晶體管的第一端子電連接至所述第一n溝道晶體管的第二端子；并且所述第二n溝道晶體管的第二端子電連接至低電源電勢線； 第二P溝道晶體管，其中所述第二P溝道晶體管的柵極端子電連接至所述時(shí)鐘信號線和所述第二 n溝道晶體管的所述柵極端子；所述第二 p溝道晶體管的第一端子電連接至所述高電源電勢線；并且所述第二 P溝道晶體管的第二端子電連接至所述第一 P溝道晶體管的所述第二端子和所述第一 n溝道晶體管的所述第一端子； 第三P溝道晶體管，其中所述第三P溝道晶體管的柵極端子電連接至所述第一P溝道晶體管的所述第二端子、所述第一 n溝道晶體管的所述第一端子和所述第二 p溝道晶體管的所述第二端子；所述第三P溝道晶體管的第一端子電連接至所述高電源電勢線；并且所述第三P溝道晶體管的第二端子電連接至所述觸發(fā)器的所述第二輸入端子；以及 第三n溝道晶體管，其中所述第三n溝道晶體管的柵極端子電連接至所述第一 p溝道晶體管的所述第二端子、所述第一 n溝道晶體管的所述第一端子、所述第二 p溝道晶體管的所述第二端子和所述第三P溝道晶體管的所述柵極端子；所述第三n溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第三P溝道晶體管的所述第二端子；并且所述第三η溝道晶體管的第二端子電連接至所述低電源電勢線。
5.根據(jù)權(quán)利要求3的邏輯電路， 其中所述與門包括 第一 η溝道晶體管，其中所述第一 η溝道晶體管的柵極端子和第一端子電連接至高電源電勢線； 第二 η溝道晶體管，其中所述第二 η溝道晶體管的柵極端子電連接至所述使能信號線，并且所述第二 η溝道晶體管的第一端子電連接至所述第一 η溝道晶體管的第二端子； 第三η溝道晶體管，其中所述第三η溝道晶體管的柵極端子電連接至所述時(shí)鐘信號線；所述第三η溝道晶體管的第一端子電連接至所述第二 η溝道晶體管的第二端子；并且，所述第三η溝道晶體管的第二端子電連接至低電源電勢線； 第四η溝道晶體管，其中所述第四η溝道晶體管的柵極端子和第一端子電連接至所述高電源電勢線；并且所述第四η溝道晶體管的第二端子電連接至所述觸發(fā)器的所述第二輸入端子；以及 第五η溝道晶體管，其中所述第五η溝道晶體管的柵極端子電連接至所述第一 η溝道晶體管的所述第二端子和所述第二 η溝道晶體管的所述第一端子；所述第五η溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第四η溝道晶體管的所述第二端子；并且，所述第五η溝道晶體管的第二端子電連接至所述低電源電勢線。
6.根據(jù)權(quán)利要求3的邏輯電路，其中所述觸發(fā)器是延遲型觸發(fā)器。
7.一種半導(dǎo)體裝置，包括權(quán)利要求3中描述的邏輯電路和被配置為操作所述邏輯電路的外部電路。
8.—種邏輯電路,含有第一時(shí)段和第二時(shí)段,其中，在所述第一時(shí)段，使能信號處于低電平，而在所述第二時(shí)段，所述使能信號處于高電平，所述邏輯電路包括 或非門，其中，所述或非門的第一輸入端子電連接至使能信號線，并且所述或非門的第二輸入端子電連接至反相時(shí)鐘信號線；以及， 觸發(fā)器，其中，所述觸發(fā)器的第一輸入端子電連接至數(shù)據(jù)信號線，并且所述觸發(fā)器的第二輸入端子電連接至所述或非門的輸出端子， 其中，所述觸發(fā)器包括晶體管，當(dāng)在所述第二時(shí)段內(nèi)源極端子和漏極端子之間存在電勢差時(shí)，所述晶體管處于截止?fàn)顟B(tài)，并且 其中，所述晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在所述氧化物半導(dǎo)體中，氫濃度為5 X 1019原子/立方厘米或更低。
9.根據(jù)權(quán)利要求8的邏輯電路， 其中，所述或非門包括 第一 P溝道晶體管，其中所述第一 P溝道晶體管的柵極端子電連接至所述使能信號線；并且所述第一P溝道晶體管的第一端子電連接至高電源電勢線； 第二 P溝道晶體管，其中所述第二 P溝道晶體管的柵極端子電連接至所述反相時(shí)鐘信號線；所述第二 P溝道晶體管的第一端子電連接至所述第一 P溝道晶體管的第二端子；并且所述第二 P溝道晶體管的第二端子電連接至所述觸發(fā)器的所述第二輸入端子； 第一η溝道晶體管，其中所述第一η溝道晶體管的柵極端子電連接至所述反相時(shí)鐘信號線；所述第一 η溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第二 P溝道晶體管的所述第二端子；并且，所述第一 η溝道晶體管的第二端子電連接至低電源電勢線；以及 第二η溝道晶體管，其中所述第二η溝道晶體管的柵極端子電連接至所述使能信號線和所述第一 P溝道晶體管的所述柵極端子；所述第二 η溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子、所述第二 P溝道晶體管的所述第二端子和所述第一 η溝道晶體管的所述第一端子；并且所述第二 η溝道晶體管的第二端子電連接至所述低電源電勢線。
10.根據(jù)權(quán)利要求8的邏輯電路， 其中所述或非門包括 第一 η溝道晶體管，其中所述第一 η溝道晶體管的柵極端子和第一端子電連接至高電 源電勢線，并且所述或非門的第二端子電連接至所述觸發(fā)器的所述第二輸入端子； 第二η溝道晶體管，其中所述第二η溝道晶體管的柵極端子電連接至所述反相時(shí)鐘信號線；所述第二 η溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第一 η溝道晶體管的所述第二端子；并且，所述第二 η溝道晶體管的第二端子電連接至低電源電勢線；以及 第三η溝道晶體管，其中所述第三η溝道晶體管的柵極端子電連接至所述使能信號線；所述第三η溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子、所述第一 η溝道晶體管的所述第二端子和所述第二 η溝道晶體管的所述第一端子；并且，所述第三η溝道晶體管的第二端子電連接至所述低電源電勢線。
11.根據(jù)權(quán)利要求8的邏輯電路，其中所述觸發(fā)器是延遲型觸發(fā)器。
12.—種半導(dǎo)體裝置，包括權(quán)利要求8中描述的邏輯電路和被配置為操作所述邏輯電路的外部電路。
13.—種邏輯電路,含有第一時(shí)段和第二時(shí)段,其中，在所述第一時(shí)段，使能信號處于高電平，而在所述第二時(shí)段，所述使能信號處于低電平，所述邏輯電路包括 鎖存器，其中，所述鎖存器的第一輸入端子電連接至使能信號線，并且所述鎖存器的第二輸入端子電連接至反相時(shí)鐘信號線；以及 觸發(fā)器，其中，所述觸發(fā)器的第一輸入端子電連接至數(shù)據(jù)信號線，并且所述觸發(fā)器的第二輸入端子電連接至所述鎖存器的輸出端子， 其中，所述觸發(fā)器包括晶體管，當(dāng)在源極端子和漏極端子之間存在電勢差時(shí)，所述晶體管處于截止?fàn)顟B(tài)，以及 其中，所述晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成的，在所述氧化物半導(dǎo)體中，氫濃度為5 X IO19原子/立方厘米或更低。
14.根據(jù)權(quán)利要求13的邏輯電路， 其中所述鎖存器包括 用于鎖存的晶體管，其中，所述晶體管的柵極端子電連接至所述使能信號線，并且所述晶體管的第一端子電連接至所述反相時(shí)鐘信號線； 第一反相器，其中，所述第一反相器的輸入端子電連接至所述用于鎖存的晶體管的第二端子，并且所述第一反相器的輸出端子電連接至所述觸發(fā)器的所述第二輸入端子；以及第二反相器，其中，所述第二反相器的輸入端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第一反相器的所述輸出端子，并且所述第二反相器的輸出端子電連接至所述用于鎖存的晶體管的所述第二端子和所述第一反相器的所述輸入端子。
15.根據(jù)權(quán)利要求14的邏輯電路， 其中所述第一反相器包括 第一P溝道晶體管，其中所述第一P溝道晶體管的柵極端子電連接至所述用于鎖存的晶體管的所述第二端子；所述第一 P溝道晶體管的第一端子電連接至高電源電勢線；并且，所述第一 P溝道晶體管的第二端子電連接至所述觸發(fā)器的所述第二輸入端子；以及 第一n溝道晶體管，其中所述第一n溝道晶體管的柵極端子電連接至所述用于鎖存的晶體管的所述第二端子和所述第一 P溝道晶體管的所述柵極端子；所述第一 n溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第一 P溝道晶體管的所述第二端子；并且，所述第一n溝道晶體管的第二端子電連接至低電源電勢線，并且其中所述第二反相器包括 第二P溝道晶體管，其中所述第二P溝道晶體管的柵極端子電連接至所述觸發(fā)器的所述第二輸入端子、所述第一 P溝道晶體管的所述第二端子和所述第一 n溝道晶體管的所述第一端子；所述第二P溝道晶體管的第一端子電連接至所述高電源電勢線；并且所述第二P溝道晶體管的第二端子電連接至所述用于鎖存的晶體管的所述第二端子、所述第一 P溝道晶體管的所述柵極端子和所述第一 n溝道晶體管的所述柵極端子；以及 第二n溝道晶體管，其中所述第二n溝道晶體管的柵極端子電連接至所述觸發(fā)器的所述第二輸入端子、所述第一 P溝道晶體管的所述第二端子、所述第一 n溝道晶體管的所述第一端子和所述第二 P溝道晶體管的所述柵極端子；所述第二 n溝道晶體管的第一端子電連接至所述用于鎖存的晶體管的所述第二端子、所述第一 P溝道晶體管的所述柵極端子、所述第一n溝道晶體管的所述柵極端子和所述第二p溝道晶體管的所述第二端子；并且，所述第二n溝道晶體管的第二端子電連接至所述低電源電勢線。
16.根據(jù)權(quán)利要求14的邏輯電路， 其中所述第一反相器包括 第一n溝道晶體管，其中所述第一n溝道晶體管的柵極端子和第一端子電連接至高電源電勢線；并且，所述第一n溝道晶體管的第二端子電連接至所述觸發(fā)器的所述第二輸入端子；以及 第二n溝道晶體管，其中所述第二n溝道晶體管的柵極端子電連接至所述用于鎖存的晶體管的所述第二端子；所述第二 n溝道晶體管的第一端子電連接至所述觸發(fā)器的所述第二輸入端子和所述第一 n溝道晶體管的所述第二端子；并且，所述第二 n溝道晶體管的第二端子電連接至低電源電勢線，并且其中所述第二反相器包括 第三n溝道晶體管，其中所述第三n溝道晶體管的柵極端子和第一端子電連接至所述高電源電勢線；并且，所述第三n溝道晶體管的第二端子電連接至所述用于鎖存的晶體管的所述第二端子和所述第二 n溝道晶體管的所述柵極端子；以及 第四n溝道晶體管，其中所述第四n溝道晶體管的柵極端子電連接至所述觸發(fā)器的所述第二輸入端子、所述第一 n溝道晶體管的所述第二端子和所述第二 n溝道晶體管的所述第一端子；所述第四η溝道晶體管的第一端子電連接至所述用于鎖存的晶體管的所述第二端子、所述第二 η溝道晶體管的所述柵極端子和所述第三η溝道晶體管的所述第二端子；并且，所述第四η溝道晶體管的第二端子電連接至所述低電源電勢線。
17.根據(jù)權(quán)利要求13的邏輯電路，其中所述觸發(fā)器是延遲型觸發(fā)器。
18.一種半導(dǎo)體裝置，包括權(quán)利要求13中描述的邏輯電路和被配置為操作所述邏輯電路的外部電路。
全文摘要
在時(shí)鐘門控技術(shù)被執(zhí)行的邏輯電路中，儲用功率被降低或者故障被抑制。該邏輯電路包括晶體管，其中，在沒有供給時(shí)鐘信號的時(shí)段，當(dāng)源極端子和漏極端子之間存在電勢差時(shí)，該晶體管處于截止?fàn)顟B(tài)。該晶體管的溝道形成區(qū)是使用氧化物半導(dǎo)體形成，在該氧化物半導(dǎo)體中，氫濃度被降低。具體地，氧化物半導(dǎo)體的氫濃度為5×1019(原子/立方厘米)或更低。因此，可以減少晶體管的泄漏電流。結(jié)果，在該邏輯電路中，可以實(shí)現(xiàn)儲用功率的減少以及故障的抑制。
文檔編號H01L21/822GK102687400SQ20108004860
公開日2012年9月19日 申請日期2010年10月6日 優(yōu)先權(quán)日2009年10月30日
發(fā)明者小林英智, 鹽野入豐 申請人:株式會社半導(dǎo)體能源研究所