一種基于非邏輯的憶阻邏輯電路二叉樹(shù)扇出系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及憶阻邏輯電路，具體涉及一種可以用流水方式工作的憶阻邏輯電路扇出系統(tǒng)。
【背景技術(shù)】
[0002]2008年，第一個(gè)記憶電阻(憶阻)在惠普實(shí)驗(yàn)室被尋獲；此后又出現(xiàn)了許多憶阻器件，例如:密歇根大學(xué)Jo等人的Ag/a-Si/p-Si憶阻；NIST的Al/Ti02/Al柔性憶阻；清華大學(xué)的Cao等人基于Ag/ZnO:Mn/Pt的阻變雙穩(wěn)態(tài)現(xiàn)象制造的憶阻。
[0003]憶阻是一種邏輯計(jì)算和存儲(chǔ)機(jī)理迥異于CMOS (ComplementaryMetal-Oxi de-Semi conductor)的納米級(jí)器件，由惠普實(shí)驗(yàn)室于2008年在《nature》撰文宣布尋獲。國(guó)家自然科學(xué)基金委于2012年出版的《未來(lái)十年中國(guó)學(xué)科發(fā)展戰(zhàn)略.信息科學(xué)》中指出:憶阻將使計(jì)算機(jī)、高密度存儲(chǔ)和現(xiàn)場(chǎng)可編程門陣列等領(lǐng)域產(chǎn)生重大變革。由于具有全新的邏輯計(jì)算和存儲(chǔ)機(jī)理，針對(duì)憶阻的研究未來(lái)必將突破器件概念和理論范疇，產(chǎn)生全新的功能電路(即基于憶阻的功能電路，簡(jiǎn)稱憶阻電路)。
[0004]由于憶阻器件具有迥異于CMOS器件的工作機(jī)理，導(dǎo)致現(xiàn)有用于設(shè)計(jì)CMOS電路的設(shè)計(jì)方法未必適用與憶阻電路；因此如何充分發(fā)揮憶阻器件優(yōu)勢(shì)，設(shè)計(jì)邏輯電路是業(yè)界研究的熱點(diǎn)?；趹涀铇?gòu)建邏輯電路的可行性由惠普實(shí)驗(yàn)室于2010年在《nature》撰文證明可行。這是由于惠普實(shí)驗(yàn)室在該文中基于憶阻設(shè)計(jì)了一個(gè)NAND門，而通過(guò)NAND門可以實(shí)現(xiàn)任何邏輯電路；此后:2011年，Shin等人提出基于憶阻的N0R門；2012年，國(guó)防科學(xué)技術(shù)大學(xué)張娜等人提出基于憶阻的AND門；2012年，西南大學(xué)段書凱等人提出基于憶阻的二值存儲(chǔ)電路；2013年，Shin等人提出基于憶阻的信號(hào)乘電路；2013年，國(guó)防科學(xué)技術(shù)大學(xué)zhu等人提出基于憶阻的內(nèi)存復(fù)制電路。
[0005]憶阻邏輯電路必然涉及扇出，而且一個(gè)具有實(shí)用價(jià)值的扇出必須能以流水方式工作。然而，目前尚未有研究關(guān)注這兩點(diǎn)。據(jù)此，本發(fā)明以非邏輯為基礎(chǔ)提出一種流水工作的扇出憶阻邏輯電路。

【發(fā)明內(nèi)容】

[0006]令系統(tǒng)時(shí)鐘為clkO，有周期T = Ι/clkO，本發(fā)明具有以下功能:
(1)將一個(gè)憶阻器件的狀態(tài)扇出到多個(gè)憶阻器件上；
(2)憶阻邏輯電路中的每個(gè)憶阻器件均能以4T為周期流水工作。
[0007]以上功能具體實(shí)現(xiàn)為:
一種基于非邏輯的憶阻邏輯電路二叉樹(shù)扇出系統(tǒng)，其特征在于它由多個(gè)非邏輯二叉樹(shù)扇出模塊級(jí)聯(lián)構(gòu)成；除第一級(jí)外，非邏輯二叉樹(shù)扇出模塊的輸入ini連接前一級(jí)非邏輯二叉樹(shù)扇出模塊的輸出outl或out2 ;第一級(jí)非邏輯二叉樹(shù)扇出模塊的輸入ini連接需要扇出的憶阻器件或模塊。
[0008]非邏輯二叉樹(shù)扇出模塊特征在于它由CMOS (ComplementaryMetal-Oxi de-Semi conductor)開(kāi)關(guān) 1,憶阻 2, CMOS 開(kāi)關(guān) 3, CMOS 開(kāi)關(guān) 4,電阻 5,地端 6,電阻7，憶阻8和CMOS開(kāi)關(guān)9組成；CM0S開(kāi)關(guān)1的輸入端和CMOS開(kāi)關(guān)4的輸入端相連，作為非邏輯二叉樹(shù)扇出模塊輸入ini ；CM0S開(kāi)關(guān)1的控制端和CMOS開(kāi)關(guān)4的控制端相連，作為非邏輯二叉樹(shù)扇出模塊輸入in2 ;憶阻2的正極和憶阻8的正極相連，作為非邏輯二叉樹(shù)扇出模塊輸入in3 ；CM0S開(kāi)關(guān)3的控制端和CMOS開(kāi)關(guān)9的控制端相連，作為非邏輯二叉樹(shù)扇出模塊輸入in4 ;電阻5的輸出端和電阻7的輸出端接到地端6 ；CM0S開(kāi)關(guān)1的輸出端、CMOS開(kāi)關(guān)3的輸入端、憶阻2的負(fù)極和電阻5的輸入端相連；CM0S開(kāi)關(guān)4的輸出端、CMOS開(kāi)關(guān)9的輸入端、憶阻8的負(fù)極和電阻7的輸入端相連；CM0S開(kāi)關(guān)3的輸出端作為非邏輯二叉樹(shù)扇出模塊輸出outl ；CM0S開(kāi)關(guān)9的輸出端作為非邏輯二叉樹(shù)扇出模塊輸出out2。
[0009]非邏輯二叉樹(shù)扇出模塊特征在于它的輸入in2、in3和in4受時(shí)序電壓組(v4, Vi, v2)或(v2, v3, v4)驅(qū)動(dòng)；Vi 電壓的時(shí)序?yàn)?0、vcond> vclear> vset ;v2 電壓的時(shí)序?yàn)?vSf；t、^clear Λ ^setΛ ^set ?電壓的時(shí)序?yàn)?Vclear、Vset、。、Vcond ?電壓的時(shí)序?yàn)?Vset、Vset、Vset、^clear ?ΛV2> v3和v4的重復(fù)周期均為4T ；vcond是可以讀憶阻器件狀態(tài)的電壓；^w是可以將憶阻器件設(shè)定為高阻態(tài)的電壓；V%t是可以將憶阻器件設(shè)定為低阻態(tài)的電壓。
[0010]一種基于非邏輯的憶阻邏輯電路二叉樹(shù)扇出系統(tǒng)，其特征在于以流水方式工作時(shí)，相鄰兩級(jí)非邏輯二叉樹(shù)扇出模塊必須受不同時(shí)序電壓組驅(qū)動(dòng)；即當(dāng)前級(jí)非邏輯二叉樹(shù)扇出模塊為時(shí)序電壓組(ν4，ν1; ν2)，則下一級(jí)非邏輯二叉樹(shù)扇出模塊必須為時(shí)序電壓組(ν2, ν3, ν4) ο
[0011]非邏輯二叉樹(shù)扇出模塊特征，其特征在于輸出outl和輸出out2的狀態(tài)和輸入ini的狀態(tài)相反，即輸入狀態(tài)為“0”則輸出狀態(tài)為“ 1”，輸入狀態(tài)為“ 1”則輸出狀態(tài)為“0”。
【附圖說(shuō)明】
[0012]附圖1為非邏輯二叉樹(shù)扇出模塊圖。
[0013]附圖2為四扇出的基于非邏輯的憶阻邏輯電路二叉樹(shù)扇出系統(tǒng)圖。
[0014]具體實(shí)施方法
[0015]上述功能實(shí)現(xiàn)的技術(shù)方案結(jié)合附圖進(jìn)行進(jìn)一步的描述如下:
[0016]本發(fā)明涉及憶阻邏輯電路扇出系統(tǒng)，是一種將一個(gè)憶阻狀態(tài)扇出到多個(gè)憶阻的系統(tǒng)。本發(fā)明一種基于非邏輯的憶阻邏輯電路二叉樹(shù)扇出系統(tǒng)由多個(gè)非邏輯二叉樹(shù)扇出模塊級(jí)聯(lián)構(gòu)成；除第一級(jí)外，非邏輯二叉樹(shù)扇出模塊的輸入ini連接前一級(jí)非邏輯二叉樹(shù)扇出模塊的輸出outl或out2 ;第一級(jí)非邏輯二叉樹(shù)扇出模塊的輸入ini連接需要扇出的憶阻器件或模塊。
[0017]圖1所示的非邏輯二叉樹(shù)扇出模塊由CMOS開(kāi)關(guān)1，憶阻2，CM0S開(kāi)關(guān)3，CM0S開(kāi)關(guān)4，電阻5，地端6，電阻7，憶阻8和CMOS開(kāi)關(guān)9組成；CM0S開(kāi)關(guān)1的輸入端和CMOS開(kāi)關(guān)4的輸入端相連，作為非邏輯二叉樹(shù)扇出模塊輸入ini ；CM0S開(kāi)關(guān)1的控制端和CMOS開(kāi)關(guān)4的控制端相連，作為非邏