用于讀取非易失性存儲元件的位線電流跳變點(diǎn)調(diào)制的制作方法
【專利說明】
【背景技術(shù)】
[0001]半導(dǎo)體存儲器件已經(jīng)變得更加廣泛地用在各種電子裝置中。例如，非易失性半導(dǎo)體存儲器被用在手機(jī)、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置及其他裝置。電可擦可編程只讀存儲器(EEPROM)和閃速存儲器在最受歡迎的非易失性半導(dǎo)體存儲器之中。
[0002]EEPROM和閃速存儲器二者均利用浮置柵，其中，浮置柵位于半導(dǎo)體襯底中的溝道區(qū)上方并且與該溝道區(qū)絕緣。浮置柵位于源極區(qū)與漏極區(qū)之間?？刂茤旁O(shè)置在浮置柵上方并且與該浮置柵絕緣。晶體管的閾值電壓由浮置柵上所保持的電荷量來控制。即，在晶體管導(dǎo)通以允許在晶體管的源極與漏極之間傳導(dǎo)之前必須施加于控制柵的電壓的最小量由浮置柵上的電荷水平來控制。
[0003]當(dāng)對EEPROM或閃速存儲器件編程時(shí)，通常將編程電壓施加于控制柵并且將位線接地。來自溝道的電子被注入到浮置柵中。當(dāng)電子在浮置柵中累積時(shí)，浮置柵變得帶負(fù)電荷并且存儲單元的閾值電壓升高，使得存儲單元處于編程狀態(tài)。關(guān)于編程的更多信息可以在名為“Source Side Self Boosting Technique For Non-Volatile Memory”的美國專利6, 859, 397 和名為 “Detecting Over Programmed Memory” 的美國專利 6, 917, 542 中找到，上述兩個(gè)專利的全部內(nèi)容通過引用合并到本文中。
[0004]一些EEPROM和閃速存儲器件具有用于存儲兩個(gè)范圍的電荷的浮置柵，因此，可以在兩個(gè)狀態(tài)一一對應(yīng)于數(shù)據(jù)“I”的擦除狀態(tài)以及對應(yīng)于數(shù)據(jù)“O”的編程狀態(tài)一一之間對存儲單元進(jìn)行編程/擦除。這樣的器件被稱為二進(jìn)制器件或雙態(tài)器件。
[0005]通過識別多個(gè)不同的容許閾值電壓范圍來實(shí)現(xiàn)多態(tài)閃速存儲單元。每個(gè)不同的閾值電壓范圍對應(yīng)于用于數(shù)據(jù)位集合的預(yù)定值。被編程到存儲單元中的數(shù)據(jù)與存儲單元的閾值電壓范圍之間的具體關(guān)系取決于針對存儲單元所采用的數(shù)據(jù)編碼方案。例如，美國專利第6，222，762號和美國專利申請公布第2004/0255090號描述了用于多態(tài)閃速存儲單元的各種數(shù)據(jù)編碼方案，上述文獻(xiàn)二者的全部內(nèi)容通過引用合并到本文中。
[0006]通常，將編程電壓(Vpgm)作為一連串脈沖施加于存儲單元的控制柵。脈沖的幅度隨著每個(gè)相繼脈沖以預(yù)定步長(例如，0.2v、0.3v、0.4v或其他)增加。在脈沖之間的時(shí)段內(nèi)，執(zhí)行驗(yàn)證操作。即，在每個(gè)編程脈沖之間對正被并行編程的一組存儲單元中的每個(gè)存儲單元的編程電平進(jìn)行感測，以確定編程電平是否等于或大于正被編程的存儲單元所達(dá)到的驗(yàn)證電平。對編程進(jìn)行驗(yàn)證的一種方式是在特定比較點(diǎn)處測試導(dǎo)電性。例如通過升高被驗(yàn)證是被充分編程的存儲單元的各自的位線電壓以停止針對這些存儲單元的編程處理來鎖定這些存儲單元。上述技術(shù)以及本文所描述的其他技術(shù)可以與用以防止編程干擾的各種提升技術(shù)以及本領(lǐng)域已知的各種高效驗(yàn)證技術(shù)結(jié)合使用。
[0007]隨著電路元件的尺寸變小，位線電阻會變大。較大的位線電阻會影響驗(yàn)證處理。
【附圖說明】
[0008]圖1為NAND串的俯視圖。
[0009]圖2為NAND串的等效電路圖。
[0010]圖3為非易失性存儲系統(tǒng)的框圖。
[0011]圖4為非易失性存儲系統(tǒng)的框圖。
[0012]圖5描繪出存儲單元陣列的示例性結(jié)構(gòu)。
[0013]圖6為描述用于編程的處理的一個(gè)實(shí)施例的流程圖。
[0014]圖7為描述用于將數(shù)據(jù)編程寫入存儲單元塊的處理的一個(gè)實(shí)施例的流程圖。
[0015]圖8描繪出示例閾值電壓分布集合并且描述了用于對非易失性存儲器進(jìn)行編程的處理。
[0016]圖9描繪出三個(gè)編程脈沖以及施加在編程脈沖之間的驗(yàn)證脈沖。
[0017]圖1OA至圖1OE示出各種閾值電壓分布并且描述了用于對非易失性存儲器進(jìn)行編程的處理。
[0018]圖11為描述用于對非易失性存儲器進(jìn)行編程的處理的一個(gè)實(shí)施例的流程圖。
[0019]圖12A、圖12B、圖13A和圖13B為對粗略/精細(xì)編程的一個(gè)實(shí)施例進(jìn)行描述的閾值電壓對時(shí)間的曲線圖。
[0020]圖14為存儲單元電流相對控制柵電壓的曲線圖。
[0021 ] 圖15為用于兩個(gè)存儲單元的存儲單元電流對控制柵電壓的曲線圖，其中，兩個(gè)存儲單元在距他們各自的感測電路的距離方面不同。
[0022]圖16為用于兩個(gè)存儲單元的存儲單元電流對控制柵電壓的曲線圖，其中，兩個(gè)存儲單元在閾值電壓方面不同。
[0023]圖17A至圖17B為用于四個(gè)存儲單元的存儲單元電流對控制柵電壓的曲線圖，其中，四個(gè)存儲單元在距他們各自的感測電路的距離以及閾值電壓方面不同。
[0024]圖18為示出在接近其感測電路的存儲單元的漏極電壓與遠(yuǎn)離其感測電路的存儲單元的漏極電壓之間的差異的電路示意圖。
[0025]圖19A至圖19B示出了存儲塊相對于存儲系統(tǒng)上的其他電路系統(tǒng)的示例性布置。
[0026]圖20為描繪出感測電路系統(tǒng)中的部件的一個(gè)實(shí)施例的框圖。
[0027]圖20A為描繪出用于對非易失性存儲元件進(jìn)行感測的處理的一個(gè)實(shí)施例的流程圖。
[0028]圖21為描繪出驗(yàn)證處理的一個(gè)實(shí)施例的流程圖。
[0029]圖22為描繪出驗(yàn)證處理的一個(gè)實(shí)施例的流程圖。
[0030]圖23為描繪出多階段驗(yàn)證處理的一個(gè)實(shí)施例的流程圖。
[0031]圖24為描繪出多階段驗(yàn)證處理的一個(gè)實(shí)施例的流程圖。
[0032]圖25為感測電路系統(tǒng)的一個(gè)實(shí)施例的示意圖。
[0033]圖26為描述用于對通過存儲單元的電流進(jìn)行感測的處理的一個(gè)實(shí)施例的流程圖。
[0034]圖27為描述圖25中描繪的信號的行為的時(shí)序圖。
[0035]圖28為描述用于讀取數(shù)據(jù)的處理的一個(gè)實(shí)施例的流程圖。
[0036]圖29為描述用于讀取數(shù)據(jù)的處理的一個(gè)實(shí)施例的流程圖。
[0037]圖30為描述用于執(zhí)行一個(gè)或更多個(gè)讀取操作的處理的一個(gè)實(shí)施例的流程圖。
【具體實(shí)施方式】
[0038]用于對編程進(jìn)行驗(yàn)證的一個(gè)實(shí)施例是:測試響應(yīng)于將參考信號施加于存儲單元的控制柵而通過存儲單元的電流?？梢曰诖鎯卧鄬τ诟袦y電路的位置來動(dòng)態(tài)地調(diào)節(jié)對通過存儲單元的電流的這種測試，以便考慮位線電阻的差異。例如，對通過存儲單元的電流的測試可以包括使電容器或其他電荷存儲器件通過存儲單元放電，以及動(dòng)態(tài)調(diào)節(jié)地測試可以包括改變測試時(shí)間段或與電容器相比的測試電壓。在測試中也可以使用其他變型。在一個(gè)示例性實(shí)現(xiàn)中，存儲單元距其對應(yīng)的感測放大器(sense amplifier)越遠(yuǎn)，則測試時(shí)間段越短或者所測試的電容器的電壓改變越小。
[0039]可以實(shí)現(xiàn)本文所描述的技術(shù)的非易失性存儲系統(tǒng)的一個(gè)示例為使用NAND結(jié)構(gòu)的閃速存儲系統(tǒng)，包括夾在兩個(gè)選擇柵之間的串聯(lián)布置的多個(gè)晶體管。串聯(lián)晶體管和選擇柵被稱為NAND串。圖1為示出一個(gè)NAND串的俯視圖。圖2為該NAND串的等效電路。圖1和圖2中描繪的NAND串包括夾在(漏極側(cè))選擇柵120與(源極側(cè))選擇柵122之間串聯(lián)并且夾在之間的四個(gè)晶體管100、102、104和106。選擇柵120經(jīng)由位線接觸126將NAND串連接至位線。選擇柵122將NAND串連接至源極線128。通過向選擇線S⑶施加適當(dāng)?shù)碾妷簛砜刂七x擇柵120。通過向選擇線SGS施加適當(dāng)?shù)碾妷簛砜刂七x擇柵122。晶體管100、102、104和106中的每個(gè)晶體管都具有控制柵和浮置柵。例如，晶體管100具有控制柵100CG和浮置柵100FG。晶體管102包括控制柵102CG和浮置柵102FG。晶體管104包括控制柵104CG和浮置柵104FG。晶體管106包括控制柵106CG和浮置柵106FG?？刂茤?00CG連接至字線WL3，控制柵102CG連接至字線WL2，控制柵104CG連接至字線WLl以及控制柵106CG連接至字線WLO。
[0040]注意，雖然圖1和圖2在NAND串中示出四個(gè)存儲單元，但四個(gè)存儲單元的使用僅作為示例來提供。NAND串可以具有少于四個(gè)的存儲單元或者多于四個(gè)的存儲單元。例如，一些NAND串將具有128個(gè)存儲單元或者更多。本文的討論不限于NAND串中的存儲單元的任意特定數(shù)目。一個(gè)實(shí)施例使用具有66個(gè)存儲單元的NAND串，其中，64個(gè)存儲單元用于存儲數(shù)據(jù)，而存儲單元中的兩個(gè)存儲單元由于其不存儲數(shù)據(jù)而被稱為虛擬(dummy)存儲單
J L ο
[0041]使用NAND結(jié)構(gòu)的閃速存儲系統(tǒng)的典型體系結(jié)構(gòu)將包括若干NAND串。每個(gè)NAND串通過其由選擇線SGS控制的源極選擇柵連接至公共源極線，并且通過其由選擇線SGD控制的漏極選擇柵連接至其相關(guān)聯(lián)的位線。每個(gè)位線和經(jīng)由位線接觸連接至該位線的相應(yīng)NAND串包括存儲單元陣列的列。位線由多個(gè)NAND串共享。通常，位線沿與字線垂直的方向在NAND串的頂部延伸并且連接至感測放大器。
[0042]在以下美國專利/專利申請中提供了 NAND型閃速存儲器及其操作的相關(guān)示例:美國專利第5，570，315號；美國專利第5，774，397號；美國專利第6，046，935號；美國專利第6，456，52號8 ;以及美國專利公布第號US2003/0002348，上述文獻(xiàn)的全部內(nèi)容通過引用合并到本文中。
[0043]除了 NAND閃速存儲器以外，其他類型的非易失性存儲器件也可以用于實(shí)現(xiàn)本文所描述的新技術(shù)。例如，TANOS結(jié)構(gòu)(包括在硅襯底上的TaN-Al2O3-SiN-S1d^]堆疊層)也可以與本文所描述的技術(shù)一起使用，其中，TANOS結(jié)構(gòu)基本上是使用在氮化物層(而不是浮置柵)中的電荷捕獲的存儲單元。在閃速EEPROM系統(tǒng)中有用的另一類型的存儲單元利用不導(dǎo)電的電介質(zhì)材料代替導(dǎo)電的浮置柵，從而以非易失性方式存儲電荷。在Chan等人的下述文章中描述了這樣的單元:“A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice”, IEEE Electron Device Letters, EDL-8 卷,1987 年 3 月 3 日，93-95 頁。由氧化硅、氮化硅和氧化硅(“0N0”)形成的三層電介質(zhì)夾在導(dǎo)電控制柵與存儲單元溝道上方的半導(dǎo)電襯底的表面之間。通過將電子從單元溝道注入氮化物中來對單元進(jìn)行編程，其中，在氮化物處電子被捕獲并且被存儲在有限區(qū)域中。然后，該存儲的電荷以可檢測的方式改變單元的部分溝道的閾值電壓。通過將熱空穴注入氮化物來對單元進(jìn)行擦除。同樣參見下述文獻(xiàn):Nozaki 等，“A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor DiskApplicat1n”, IEEE Journal of Solid-State Circuits, 26卷，1991 年4月 4 日，497-501頁；該文獻(xiàn)描述了在分離柵配置中的類似單元，其中，在分離柵配置中摻雜多晶硅柵在存儲單元溝道的一部分上延伸以形成單獨(dú)的選擇晶體管。
[0044]下述文獻(xiàn)描述了另一不例:由 Eitan 等，“NR0M:A Novel LocalizedTrapping, 2-Bit Nonvolatile Memory Cell，，，IEEE Electron Device Letters，21 卷，2000年11月11日，543-545頁。0N0電介質(zhì)層延伸跨越在源極擴(kuò)散與漏極擴(kuò)散之間的溝道。用于一個(gè)數(shù)據(jù)位的電荷被定位在鄰近漏極的電介質(zhì)層中，以及用于另一數(shù)據(jù)位的電荷被定位在鄰近源極的電介質(zhì)層中。美國專利第5，768，192號和美國專利第6，011，725號公開了具有夾在兩個(gè)氧化硅層之間的捕獲電介質(zhì)的非易失性存儲單元。通過分別讀取電介質(zhì)中的空間分離的電荷存儲區(qū)的二元狀態(tài)來實(shí)現(xiàn)多態(tài)數(shù)據(jù)存儲。也可以使用其他類型的非易失性存儲技術(shù)。
[0045]圖3示出具有用于并行地對一頁存儲單元(例如NAND多態(tài)閃速存儲器)進(jìn)行讀取和編程的讀/寫電路的存儲器件210。存儲器件210可以包括一個(gè)或更多個(gè)存儲管芯或芯片212。存儲管芯212包括存儲單元陣列(兩維或三維)200、控制電路系統(tǒng)220以及讀/寫電路230A和230B。在一個(gè)實(shí)施例中，在陣列的相對側(cè)以對稱的方式實(shí)現(xiàn)由各種外圍電路對存儲陣列220的訪問，使得每一側(cè)的存取線和電路系統(tǒng)的密度減半。讀/寫電路230A和230B包括多個(gè)感測塊300，多個(gè)感測塊300使得能夠并行地對一頁存儲單元進(jìn)行讀取或編程。存儲陣列200可經(jīng)由行譯碼器240A和240B通過字線并且經(jīng)由列譯碼器242A和242B通過位線進(jìn)行尋址。在典型的實(shí)施例中，控制器224與一個(gè)或更多個(gè)存儲管芯212 —樣包括在同一存儲器件210 (例如可移除存儲卡或可移除存儲包)中。命令和數(shù)據(jù)經(jīng)由線232在主機(jī)與控制器244之間傳送并且經(jīng)由線234在控制器與一個(gè)或更多個(gè)存儲管芯212之間傳送。一些存儲系統(tǒng)可以包括與控制器244通信的多個(gè)管芯212。
[0046]控制電路系統(tǒng)220與讀/寫電路230A和230B協(xié)作，以對存儲陣列220執(zhí)行存儲操作?？刂齐娐废到y(tǒng)220包括狀態(tài)機(jī)222、片上地址譯碼器224和電源控制模塊226。狀態(tài)機(jī)222提供對存儲操作的芯片級控制。片上地址譯碼器224提供由主機(jī)或存儲控制器使用的地址與由譯碼器240A、240B、242A和242B使用的硬件地址之間的地址接口。電源控制模塊226控制在存儲操作期間向字線和位線提供的電源和電壓。在一個(gè)實(shí)施例中，功率控制模塊226包括可以創(chuàng)建大于供給電壓的電壓的一個(gè)或更多個(gè)電荷栗?？刂齐娐废到y(tǒng)220、電源控制226、譯碼器224、狀態(tài)機(jī)222、譯碼器240A/B和242A/B、讀/寫電路230A/B以及控制器244可以共同地或單獨(dú)地被稱為一個(gè)或更多個(gè)管理電路。
[0047]圖4為單個(gè)感測塊300的框圖，其中，感測塊300被劃分成公共部分490和被稱為感測模塊480的核心部分。在一個(gè)實(shí)施例中，將存在用于每個(gè)位線的單獨(dú)的感測模塊480和用于一組多個(gè)感測模塊480的一個(gè)公共部分490。在一個(gè)示例中，感測塊將包括一個(gè)公共部分490和八個(gè)感測模塊480。成組的感測模塊中的每個(gè)感測模塊將經(jīng)由數(shù)據(jù)總線472與相關(guān)聯(lián)的公共部分通信。對于進(jìn)一步的細(xì)節(jié)，參考美國專利申請公布2006/0140007，該文獻(xiàn)的全部內(nèi)容通過引用合并到本文中。
[0048]感測模塊480包括感測電路系統(tǒng)470，其中，感測電路系統(tǒng)470確定所連接的位線中的傳導(dǎo)電流是在預(yù)定水平以上還是在預(yù)定水平以下。在一些實(shí)施例中，感測模塊480包括一般被稱為感測放大器的電路。感測模塊480還包括用于在所連接的位線上設(shè)置電壓條件的位線鎖存器482。例如，位線鎖存器482中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉至指定編程禁止的狀態(tài)(例如Vdd)。
[0049]公共部分490包括處理器492、一組數(shù)據(jù)鎖存器494以及耦接在數(shù)據(jù)總線420與所述一組數(shù)據(jù)鎖存器494之間的I/O接口 496。處理器492執(zhí)行計(jì)算。例如，處理器492的功能之一是確定所感測的存儲單元中存儲的數(shù)據(jù)并且將所確定的數(shù)據(jù)存儲在一組數(shù)據(jù)鎖存器中。該一組數(shù)據(jù)鎖存器494用于存儲在讀取操作期間由處理器492確定的數(shù)據(jù)位。該一組數(shù)據(jù)鎖存器494還用于存儲在編程操作期間從數(shù)據(jù)總線420導(dǎo)入的數(shù)據(jù)位。所導(dǎo)入的數(shù)據(jù)位表示寫入數(shù)據(jù)，寫入數(shù)據(jù)意味著要被編程寫入存儲器。I/O接口 496提供數(shù)據(jù)鎖存器494與數(shù)據(jù)總線420之間的接口。
[0050]在讀取或感測期間，系統(tǒng)的操作處于狀態(tài)機(jī)222的控制下，狀態(tài)機(jī)222控制向所尋址的單元供給不同的控制柵電壓。在控制柵電壓逐步通過與存儲器所支持的各種存儲狀態(tài)相對應(yīng)的各種預(yù)定義控制柵電壓(讀取參考電壓或驗(yàn)證參考電壓)時(shí)，感測模塊480可能在這些電壓之一處跳變，并且輸出將經(jīng)由總線472被從感測模塊480提供至處理器492。在該點(diǎn)處，處理器492通過考慮感測模塊的跳變事件以及關(guān)于經(jīng)由輸入線493從狀態(tài)機(jī)施加的控制柵電壓的信息來確定結(jié)果存儲狀態(tài)。然后，處理器492計(jì)算用于該存儲狀態(tài)的二進(jìn)制編碼并且將結(jié)果數(shù)據(jù)位存入數(shù)據(jù)鎖存器494中。在核心部分的另一實(shí)施例中，位線鎖存器482提供雙重用途:既作為用于鎖存感測模塊480的輸出的鎖存器，還作為如上所述的位線鎖存器。
[0051]期望的是，一些實(shí)現(xiàn)將包括多個(gè)處理器492。在一個(gè)實(shí)施例中，每個(gè)處理器492將包括輸出線(圖4中未繪出)，使得輸出線中的每個(gè)以線或(wired-OR)的方式連接在一起。在一些實(shí)施例中，在將輸出線連接至線或線之前使輸出線反相。因?yàn)榻蛹{線或線的狀態(tài)機(jī)可以確定正在被編程的所有位何時(shí)達(dá)到期望的水平，所以該配置使得能夠在編程驗(yàn)證處理期間迅速確定何時(shí)已經(jīng)完成編程。例如，當(dāng)每一位已經(jīng)達(dá)到其期望水平時(shí)，用于該位的邏輯O將被發(fā)送至線或線(或者使數(shù)據(jù)I反相)。當(dāng)所有位輸出數(shù)據(jù)O (或被反相的數(shù)據(jù)I)時(shí)，狀態(tài)機(jī)則知道要終止編程處理。在每個(gè)處理器與八個(gè)感測模塊通信的實(shí)施例中，狀態(tài)機(jī)可能(在一些實(shí)施例中)需要對線或線讀八次，或者邏輯被添加至處理器492以累積相關(guān)聯(lián)的位線的結(jié)果，使得狀態(tài)機(jī)僅需要對線或線讀一次。在一些具有許多感測模塊的實(shí)施例中，許多感測模塊的線或線可以被分組成具有N個(gè)感測模塊的集合，然后可以對所分的組進(jìn)行分組以形成二叉樹。
[0052]在編程或驗(yàn)證期間，將要被編程的數(shù)據(jù)從數(shù)據(jù)總線420存儲在一組數(shù)據(jù)鎖存器494中。在狀態(tài)機(jī)的控制下，編程操作包括:為了使得存儲單元同時(shí)被編程，而同時(shí)施加于所尋址的存儲單元的控制柵的(具有遞增幅度的)一連串編程電壓脈沖。在每個(gè)編程脈沖之后進(jìn)行驗(yàn)證處理，以確定存儲單元是否已經(jīng)被編程到期望的狀態(tài)。處理器492相對于期望的存儲狀態(tài)來監(jiān)視經(jīng)驗(yàn)證的存儲狀態(tài)。當(dāng)上述兩個(gè)狀態(tài)一致時(shí)，處理器492設(shè)置位線鎖存器482，以使得位線能夠被拉至指定編程禁止的狀態(tài)。這禁止與位線耦接的存儲單元被進(jìn)一步編程，即使存儲單元在其控制柵上經(jīng)受編程脈沖也是如此。在其他實(shí)施例中，處理器首先加載位線鎖存器482，感測電路系統(tǒng)在驗(yàn)證處理期間將位線鎖存器482設(shè)置成禁止值。
[0053]數(shù)據(jù)鎖存器堆棧494包含與感測模塊相對應(yīng)的一堆數(shù)據(jù)鎖存器。在一個(gè)實(shí)施例中，每個(gè)感測模塊480存在三個(gè)(或四個(gè)或另一數(shù)目)數(shù)據(jù)鎖存器。在一些實(shí)現(xiàn)(但不要求)中，將數(shù)據(jù)鎖存器實(shí)現(xiàn)為移位寄存器，使得存儲于其中的并行數(shù)據(jù)被轉(zhuǎn)換成用于數(shù)據(jù)總線420的串行數(shù)據(jù)，或者反之。在一個(gè)優(yōu)選實(shí)施例中，與存儲單元的讀/寫塊相對應(yīng)的所有數(shù)據(jù)鎖存器可以被鏈接在一起以形成塊移位寄存器，使得數(shù)據(jù)塊可以通過串行傳送進(jìn)行輸入或輸出。特別地，一堆讀/寫模塊被調(diào)整成使得它的一組數(shù)據(jù)鎖存器中的每個(gè)數(shù)據(jù)鎖存器將使數(shù)據(jù)依次移入或移出數(shù)據(jù)總線，就好像他們是用于整個(gè)讀/寫塊的移位寄存器的一部分。
[0054]關(guān)于非易失性存儲器件的各種實(shí)施例的結(jié)構(gòu)和/或操作的另外的信息可以在下述文獻(xiàn)中找到:(I)于2004年3月25日公布的、題目為“Non-Volatile Memory And MethodWith Reduced Source Line Bias Errors” 的美國專利申請公布第 2004/0057287 號；(2)于 2004 年 6 月 10 日公布的題目為 “Non-Volatile Memory And Method with ImprovedSensing”的美國專利申請公布第2004/0109357號；(3)美國專利申請公布第20050169082號；⑷發(fā)明人Jia