專利名稱：用于懸浮和細(xì)化納米線的無(wú)掩模制程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于半導(dǎo)體的電子器件，以及更具體而言涉及具有納米線溝道的場(chǎng)效晶體管(FET)及其制造技術(shù)。
背景技術(shù)：
具有納米線溝道的柵極全覆式(feite-All-Aroimd，GAA)場(chǎng)效晶體管(FET)的柵極長(zhǎng)度縮放(scaling)可通過(guò)減少納米線溝道直徑而達(dá)成。例如，使GAA金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)的縮放到亞20納米(nm)柵極長(zhǎng)度需要直徑低于IOnm的納米線溝道。例如，參見(jiàn) Oh 等人的文獻(xiàn)“Analytic Description of Short-Channel Effects in Fully-Depleted Double-Gate and Cylindrical,Surrounding-Gate MOSFETs，， (Electron Dev. Lett.，vol. 21，no. 9，pgs. 445-47，2000)。利用當(dāng)前光刻能力來(lái)制造該尺度的納米線會(huì)在納米線尺寸和線邊緣粗糙度(LER)上產(chǎn)生大的變化，這些變化的程度會(huì)成為納米線尺寸的重要部分，由此會(huì)導(dǎo)致溝道電勢(shì)的擾動(dòng)與散射，這將使電荷傳輸特性變差。此外，納米線直徑的變化會(huì)使FET的閾值電壓產(chǎn)生變化。在許多實(shí)例中需進(jìn)一步將納米線的尺寸降低至小于目前光刻方法所能產(chǎn)生的尺寸。一般通過(guò)熱氧化來(lái)達(dá)成納米線主體的細(xì)化，然而，納米線的氧化速率基本上比平面硅(Si)更慢，這是因?yàn)檩^小直徑的納米線的氧化速率會(huì)降低；例如參見(jiàn)Liu等人的文獻(xiàn) "Self-Limiting Oxidation for Fabricating Sub_5nm Silicon Nanowires，，(Appl. Phys. Lett.，64(11)，pgs. 1383-1385,1994)。因此，為細(xì)化納米線所需的氧化時(shí)間會(huì)導(dǎo)致源極與漏極區(qū)域中的平面化硅完全氧化。為避免源極與漏極區(qū)域的氧化，大多數(shù)方法都使用氧化阻擋掩模來(lái)保護(hù)這些區(qū)域。阻擋掩模需經(jīng)對(duì)齊并構(gòu)圖，以便使其覆蓋源極與漏極區(qū)域，而暴露出納米線。掩模中的應(yīng)力會(huì)導(dǎo)致掩模邊緣處的不均勻氧化，這會(huì)導(dǎo)致納米線的不均勻細(xì)化。鑒于上述說(shuō)明，需要一種可以良好的尺寸控制與非常低的LER來(lái)形成細(xì)納米線的技術(shù)。希望的納米線的尺寸比光刻技術(shù)所能定義的尺寸更小，因而需要納米線的細(xì)化 (thinning)。細(xì)化方法需減少納米線的直徑，而不細(xì)化納米線所接附的平面源極與漏極區(qū)域。優(yōu)選地，細(xì)化方法應(yīng)為無(wú)掩模式以求簡(jiǎn)單與成本降低，并避免在掩模邊緣處所出現(xiàn)的不均勻細(xì)化。

發(fā)明內(nèi)容
本發(fā)明提供了基于半導(dǎo)體的電子器件及其制造技術(shù)。在本發(fā)明的一個(gè)方面中，提供了一種器件，包含第一墊體；第二墊體；以及多個(gè)納米線，以形成在掩埋氧化物(BOX)層之上的絕緣體上硅(SOI)層中的梯狀配置連接所述第一墊體與所述第二墊體，所述納米線具有通過(guò)將硅從所述納米線重新分布至所述墊體而限定的一個(gè)或多個(gè)尺寸。所述器件可包含場(chǎng)效晶體管(FET)，其具有環(huán)繞納米線的柵極，其中該納米線的由該柵極所環(huán)繞的部分形成該FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區(qū)域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區(qū)域。在本發(fā)明的另一方面中，提供了一種用于制造器件的方法，其包含下列步驟在掩埋氧化物(BOX)層之上的SOI層中以梯狀配置構(gòu)圖第一墊體、第二墊體以及連接所述第一墊體與所述第二墊體多個(gè)納米線；以及在一壓力、溫度下使所述納米線和所述墊體接觸惰性氣體達(dá)一時(shí)長(zhǎng)，以便足以使硅從所述納米線遷移到所述墊體。所述納米線與墊體系于一壓力、溫度下接觸惰性氣體達(dá)一段時(shí)長(zhǎng)，其足使硅從該些納米線遷移到該些墊體。所述器件包含具有圍繞納米線形成的柵極的FET，且其中所述納米線的由所述柵極環(huán)繞的部分形成所述FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區(qū)域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區(qū)域。


圖IA至圖ID為示例根據(jù)本發(fā)明的實(shí)施例的初始基于納米線的場(chǎng)效晶體管(FET) 器件結(jié)構(gòu)的形成；圖2A至圖2E為示例根據(jù)本發(fā)明的實(shí)施例的利用退火處理來(lái)細(xì)化并重新成形納米線.
一入 ，圖3A與圖;3B為示例根據(jù)本發(fā)明的實(shí)施例的FET器件的柵極的形成；圖4A與圖4B為示例根據(jù)本發(fā)明的實(shí)施例的柵極間隔物的形成；圖5A與圖5B為根據(jù)本發(fā)明的實(shí)施例的納米線、源極與漏極外延；圖6A與圖6B為根據(jù)本發(fā)明的實(shí)施例的自對(duì)準(zhǔn)硅化物的形成；圖7A至圖7F為掃描電子顯微(SEM)圖像，其示例了根據(jù)本發(fā)明的實(shí)施例的氫(H2) 退火對(duì)硅(Si)條的影響；圖8A與圖8B為SEM圖像，其示例了根據(jù)本發(fā)明的實(shí)施例的壓退火對(duì)絕緣體上硅 (SOI)板的影響；圖9A至圖9D為SEM圖像，其示例了根據(jù)本發(fā)明的實(shí)施例的使用壓退火來(lái)重新成形Si納米線；圖IOA至圖IOH為SEM圖像，其示例了根據(jù)本發(fā)的實(shí)施例的使用壓退火來(lái)重新成形Si納米線的另一實(shí)例；圖11為根據(jù)本發(fā)明的實(shí)施例的、在氫退火之后的沿通過(guò)兩個(gè)SOI墊體的納米線的剖面的透射電子顯微(TEM)圖像，該兩SOI墊體由納米線所連接；圖12為根據(jù)本發(fā)明的實(shí)施例的未附接至SOI墊體的納米線的上下SEM圖像；圖13A與圖13B為通過(guò)根據(jù)本發(fā)明的實(shí)施例的所制造的器件所取得的TEM圖像；圖14為圖表，其示例了利用根據(jù)本發(fā)明的實(shí)施例的技術(shù)所制造的基于納米線的柵極全覆式(GAA)n型溝道場(chǎng)效晶體管(NFET)與ρ型溝道場(chǎng)效晶體管(PFET)器件的測(cè)量的電流-電壓(Id-Vg)特性；以及圖15為圖表，其示例了利用本發(fā)明的實(shí)施例的技術(shù)所制造的基于納米線的GAA器件的漏極誘導(dǎo)勢(shì)壘降低(DIBL)與器件柵極長(zhǎng)度的關(guān)系。
具體實(shí)施例方式本發(fā)明技術(shù)提供一種柵極全覆式(GAA)納米線的場(chǎng)效晶體管(FET)及其制造方法。在本文中，將參照不同圖式來(lái)示例本發(fā)明的實(shí)施例。由于本發(fā)明的實(shí)施例的圖式是為說(shuō)明而提供，故其中的結(jié)構(gòu)并非依比例繪制。本發(fā)明方法被描述為利用硅(Si)納米線與Si制程，然而本發(fā)明技術(shù)亦可以其它半導(dǎo)體材料來(lái)實(shí)施，例如鍺(Ge)或III-V半導(dǎo)體。在使用不含硅的半導(dǎo)體時(shí)，本發(fā)明的處理步驟基本上是相同的，除了所使用的特定半導(dǎo)體的生長(zhǎng)溫度與施加的摻雜物種(specific) 之外。然而以使用含硅半導(dǎo)體材料為優(yōu)選，例如硅、硅鍺(SiGe)、Si/SiGe、碳化硅(SiC)或碳化硅鍺(SiGeC)。請(qǐng)注意在本文中使用納米線的一部分作為器件溝道或主體。現(xiàn)將說(shuō)明用于制造本發(fā)明的具有納米線溝道的GAA FET的處理。特別地，圖IA至圖ID為用于示例初始FET器件結(jié)構(gòu)的形成的圖式。參照?qǐng)D1A，其為通過(guò)例如平面Al-A2(見(jiàn)圖1C，如下所述)的剖面圖，使用這樣的晶片作為初始半導(dǎo)體襯底，該晶片由硅襯底101、掩埋氧化物(BOX)層102以及絕緣體上硅(SOI)層103所組成?？墒褂美绻枳⑷胙趸?(SIMOX)或晶片接合等方法來(lái)制造該晶片。這些晶片制造技術(shù)為該領(lǐng)域技術(shù)人士所習(xí)知，因此不在本文進(jìn)一步描述。另外，可制造出本文所述的BOX上SOI配置的業(yè)界所熟知的其它 SOI襯底的替代品，且該替代品在本發(fā)明的范圍內(nèi)。在SOI層103中構(gòu)圖連接至SOI墊體106和108的納米線104而形成梯狀結(jié)構(gòu) (見(jiàn)圖1C，如下所述)。典型地，SOI層103包含膜，其厚度介于約20納米(nm)至約30納米(nm)之間。此厚度亦限定了構(gòu)圖后的(as-patterned)納米線104的厚度t尺寸。構(gòu)圖后的納米線的寬度w尺寸(見(jiàn)圖1B，如下所述)介于IOnm至約30nm之間。通過(guò)常規(guī)光刻 (例如光學(xué)式或電子束)處理與隨后的反應(yīng)性離子蝕刻(RIE)而完成納米線104和SOI墊體106、108的構(gòu)圖。這些構(gòu)圖技術(shù)為本領(lǐng)域技術(shù)人士所習(xí)知，因此本文不進(jìn)一步說(shuō)明。如上所述，用以限定納米線的典型處理技術(shù)所產(chǎn)生的不完美尺寸可為其尺寸的大部分。光致抗蝕劑的線邊緣粗糙度(LER)、線寬粗糙度(LWI )與RIE損傷都會(huì)導(dǎo)致納米線側(cè)壁的結(jié)構(gòu)變化，如下述圖ID中的LER 110所示?？赏ㄟ^(guò)蝕刻BOX層102并使BOX層102凹陷到納米線104下方來(lái)使納米線104懸浮(自BOX層釋放)。納米線104在SOI墊體106與108之間形成懸浮的橋。BOX層102 的凹陷可通過(guò)稀氫氟酸(DHF)蝕刻而達(dá)成。DHF蝕刻為各向同性。蝕刻的橫向分量底切在窄納米線下方的BOX層，然而大SOI墊體不被釋放而保持附接至BOX層102?？蛇x地，代替使用DHF蝕刻，在下述被配置為重新成形納米線的退火處理期間獲得納米線的懸浮，該退火處理同樣可使納米線與BOX層分隔。雖然SOI襯底提供了一種限定納米線且于后續(xù)通過(guò)蝕刻BOX層來(lái)懸浮納米線的簡(jiǎn)易方式，但是也可以利用其它襯底來(lái)得到懸浮的納米線結(jié)構(gòu)。例如，還可以構(gòu)圖在體Si晶片上外延生長(zhǎng)的SiGe/Si疊層來(lái)形成納米線。SiGe層可作為被底切以懸浮納米線的犧牲層 (類似于BOX層)。圖IB為示例沿構(gòu)圖后的納米線104所取的剖面圖。如圖所示，構(gòu)圖后的納米線具有矩形剖面，其需重新成形以達(dá)到所需的最終器件尺寸。圖IC為示例構(gòu)圖后的納米線與墊體的上視圖(從優(yōu)勢(shì)點(diǎn)A所見(jiàn)，見(jiàn)圖1A)。納米線與墊體形成了“梯狀”結(jié)構(gòu)。構(gòu)圖后的納米線中的一個(gè)的放大圖被示于圖ID中；S卩，如圖ID所示，用于形成納米線104(以及墊體106與108)的構(gòu)圖處理會(huì)產(chǎn)生LER 110。圖2A至圖2E為示例利用退火處理來(lái)細(xì)化并重新成形納米線的圖。在退火處理期間，SOI晶片在一溫度、壓力下接觸惰性氣體一時(shí)長(zhǎng)，以便足以使硅從納米線遷移到墊體。術(shù)語(yǔ)“惰性氣體”是指不與硅反應(yīng)的氣體。示例的惰性氣體包含氫(H2)、氙(Xe)、氦(He)等等。惰性氣體中的氧(O2)或水(H2O)的含量典型都非常小，且可利用氣體純化器來(lái)進(jìn)一步降低氧或水(達(dá)十億分之一的程度)。由于氧或水的存在一般皆視為不希望的，因此其實(shí)際上提供一種用于控制硅重新分布的速率的方法。該速率是通過(guò)與晶片接觸的惰性氣體的總壓力來(lái)加以控制。此外，在惰性氣體與氧之間的氣相反應(yīng)會(huì)影響硅重新分布的速率。下述說(shuō)明為以氫作為示例惰性氣體，然而也可類似地應(yīng)用其它的惰性氣體。參照?qǐng)D2A，其為通過(guò)例如平面B1_B2(參見(jiàn)圖2D，如下所述)的剖面圖，晶片在氫氣氣體中被退火。在進(jìn)行氫退火前不久，先蝕刻移除納米線104的側(cè)壁114(參見(jiàn)圖2E，如下所述)與墊體106及108的任何本征氧化物。在吐中進(jìn)行退火有多種目的。第一，H2退火有助于平滑納米線的側(cè)壁。第二，H2退火可使納米線104的側(cè)壁和SOI墊體106、108重新對(duì)齊于晶體平面。該晶體平面是用以解釋衍射的數(shù)學(xué)/物理概念。例如在Ashcroft與 Mermin的文獻(xiàn)“Solid State Physics”第四章(1976)中所描述的晶體平面，其內(nèi)容被通過(guò)引用而并入本文。第三，H2退火使納米線的剖面從矩形剖面(參見(jiàn)圖1B，如上所述)重新成形為較為圓柱形(仍有小平面(faceted))的剖面(參見(jiàn)圖2B，如下所述)。第四，壓退火可細(xì)化納米線主體(通過(guò)使硅從納米線主體重新分布至SOI墊體，即，硅在H2退火期間從納米線遷移至墊體(參見(jiàn)圖2C，如下所述))。因此，在進(jìn)行H2退火后，納米線將會(huì)比墊體更細(xì)(例如比較圖IA與圖2A)。根據(jù)示例性實(shí)施例，惰性氣體退火為以氣體壓力約30托耳(torr)至約1000托耳間、溫度為約600攝氏度(V )至約1100攝氏度之間進(jìn)行約1分鐘至約120分鐘。一般而言，硅重新分布的速率會(huì)隨溫度而上升，而隨壓力增加而降低。如上所述，取代使用DHF蝕刻，還可在退火期間得到納米線的懸浮，這是因?yàn)榧{米線剖面的重新成形以及硅遷移至SOI 墊體會(huì)使納米線從BOX層釋放/分離。硅的重新分布/遷移實(shí)現(xiàn)了用以細(xì)化納米線的選擇性無(wú)掩模制程。通過(guò)連接墊體，硅從納米線的高曲率表面遷移到平坦的SOI墊體，其作為硅匯點(diǎn)(sink)。如上所述，納米線尺寸的減少通常由熱氧化達(dá)成。然而，該直徑范圍的納米線的氧化速率系基本上比平面硅更慢，需要阻擋掩模來(lái)保護(hù)源極與漏極墊體。而該掩模導(dǎo)致在掩模邊緣處的不均勻氧化(例如因應(yīng)力的緣故)。因此，本發(fā)明方法較為簡(jiǎn)易且可避免因掩模所產(chǎn)生的所有問(wèn)題。圖2B為示例沿重新成形/細(xì)化的納米線104中的一個(gè)所切割的剖面圖。如圖2B 所示，納米線104現(xiàn)具有較為圓柱形(仍有小平面)的剖面形狀。圖2C為示例納米線104 中的一個(gè)與墊體108之間的結(jié)的放大圖。如圖2C所示，H2退火使硅從納米線104(在這里也稱為“納米線主體”，以區(qū)別納米線與墊體)遷移至SOI墊體106與108，其有效地使硅從納米線104重新分布到墊體106與108。該遷移導(dǎo)致墊體上(即在納米線與墊體的接合位置處)的硅“堆積” 112。圖2C中的硅“堆積” 112為可通過(guò)使退火條件最佳化而被最小化或消除。圖2D為示例重新成形/細(xì)化的納米線與墊體的上視圖(從優(yōu)勢(shì)點(diǎn)B，見(jiàn)圖2A)的圖。相較于圖IC所示的納米線，圖2D中所示的納米線被細(xì)化，即具有較小的尺寸，例如較小的寬度與較小的厚度t，未示于圖中)。圖2E為示例重新成形/細(xì)化的納米線中的一個(gè)的放大圖的圖。如圖2E所示，H2退火平滑了納米線的側(cè)壁114，消除了上述LER問(wèn)題。圖3A與圖;3B為示例了器件的柵極的形成的圖。參照?qǐng)D3A，其為沿例如平面 Cl-C2(參見(jiàn)圖3B，如下所述)的剖面圖，納米線104和墊體106及108被涂布有柵極電介質(zhì)116。柵極電介質(zhì)116可包含二氧化硅(SiO2)、氮氧化硅(SiON)、二氧化鉿(HfO2)或任何其它適當(dāng)?shù)母逰電介質(zhì)，且可利用化學(xué)氣相沉積(CVD)、原子層沉積(ALD)、或在S^2與 SiON情況下的氧化爐而沉積于墊體106/108上方并環(huán)繞納米線104。接著在襯底上均厚(blanket)沉積柵極導(dǎo)體，并施以光刻蝕刻以形成柵極118。例如，為制造多晶Si柵極，首先在器件上方均厚沉積多晶Si膜。利用光刻與選擇性RIE (例如基于溴化氫(HBr)的化學(xué)物質(zhì))，多晶Si膜為相對(duì)于柵極電介質(zhì)116而被選擇性蝕刻(除了其受硬掩模120阻擋的部分外)。RIE處理一般包括兩種相態(tài)。在第一相態(tài)中，蝕刻是方向性(各向異性)的，以得到柵極線路的直線輪廓。在第二相態(tài)中，蝕刻為各向同性的(例如通過(guò)降低RIE偏置)，且柵極線路被側(cè)面修整至足以清除柵極118外部區(qū)域中的納米線下方的柵極材料(標(biāo)示為“清除的柵極材料”)。在此處所呈現(xiàn)的器件優(yōu)選地GAA FET，因此如圖3A所示，柵極118環(huán)繞納米線104。圖;3B為示例覆蓋SOI墊體106與108且環(huán)繞納米線104的柵極電介質(zhì)116的上視圖(從優(yōu)勢(shì)點(diǎn)C，參見(jiàn)圖3A)。硬掩模120被示為在柵極118上方(從此視圖無(wú)法看見(jiàn)柵極，因其被掩模擋住)。圖4A與圖4B為示例柵極間隔物的形成的圖。參照?qǐng)D4A，其為沿例如平面 Dl-D2(參見(jiàn)圖4B，如下所述)所切割的剖面圖，包含絕緣氮化物、氧化物、氮氧化物或其多層的間隔物122被通過(guò)沉積與蝕刻而形成在與柵極118的側(cè)壁相鄰處。間隔物材料保留在納米線的非選通(non-gated)部分下方。圖4B為說(shuō)明形成于柵極118的相對(duì)側(cè)上的間隔物122的上視圖(從優(yōu)勢(shì)點(diǎn)D，見(jiàn)圖4A)。圖5A與圖5B為示例納米線、源極與漏極外延的圖。參照?qǐng)D5A，其系沿例如平面 El-E2(參見(jiàn)圖5B，如下所述)的剖面圖，暴露的柵極電介質(zhì)116被剝離，且使用選擇性外延來(lái)增厚未被柵極/間隔物覆蓋的部分納米線104與SOI墊體106及108。外延可將納米線融合為連續(xù)的硅塊(參見(jiàn)圖5B，如下所述)，所產(chǎn)生的外延層IM可具有Si或Si合金(例如 SiGe) 0生長(zhǎng)方法可包括超高真空化學(xué)氣相沉積(UHV-CVD)、快速熱化學(xué)氣相沉積(RT-CVD) 與ALD。典型的硅前驅(qū)物包括，但不限于，二氯硅烷(SiH2Cl2)、用于SiGe生長(zhǎng)的硅烷(SiH4)、 氫氯酸(HCl)、四氯化硅(SiCl4)和鍺烷(GeH4)的混合物。該生長(zhǎng)是選擇性的，因?yàn)楣璧某练e只會(huì)發(fā)生在Si表面上，而不會(huì)發(fā)生在電介質(zhì)(例如氧化物與硅氮化物)表面上。選擇性硅外延典型需要約800°C的生長(zhǎng)溫度，而在使用較低生長(zhǎng)溫度時(shí)可通過(guò)對(duì)外延薄膜添加Ge 來(lái)保持選擇性。由于純Ge生長(zhǎng)的緣故，生長(zhǎng)溫度可低達(dá)300°C。在非常細(xì)的納米線的情況下，SiGe的低溫生長(zhǎng)有利于避免聚集。接著使用自對(duì)準(zhǔn)離子注入來(lái)?yè)诫s源極與漏極區(qū)域。對(duì)于η型摻雜而言，通常使用磷(P)與砷(As)；而在ρ型摻雜上則一般是使用硼(B)與銦(In)。快速熱退火(RTA)用以活化摻質(zhì)與退火移除注入損傷。在處理中的此時(shí)，器件的不同區(qū)域變得明顯。即，柵極118 所環(huán)繞的納米線104的部分成為器件的溝道區(qū)域，而SOI墊體106與108以及從與墊體相鄰的柵極延伸出去且暴露并例如通過(guò)外延而融合)的納米線的部分則成為器件的源極與漏極區(qū)域。圖5B為示例覆蓋器件的源極與漏極區(qū)域的外延層124的上視圖(從優(yōu)勢(shì)點(diǎn)E，參見(jiàn)圖5A)。如圖5B所示，外延可將納米線融合為連續(xù)的Si塊。圖6A與圖6B為示例自對(duì)準(zhǔn)硅化物的形成的圖。參照?qǐng)D6A，其為沿如平面 Fl-F2(見(jiàn)圖6B，如下所述)的剖面圖，自對(duì)準(zhǔn)硅化物126被形成在源極與漏極區(qū)域之上(在使用多晶Si柵極的情形中，也形成在柵極上)。更具體而言，在器件之上均厚沉積金屬，如鎳(Ni)、鉬(Pt)、鈷(Co)和/或鈦(Ti)。該組件經(jīng)退火以使金屬與源極、漏極和柵極區(qū)域上暴露的硅反應(yīng)。在非硅表面上的金屬(例如在間隔物122之上的金屬)保持為未反應(yīng)。 然后使用選擇性蝕刻來(lái)移除未反應(yīng)的金屬，留下在源極、漏極與柵極區(qū)域表面上的硅化物 126。例如，在使用鎳的情況下，較低電阻率的硅化物相態(tài)是鎳硅(NiSi)。NiSi相態(tài)形成在約420°C的退火溫度，而用以移除未反應(yīng)的金屬的蝕刻化學(xué)物為10 1的過(guò)氧化氫硫酸 (H2O2 H2SO4),其在65 °C下進(jìn)行10分鐘。圖6B為器件的源極、漏極與柵極區(qū)域之上的自對(duì)準(zhǔn)硅化物126的上視圖(從優(yōu)勢(shì)點(diǎn)F，參見(jiàn)圖6A)。如圖6B所示，已從間隔物122移除了未反應(yīng)的金屬，如上所述?，F(xiàn)將呈現(xiàn)使用H2退火作為重新成形納米線的工具的實(shí)驗(yàn)示例。圖7A至圖7F為掃描電子顯微鏡(SEM)圖像，其說(shuō)明TH2退火對(duì)于硅條(Sibar)的影響。在該實(shí)例中，硅條被用于模擬氫退火對(duì)納米線的影響。參照?qǐng)D7A(其為通過(guò)構(gòu)圖(在BOX層之上具有SOI層的晶片的)S0I膜所制成的硅條的側(cè)面SEM圖像)與圖7B(其為上視的SEM圖像)，蝕刻后的硅條具有矩形剖面且呈現(xiàn)出因光致抗蝕劑修整而產(chǎn)生的顯著LER。同時(shí)參閱圖7C，其為蝕刻后的硅條的放大圖。SOI膜在DHF中被蝕刻以清除硅條上的本征氧化物。蝕刻也導(dǎo)致未受硅條掩蔽的BOX層產(chǎn)生輕微凹陷。由于蝕刻是各向同性的，同時(shí)也會(huì)稍微底切在硅條下方的BOX層。接著在H2中退火晶片，退火溫度為1000°C，H2壓力為600托耳，且退火時(shí)間為 5分鐘，溫度的上升速率為每秒50°C。圖7D是退火后的硅條的側(cè)面SEM圖像，而圖7E是其上視的SEM圖像，兩圖像都清楚顯示LER已實(shí)質(zhì)降低，而產(chǎn)生更為平滑的線邊緣。同時(shí)參閱圖7F，其為退火后的硅條的放大圖。此外，蝕刻后的矩形硅條剖面被重新成形為圓形剖面。Si的遷移速率強(qiáng)烈依賴表面曲率。較小半徑會(huì)產(chǎn)生較快的Si擴(kuò)散。例如，在矩形條的角落處具有非常小的曲率半徑。結(jié)果，H2退火會(huì)導(dǎo)致角落處倒角(較大半徑)。較長(zhǎng)的退火時(shí)間可將剖面轉(zhuǎn)變?yōu)閳A形(相較于原始的90度角，其形成曲率半徑較大的圓柱體)。 這就是氫退火處理有助于降低LER的原因。當(dāng)硅結(jié)構(gòu)變小(例如納米線)，較低的退火溫度可提供較佳的過(guò)程控制。圖8A與圖8B為說(shuō)明H2退火對(duì)SOI板的影響的SEM圖像，參照?qǐng)D8A與圖8B，圖 8A為在H中退火的50nm厚的SOI板的剖面SEM圖像，而圖8B為其側(cè)面SEM圖像。退火溫度為1000°C，氫氣壓力為600托耳，而退火時(shí)間為20分鐘。在進(jìn)行吐退火之前，晶片被在 10 1的DHF中蝕刻達(dá)60秒。蝕刻在BOX中產(chǎn)生階部(約30nm高)，其近似標(biāo)示蝕刻后的硅板的邊緣。在H2退火期間，板邊緣的硅從邊緣處回拉，留下后方的裸露氧化物平臺(tái)的條帶。在板上新形成的邊緣處的硅堆積使該處的整體SOI厚度達(dá)73nm，而在板中心處則僅為 48nm。圖9A至圖9D為用于說(shuō)明重新成形硅納米線的H2退火的SEM圖像。圖9A是臨界尺寸(CD)為40. 4士 1. Inm且LER為2. 8士0. 6nm的蝕刻后的納米線的SEM圖像，圖9B是臨界尺寸(CD)為23.7 士 0. 3nm且LER為3. 1 士 0. 3nm的蝕刻后的納米線的SEM圖像?！癈D，，為該領(lǐng)域中習(xí)知的術(shù)語(yǔ)，其系指電子器件中的最小尺寸。就基于納米線的器件而言，如此處的情形，術(shù)語(yǔ)“⑶”是指納米線寬度。LER是通過(guò)先拍攝SEM圖像，再以執(zhí)行線邊緣的空間頻譜分析的軟件對(duì)圖像進(jìn)行后處理而量得。吐退火對(duì)圖9A與圖9B的樣品的影響被分別顯示于圖9C與圖9D中。特別是，在吐退火(溫度為825°C，氫氣壓力為600托耳，退火時(shí)間為 5分鐘)的后，圖9A所示樣品的LER被降低至1. 2士0. 2nm，而圖9B所示樣品的LER被降低至1. 7士0. 5nm(分別如圖9C與圖9D所示)。請(qǐng)注意在附接有納米線的SOI墊體的邊緣處也可得到筆直且平滑的邊緣。在伴隨圖像的圖例說(shuō)明中，皆呈現(xiàn)出⑶、線寬粗糙度(LWR)、LWR’、LER與LER’值。 如上所述，⑶是納米線寬度，LWR’與LER’分別代表經(jīng)噪聲修正的LWR與LER值，其中噪聲為因圖像數(shù)字化(即具有有限數(shù)目的畫(huà)素)而產(chǎn)生。圖IOA至圖IOH為SEM圖像，其說(shuō)明用于重新成形硅納米線的H2退火的另一實(shí)例。 圖IOA為上視的SEM圖像，其顯示了(在SOI中)具有矩形剖面的蝕刻后的納米線。由光刻所定義的納米寬度為11. 6nm。圖IOB為具有7nm的寬度的蝕刻后的納米線的上視SEM圖像。圖IOB所視的樣品為用于證明本發(fā)明方法作用于亞10納米(sub-lOnm)的納米線。如圖IOC所示，其為單獨(dú)納米線的側(cè)面SEM圖像，納米線的高度(由SOI厚度所定義)為30nm。 納米線通過(guò)在DHF中進(jìn)行蝕刻而懸浮，如上所述，蝕刻通過(guò)底切SOI下方的BOX層而釋放納米線。如圖IOD所示，上視的SEM圖像涵蓋了多個(gè)納米線，SOI晶片中的殘余應(yīng)力可在懸浮納米線中產(chǎn)生些許折皺。圖IOE至圖IOH的SEM圖像說(shuō)明了 H2退火對(duì)于圖IOE至圖IOH中所呈現(xiàn)的圖IOA 至圖IOD分別所示的樣品的影響結(jié)果。在吐退火(溫度為825°C，氫氣壓力為600托耳，退火時(shí)間為5分鐘)之后，納米線呈現(xiàn)出更為筆直且更為平滑，即分別比較圖IOA至圖IOD與圖IOE至圖IOH可知。此外，每一納米線的測(cè)量寬度(即⑶)為15.3士0.411111，其為大于對(duì)應(yīng)的蝕刻后寬度11. 6士0. 3nm(參見(jiàn)圖10A)。此尺寸變化的原因在于硅的重新分布，這導(dǎo)致重新成形的納米線剖面幾乎接近圓形。納米線高度被從30nm減少至16nm(分別見(jiàn)圖IOC 與圖IOG所示)。經(jīng)過(guò)氫退火后的納米線的剖面積較小π X (16/2)2 = 201nm2, Amiw= 11.6X30 = 348nm2)，其說(shuō)明了納米線也通過(guò)氫退火而細(xì)化，這是因硅從納米線主體遷移到附接的硅SOI墊體。當(dāng)納米線尺寸較小時(shí)，硅的遷移較快，使其更易于聚集。然而如圖IOF所示，即使納米線具有蝕刻后的亞10納米寬度(圖10B)，仍可使用本發(fā)明方法。圖11為通過(guò)由H2退火后的納米線1102而連接的兩個(gè)SOI墊體1104與1106的納米線1102的剖面透射電子顯微鏡(TEM)圖像。SOI墊體1104與1106的原始(退火前)厚度約為30nm ；納米線1102的原始高度約為30nm，因?yàn)楦叨仁怯梢訰IE蝕刻SOI膜而限定。 在H2退火后，SOI墊體厚度保持固定，而納米線的高度被減至19. 7nm。納米線的高度的減少而不改變SOI墊體的厚度，這清楚證明了納米線的無(wú)掩模選擇性細(xì)化。同時(shí)，在SOI墊體邊緣處的硅堆積1108提供了硅從納米線主體遷移至SOI的證據(jù)。此外，細(xì)化是從納米線的頂和底表面開(kāi)始發(fā)生。從底納米線表面開(kāi)始的細(xì)化說(shuō)明了該處理如何使納米線自BOX懸浮。圖12為未附接至SOI墊體的納米線(標(biāo)示為NW)的上視SEM圖像，該圖像顯示用以限定納米線的原始氧化物掩模以及在氫退火后的納米線。請(qǐng)注意氧化物掩模邊緣是粗糙的，而納米線邊緣較為平滑且由氫退火予以小平面。納米線從掩模邊緣被拉回，且聚集為較寬的納米線。此處理導(dǎo)致較寬的納米線。圖13A與圖13B為通過(guò)制造的器件所取得的TEM圖像。具體而言，圖13A中的圖像顯示了沿著從源極到漏極(S&D)的納米線的剖面。用于此特定實(shí)例中的柵極電介質(zhì)為硅酸鉿(HfSixOx),而柵極為覆有多晶硅的氮化鉭(TaN)。在圖13B中的圖像顯示了沿柵極線路的納米線(NW)的剖面。請(qǐng)注意納米線主體厚度(溝道區(qū)域)比源極與漏極區(qū)域中的SOI 更薄，這是在壓退火的無(wú)掩模細(xì)化后的氧化以及另以Si外延進(jìn)行源極與漏極區(qū)域的額外增厚的結(jié)果。圖14為圖表1400，其說(shuō)明利用本發(fā)明的納米線細(xì)化/重新成形技術(shù)所制的基于納米線的GAA η型溝道場(chǎng)效晶體管(NFET)與ρ型溝道場(chǎng)效晶體管(PFET)器件的測(cè)量的漏極電流-柵極電壓(Id-Vg)特性。對(duì)于每一個(gè)器件而言，以源極漏極偏置(VDQ等于0.05 伏特(V)與1. OV來(lái)得出兩條Id-Vg曲線。在圖表1400中，χ軸代表柵極電壓(以伏特來(lái)測(cè)量)，而y軸代表漏極電流(以每微米的安培數(shù)A/μ m來(lái)測(cè)量)。PFET器件曲線被繪制于圖表1400的左半部，而NFET器件曲線系繪制于圖表1400的右半部。就PFET器件而言， 漏極誘導(dǎo)勢(shì)壘降低(DIBL)為每伏特51毫伏(51mV/V)，而亞閾值斜率(SSsat)為每十刻度 (Decade, dec) 77mV。就 NFET 器件而言，DIBL 為 46mV/V，SSsat 為 68mV/ 十刻度。接近理想 (60mV/十刻度)的S^at指出硅納米線-柵極電介質(zhì)界面具有低密度的界面陷阱，同時(shí)確認(rèn)了此處理可獲得高質(zhì)量的納米線側(cè)壁表面。圖15為圖表1500，其說(shuō)明利用本發(fā)明納米線的細(xì)化/重新成形技術(shù)所制的基于納米線的GAA器件的漏極誘導(dǎo)勢(shì)壘降低(DIBL)，其是器件組件柵極長(zhǎng)度的函數(shù)。納米線溝道直徑為約9nm。圖中也示出具有9. 2nm的極薄SOI (ETSOI)溝道厚度(Tsoi)的平面單柵極 SOI金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)的DIBL數(shù)據(jù)。在圖表1500中，χ軸為閘極長(zhǎng)度(以nm測(cè)量)，而y軸為DIBL (以mV/V測(cè)量)。如圖所示，就相似柵極長(zhǎng)度而言，GAA納米線器件呈現(xiàn)出實(shí)質(zhì)上較小的DIBL，使其適用于硅技術(shù)的未來(lái)尺度。以上說(shuō)明本發(fā)明的示范實(shí)施例，然應(yīng)了解本發(fā)明并不限于這些精確的具體實(shí)施例，該領(lǐng)域技術(shù)人士可在不背離本發(fā)明范疇下進(jìn)行其它變化與修飾。
權(quán)利要求
1.一種器件，包含第一墊體；第二墊體；以及多個(gè)納米線，以形成在掩埋氧化物(BOX)層之上的絕緣體上硅(SOI)層中的梯狀配置連接所述第一墊體與所述第二墊體，所述納米線具有通過(guò)將硅從所述納米線重新分布至所述墊體而限定的一個(gè)或多個(gè)尺寸。
2.根據(jù)權(quán)利要求1的器件，還包含環(huán)繞所述納米線的柵極。
3.根據(jù)權(quán)利要求2的器件，包含場(chǎng)效晶體管(FET)，其中所述納米線的被所述柵極環(huán)繞的部分形成所述FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區(qū)域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區(qū)域。
4.根據(jù)權(quán)利要求1的器件，其中所述納米線具有一個(gè)或多個(gè)通過(guò)將硅從所述納米線重新分布至所述墊體而限定的寬度與高度。
5.根據(jù)權(quán)利要求1的器件，其中所述納米線被至少部分地從所述BOX層釋放。
6.根據(jù)權(quán)利要求1的器件，其中所述納米線具有將硅從所述納米線重新分布至所述墊體而限定的形狀。
7.根據(jù)權(quán)利要求1的器件，其中所述納米線具有的厚度小于所述墊體的厚度。
8.根據(jù)權(quán)利要求3的器件，還包括在所述柵極與所述納米線之間的電介質(zhì)；以及與所述柵極鄰近的間隔物。
9.根據(jù)權(quán)利要求8的器件，還包含外延層，其覆蓋所述源極區(qū)域與所述漏極區(qū)域。
10.根據(jù)權(quán)利要求9的器件，其中所述外延層將所述納米線的從與所述墊體鄰近的所述柵極向外延伸的部分融合為連續(xù)硅塊。
11.根據(jù)權(quán)利要求1的器件，還包含在所述墊體與一個(gè)或多個(gè)所述納米線的接合位置處的硅堆積。
12.一種用于制造器件的方法，包含以下步驟在掩埋氧化物(BOX)層之上的SOI層中以梯狀配置構(gòu)圖第一墊體、第二墊體以及連接所述第一墊體與所述第二墊體的多個(gè)納米線；以及在一壓力、溫度下使所述納米線和所述墊體接觸惰性氣體達(dá)一時(shí)長(zhǎng)，以便足以使硅從所述納米線遷移到所述墊體。
13.根據(jù)權(quán)利要求12的方法，還包含以下步驟形成環(huán)繞所述納米線的柵極。
14.根據(jù)權(quán)利要求13的方法，其中所述器件包含F(xiàn)ET，且其中所述納米線的由所述柵極環(huán)繞的部分形成所述FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區(qū)域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區(qū)域。
15.根據(jù)權(quán)利要求12的方法，其中所述惰性氣體不與硅反應(yīng)。
16.根據(jù)權(quán)利要求12的方法，其中所述惰性氣體包含氫氣。
17.根據(jù)權(quán)利要求16的方法，其中所述納米線和所述墊體在約30托耳至約1000托耳之間的壓力下接觸氫氣。
18.根據(jù)權(quán)利要求16的方法，其中所述納米線和所述墊體在約600°C至約1100°C間的溫度下接觸氫氣。
19.根據(jù)權(quán)利要求16的方法，其中所述納米線和所述墊體接觸氫氣約1分鐘至約120 分鐘的時(shí)長(zhǎng)。
20.根據(jù)權(quán)利要求12的方法，還包含以下步驟 從所述BOX層至少部分地釋放所述些納米線。
21.根據(jù)權(quán)利要求20的方法，其中從所述BOX層釋放所述納米線的步驟包含以下步驟底切在所述納米線之下的所述BOX層。
22.根據(jù)權(quán)利要求20的方法，其中使所述納米線和墊體接觸所述惰性氣體的步驟使所述納米線從所述BOX層釋放。
23.根據(jù)權(quán)利要求14的方法，還包含以下步驟在形成所述柵極之前，用電介質(zhì)涂敷所述納米線，使得所述柵極通過(guò)所述電介質(zhì)而與所述些納米線分隔；以及形成與所述柵極鄰近的間隔物。
24.根據(jù)權(quán)利要求23的方法，還包含以下步驟 形成外延層，其覆蓋所述源極和漏極區(qū)域。
25.根據(jù)權(quán)利要求M的方法，其中所述外延層將所述納米線的從與所述墊體鄰近的所述柵極向外延伸的部分融合為連續(xù)硅塊。
全文摘要
本發(fā)明提供了基于半導(dǎo)體的電子器件及其制造技術(shù)。在本發(fā)明的一個(gè)方面中，提供了一種器件，包含第一墊體；第二墊體；以及多個(gè)納米線，以形成在掩埋氧化物(BOX)層之上的絕緣體上硅(SOI)層中的梯狀配置連接所述第一墊體與所述第二墊體，所述納米線具有通過(guò)將硅從所述納米線重新分布至所述墊體而限定的一個(gè)或多個(gè)尺寸。所述器件可包含場(chǎng)效晶體管(FET)，其具有環(huán)繞納米線的柵極，其中所述納米線的由所述柵極所環(huán)繞的部分形成所述FET的溝道，所述第一墊體和所述納米線的從與所述第一墊體鄰近的所述柵極向外延伸的部分形成所述FET的源極區(qū)域，而所述第二墊體和所述納米線的從與所述第二墊體鄰近的所述柵極向外延伸的部分形成所述FET的漏極區(qū)域。
文檔編號(hào)H01L29/78GK102301482SQ201080006114
公開(kāi)日2011年12月28日 申請(qǐng)日期2010年2月2日 優(yōu)先權(quán)日2009年2月4日
發(fā)明者G·科恩, J·W·斯雷特, S·邦薩倫提普 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司