專利名稱：垂直溝道晶體管陣列及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，且特別是涉及一種垂直溝道晶體管陣列及其制造方法。
背景技術(shù)：
隨著現(xiàn)今電腦微處理器的功能愈來愈強，軟件所進(jìn)行的程序與運算也愈來愈龐大。因此，存儲器的制作技術(shù)已成為半導(dǎo)體產(chǎn)業(yè)重要的技術(shù)之一。動態(tài)隨機存取存儲器 (Dynamic Random Access Memory, DRAM)屬于一種易失性存儲器，其是由多個存儲單元構(gòu)成。每一個存儲單元主要是由一個晶體管與一個電容器所構(gòu)成，且每一個存儲單元通過字線(Word Line, WL)與位線(Bit Line, BL)彼此電性連接。隨著科技的日新月益，在元件尺寸縮減的要求下，動態(tài)隨機存取存儲器的晶體管的溝道區(qū)長度亦會有隨之逐漸縮短的趨勢，以使元件的操作速度加快。但是，如此會造成晶體管具有嚴(yán)重的短溝道效應(yīng)(short channel effect)，以及導(dǎo)通電流(on current)下降等問題。因此，已知的一種解決方法是將水平方向的晶體管改為垂直方向的晶體管的結(jié)構(gòu)。此種動態(tài)隨機存取存儲器的結(jié)構(gòu)是將垂直式晶體管制作于溝槽中，并形成埋入式位線與埋入式字線，如美國專利US 7355230號案。然而，隨著元件尺寸的縮小，相鄰埋入式位線之間的間距亦縮小。在操作此存儲器動態(tài)隨機存取存儲器時，在埋入式位線底部以及埋入式位線末端區(qū)域容易產(chǎn)生漏電流，進(jìn)而影響元件效能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種垂直溝道晶體管陣列及其制造方法中，可以避免相鄰位線之間的漏電流產(chǎn)生，因此可以提高元件效能。本發(fā)明提出一種垂直溝道晶體管陣列，包括多個半導(dǎo)體柱、多條埋入式位線、多條位線接觸窗、多個埋入式字線與漏電流隔離結(jié)構(gòu)。多個半導(dǎo)體柱設(shè)置于半導(dǎo)體基底中，排列成行和列的陣列，各半導(dǎo)體柱構(gòu)成垂直溝道晶體管的有源區(qū)。多條埋入式位線平行設(shè)置于半導(dǎo)體基底中，在行方向延伸。多條位線接觸窗分別設(shè)置于埋入式位線的一側(cè)，埋入式位線分別經(jīng)由位線接觸窗電性連接同一行的半導(dǎo)體柱。多條埋入式字線平行設(shè)置于埋入式位線上方，在列方向延伸，且隔著柵介電層而連接同一列的半導(dǎo)體柱。漏電流隔離結(jié)構(gòu)設(shè)置于埋入式位線末端部分，以避免相鄰位線接觸窗之間產(chǎn)生漏電流。在一實施例中，上述漏電流隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。在一實施例中，上述淺溝槽隔離結(jié)構(gòu)由多個淺溝槽隔離區(qū)塊構(gòu)成。在一實施例中，上述漏電流隔離結(jié)構(gòu)為摻雜區(qū)。在一實施例中，上述各埋入式字線連接同一列的半導(dǎo)體柱的第一側(cè)面與以及第二側(cè)面，第一側(cè)面與第二側(cè)面相對。
在一實施例中，上述垂直溝道晶體管陣列還包括漏電流隔離摻雜區(qū)。漏電流隔離摻雜區(qū)設(shè)置于埋入式位線下方的半導(dǎo)體基底中，以避免相鄰位線接觸窗在埋入式位線底部產(chǎn)生漏電流。在一實施例中，上述各埋入式位線包括阻障層與導(dǎo)體層。在一實施例中，上述垂直溝道晶體管陣列還包括絕緣層。絕緣層設(shè)置于各埋入式位線與半導(dǎo)體基底之間。在一實施例中，上述位線接觸窗的材料包括金屬硅化物。本發(fā)明提出一種垂直溝道晶體管陣列的制造方法，包括下列步驟。提供半導(dǎo)體基底。于此半導(dǎo)體基底中形成多個第一溝槽，這些第一溝槽平行排列，且在行方向延伸。于第一溝槽的底部形成多條埋入式位線。于埋入式位線的一側(cè)形成多條位線接觸窗，埋入式位線分別經(jīng)由位線接觸窗電性連接半導(dǎo)體基底。于半導(dǎo)體基底中形成多個第二溝槽。第二溝槽平行排列，且在列方向延伸。第一溝槽與第二溝槽將半導(dǎo)體基底分割成多個半導(dǎo)體柱。于半導(dǎo)體柱表面形成柵介電層。于第二溝槽的底部形成多條埋入式字線。于半導(dǎo)體基底中形成漏電流隔離結(jié)構(gòu)，以避免相鄰位線接觸窗之間產(chǎn)生漏電流，漏電流隔離結(jié)構(gòu)設(shè)置于埋入式位線末端部分。在一實施例中，上述漏電流隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。上述垂直溝道晶體管陣列的制造方法中，在半導(dǎo)體基底中形成第一溝槽的步驟之前，形成漏電流隔離結(jié)構(gòu)。上述淺溝槽隔離結(jié)構(gòu)由多個淺溝槽隔離區(qū)塊構(gòu)成。在一實施例中，上述漏電流隔離結(jié)構(gòu)為摻雜區(qū)。上述垂直溝道晶體管陣列的制造方法中，在半導(dǎo)體基底中形成埋入式字線的步驟之后，形成漏電流隔離結(jié)構(gòu)。上述摻雜區(qū)的形成方法包括離子注入法。在一實施例中，上述垂直溝道晶體管陣列的制造方法，還包括于埋入式位線下方的半導(dǎo)體基底中形成漏電流隔離摻雜區(qū)，以避免相鄰位線接觸窗之間在埋入式位線底部產(chǎn)生漏電流。在一實施例中，上述垂直溝道晶體管陣列的制造方法，還包括于埋入式位線與半導(dǎo)體基底之間形成絕緣層。在一實施例中，上述于第一溝槽的底部形成埋入式位線以及于埋入式位線的一側(cè)形成位線接觸窗的步驟如下所述。于半導(dǎo)體基底上形成絕緣層。于第一溝槽中形成溝填材料層，溝填材料層的表面與第一溝槽頂部表面相距第一尺寸。于溝填材料層所暴露的該絕緣層表面形成第一襯層。移除部分溝填材料層，使溝填材料層的表面與第一溝槽頂部表面相距第二尺寸，其中第二尺寸大于第一尺寸。于溝填材料層所暴露的絕緣層與第一襯層表面形成第二襯層。移除第一溝槽的第一側(cè)的第二襯層。移除第一襯層所暴露的絕緣層。移除剩余的第二襯層。于第一溝槽中依序形成第一阻障層與第一導(dǎo)體層，第一導(dǎo)體層填滿第一溝槽。移除部分第一導(dǎo)體層與部分第一阻障層，以于第一溝槽的底部形成埋入式位線。使第一阻障層與半導(dǎo)體基底反應(yīng)，而于埋入式位線的側(cè)形成位線接觸窗。在一實施例中，上述于第二溝槽的底部形成多條埋入式字線的步驟如下。于第二溝槽中依序形成第二阻障層與第二導(dǎo)體層。移除部分第二阻障層與第二導(dǎo)體層，使第二阻障層與第二導(dǎo)體層的表面低于半導(dǎo)體基底表面。于第二溝槽側(cè)壁形成掩模層。以掩模層為掩模，移除部分第二阻障層與第二導(dǎo)體層以形成埋入式字線。
在一實施例中，上述在半導(dǎo)體基底中形成埋入式位線的步驟后，且在半導(dǎo)體基底中形成埋入式字線的步驟前，形成漏電流隔離結(jié)構(gòu)。本發(fā)明的垂直溝道晶體管陣列，由于在埋入式位線末端部分設(shè)置有漏電流隔離結(jié)構(gòu)，因此在操作垂直溝道晶體管陣列時，可以避免相鄰位線接觸窗之間產(chǎn)生漏電流。而且，由于在埋入式位線下方的半導(dǎo)體基底中設(shè)置有漏電流隔離摻雜區(qū)，因此在操作垂直溝道晶體管陣列時，可以避免相鄰位線接觸窗在埋入式位線底部產(chǎn)生漏電流。本發(fā)明的垂直溝道晶體管陣列的制造方法，由于在埋入式位線末端部分形成漏電流隔離結(jié)構(gòu)，因此在操作垂直溝道晶體管陣列時，可以避免相鄰位線接觸窗之間產(chǎn)生漏電流。漏電流隔離結(jié)構(gòu)可以為淺溝槽隔離結(jié)構(gòu)或摻雜區(qū)，因此工藝簡單，可以與一般的工藝整合在一起。而且，由于在埋入式位線下方的半導(dǎo)體基底中形成有漏電流隔離摻雜區(qū)，因此在操作垂直溝道晶體管陣列時，可以避免相鄰位線接觸窗在埋入式位線底部產(chǎn)生漏電流。本發(fā)明的垂直溝道晶體管陣列及其制造方法，可以避免相鄰位線接觸窗之間的漏電流產(chǎn)生，因此可以提高元件效能。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例， 并配合附圖，作詳細(xì)說明如下。


圖IA為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的部分透視圖。圖IB為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的俯視圖。圖IC所繪示為圖IB中沿A-A’線的剖面圖。圖ID所繪示為圖IB中沿B-B，線的剖面圖。圖IE所繪示為圖IB中沿C-C，線的剖面圖。圖IF所繪示為圖IB中沿D-D，線的剖面圖。圖2A至圖21所繪示為根據(jù)圖IB中沿A_A’線的制造流程剖面圖。圖3A至圖31所繪示為根據(jù)圖IB中沿B_B’線的制造流程剖面圖。圖4A至圖41所繪示為根據(jù)圖IB中沿C_C’線的制造流程剖面圖。圖5A至圖51所繪示為根據(jù)圖IB中沿D_D’線的制造流程剖面圖。附圖標(biāo)記說明100:半導(dǎo)體基底102:漏電流隔離摻雜區(qū)104 半導(dǎo)體柱106 埋入式位線106a、112a 導(dǎo)體層106b、112b 阻障層108 位線接觸窗110:絕緣層
112:埋入式字線
114:柵介電層
116 漏電流隔離結(jié)構(gòu)
118 電容節(jié)點
120 接觸窗
122、124 漏電流路徑
126、138、146、150 掩模層
128,148 溝槽
132 溝填材料層
134,136 襯層
140,142 開口
144、152 層間絕緣層
WU W2 尺寸
具體實施例方式本發(fā)明提出一種垂直溝道晶體管陣列，在下文中以將本發(fā)明的垂直溝道晶體管陣列用于動態(tài)隨機存取存儲器為例做說明。圖IA為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的部分透視圖。為使附圖簡化，只繪示出半導(dǎo)體柱、埋入式位線、位線接觸窗、埋入式字線、電容節(jié)點等主要構(gòu)件。圖IB為繪示本發(fā)明實施例的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的俯視圖。圖IC所繪示為圖IB中沿A-A’線的剖面圖。圖ID所繪示為圖IB中沿B-B’線的剖面圖。圖IE所繪示為圖IB中沿C-C’線的剖面圖。圖IF所繪示為圖IB中沿D-D’線的剖面圖。請參照圖IA至圖1F，本發(fā)明的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器是設(shè)置在半導(dǎo)體基底100中。半導(dǎo)體基底100例如是硅基底。垂直溝道晶體管陣列包括漏電流隔離摻雜區(qū)102、多個半導(dǎo)體柱104、多條埋入式位線106、多個位線接觸窗108、絕緣層110、多條埋入式字線112、柵介電層114、漏電流隔離結(jié)構(gòu)116。多個半導(dǎo)體柱104設(shè)置于半導(dǎo)體基底100中，排列成行和列的陣列，各半導(dǎo)體柱 104構(gòu)成垂直溝道晶體管的有源區(qū)。多條埋入式位線106，平行設(shè)置于半導(dǎo)體基底100中，在行方向(Y方向)延伸。埋入式位線106例如是由導(dǎo)體層106a與阻障層106b構(gòu)成。導(dǎo)體層106a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅酮鋁合金等。阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷 (Co)/氮化鈦(TiN)。多條位線接觸窗108分別設(shè)置于埋入式位線106的一側(cè)，埋入式位線106分別經(jīng)由位線接觸窗108電性連接同一行的半導(dǎo)體柱104。多個位線接觸窗108的材料包括金屬硅化物，例如是硅化鈦、硅化鈷等。絕緣層110設(shè)置于埋入式位線106與半導(dǎo)體基底100之間。
8
多條埋入式字線112，平行設(shè)置于埋入式位線106上方，在列方向(X方向)延伸， 且隔著柵介電層114而連接同一列的半導(dǎo)體柱104。各埋入式字線112連接同一列的半導(dǎo)體柱104的第一側(cè)面與以及第二側(cè)面，第一側(cè)面與第二側(cè)面相對。埋入式字線112例如是由導(dǎo)體層11 與阻障層112b構(gòu)成。導(dǎo)體層11 的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅酮鋁合金等。阻障層112b例如是氮化鈦(TiN)、 鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。漏電流隔離結(jié)構(gòu)116設(shè)置于埋入式位線106末端部分，以避免相鄰位線接觸窗108 之間產(chǎn)生漏電流(參照圖ic)。在本發(fā)明的實施例中，漏電流隔離結(jié)構(gòu)116例如是整塊淺溝槽隔離結(jié)構(gòu)或者是由多個淺溝槽隔離區(qū)塊構(gòu)成的淺溝槽隔離結(jié)構(gòu)。在本發(fā)明的另一實施例中，漏電流隔離結(jié)構(gòu)116例如是摻雜區(qū)。若垂直溝道晶體管為N型金屬氧化物半導(dǎo)體晶體管(NMOQ，則摻雜區(qū)的導(dǎo)電型態(tài)為P型；若垂直溝道晶體管為P型金屬氧化物半導(dǎo)體晶體管(PMOS)，則摻雜區(qū)的導(dǎo)電型態(tài)為N型。漏電流隔離摻雜區(qū)102設(shè)置于埋入式位線106下方的半導(dǎo)體基底100中，以避免相鄰位線接觸窗108在埋入式位線106底部產(chǎn)生漏電流(參照圖1D)。若垂直溝道晶體管為N型金屬氧化物半導(dǎo)體晶體管(NMOS)，則漏電流隔離摻雜區(qū)102的導(dǎo)電型態(tài)為P型；若垂直溝道晶體管為P型金屬氧化物半導(dǎo)體晶體管(NMOS)，則漏電流隔離摻雜區(qū)102的導(dǎo)電型態(tài)為N型。如圖IA所示，半導(dǎo)體柱104的一端經(jīng)由位線接觸窗108連接埋入式位線106，半導(dǎo)體柱104的另一端經(jīng)由接觸窗120連接電容節(jié)點118。請參照圖1B，在垂直溝道晶體管陣列未設(shè)置漏電流隔離結(jié)構(gòu)116的情況下，位線接觸窗108是與半導(dǎo)體基底100直接接觸。當(dāng)于一個選定的埋入式位線106施加電壓時， 從選定的埋入式位線106所連接的位線接觸窗108與相鄰的未選定的埋入式位線106所連接的位線接觸窗108之間會產(chǎn)生漏電流(圖1B、圖IC所示的漏電流路徑122)。而本發(fā)明的垂直溝道晶體管陣列，由于在埋入式位線106末端部分，設(shè)置有漏電流隔離結(jié)構(gòu)116，因此在操作垂直溝道晶體管陣列時，可以避免相鄰位線接觸窗108之間產(chǎn)生漏電流(漏電流隔離結(jié)構(gòu)116可以阻斷圖1B、圖IC所示的漏電流路徑122)。另外，在垂直溝道晶體管陣列未設(shè)置漏電流隔離摻雜區(qū)102的情況下，當(dāng)于一個選定的埋入式位線106施加電壓時，從選定的埋入式位線106所連接的位線接觸窗108與相鄰的未選定的埋入式位線106所連接的位線接觸窗108之間會產(chǎn)生漏電流(圖ID所示的漏電流路徑124)。而本發(fā)明的垂直溝道晶體管陣列，在埋入式位線106下方的半導(dǎo)體基底100中設(shè)置有漏電流隔離摻雜區(qū)102，因此在操作垂直溝道晶體管陣列時，以避免相鄰位線接觸窗108在埋入式位線106底部產(chǎn)生漏電流(漏電流隔離摻雜區(qū)102可以阻斷圖ID 所示的漏電流路徑124)。本發(fā)明的垂直溝道晶體管陣列可以避免相鄰位線接觸窗108之間的漏電流產(chǎn)生， 因此可以提高元件效能。接著說明本發(fā)明的具有垂直溝道晶體管陣列的動態(tài)隨機存取存儲器的制造方法。 圖2A至圖21所繪示為根據(jù)圖IB中沿A-A’線的制造流程剖面圖。圖3A至圖31所繪示為根據(jù)圖IB中沿B-B’線的制造流程剖面圖。圖4A至圖41所繪示為根據(jù)圖IB中沿C-C’線的制造流程剖面圖。圖5A至圖51所繪示為根據(jù)圖IB中沿D-D’線的制造流程剖面圖。
請參照圖2A至圖5A，提供半導(dǎo)體基底100。此半導(dǎo)體基底100例如是硅基底。于半導(dǎo)體基底100中形成漏電流隔離摻雜區(qū)102。漏電流隔離摻雜區(qū)102的形成方法例如是離子注入法。于半導(dǎo)體基底100中形成漏電流隔離結(jié)構(gòu)116。漏電流隔離結(jié)構(gòu)116設(shè)置于后續(xù)形成的埋入式位線的末端部分。在另一實施例中，可以在埋入式位線及埋入式字線形成之后，再形成漏電流隔離結(jié)構(gòu)116。漏電流隔離結(jié)構(gòu)116例如是淺溝槽隔離結(jié)構(gòu)。漏電流隔離結(jié)構(gòu)116也可以是摻雜區(qū)。接著，在半導(dǎo)體基底100上形成一層掩模層126。掩模層126的材料例如是氮化硅。掩模層126的形成方法例如是化學(xué)氣相沉積法。然后圖案化掩模層1 與半導(dǎo)體基底 100以形成多個溝槽128。多個溝槽1 平行設(shè)置于半導(dǎo)體基底100中，在行方向(Y方向) 延伸。然后，在半導(dǎo)體基底100上形成一層絕緣層110。絕緣層110的材料例如是氧化硅， 絕緣層110的形成方法例如是化學(xué)氣相沉積法或是熱氧化法。請參照圖2B至圖5B，在溝槽128中形成溝填材料層132。溝填材料層132的表面與溝槽1 頂部表面相距尺寸Wl。溝填材料層132的材料例如是多晶硅。溝填材料層132 的形成方法例如是先形成一層填滿溝槽128的材料層，然后進(jìn)行回蝕刻工藝，移除部分該材料層?；匚g刻工藝亦移除掩模層1 表面上的部分絕緣層110。接著，在絕緣層110表面形成襯層134。襯層134的材料與絕緣層110的材料具有不同的蝕刻選擇性。襯層134的材料例如是氮化硅，襯層134的形成方法例如是化學(xué)氣相沉積法或是氮化法。然后，進(jìn)行各向異性蝕刻工藝，而留下溝槽1 側(cè)壁上的襯層134。請參照圖2C至圖5C，移除部分溝填材料層132，使溝填材料層132的表面與溝槽頂部表面相距尺寸W2，尺寸W2大于尺寸Wl。接著，在半導(dǎo)體基底100上形成另一層襯層136。襯層136的材料與絕緣層110的材料、襯層134的材料具有不同的蝕刻選擇性。襯層136的材料例如是鈦、氮化鈦、鉭、氮化鉭和氮化鎢，形成方法例如是化學(xué)氣相沉積法或物理氣相沉積法。然后，進(jìn)行各向異性蝕刻工藝，而在溝填材料層132所暴露的絕緣層110與襯層134表面上留下襯層136。接著，在半導(dǎo)體基底100上形成一層掩模層138，以填滿溝槽128。掩模層138的材料例如為四乙氧基硅烷(TEOS)為反應(yīng)氣體，以常壓化學(xué)氣相沉積法(APCVD)所形成的 TEOS氧化硅、摻硼與磷的TEOS(BPTE0Q氧化硅、硼磷硅玻璃(BPSG)等材料。然后，圖案化掩模層138，以形成開口 140。開口 140暴露出溝槽128的一側(cè)的襯層136。圖案化掩模層 138的方法例如是光刻蝕刻法。請參照圖2D至圖5D，以掩模層138為掩模，移除溝槽128的一側(cè)的襯層136。移除襯層136的方法例如是濕式蝕刻法或干式蝕刻法。溝槽128的一側(cè)的襯層136被移除后， 暴露出襯層134以及部分絕緣層110。移除襯層134所暴露的絕緣層110，而形成暴露出半導(dǎo)體基底100的開口 142。移除絕緣層110時一并移除掩模層138，或者在移除絕緣層110 之前，先行移除掩模層138。移除絕緣層110的方法包括干式蝕刻法。請參照圖2E至圖5E，移除剩余的襯層136。移除剩余的襯層136的方法例如是濕式蝕刻法。接著，移除溝填材料層132，移除溝填材料層132的方法例如是濕式蝕刻法。然后，依序于溝槽128中形成阻障層106b與導(dǎo)體層106a，其中導(dǎo)體層106a填滿溝槽128。導(dǎo)體層106a的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅酮鋁合金等。阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)。其中，阻障層106b中的鈦(Ti)層或鈷(Co)層與半導(dǎo)體基底100產(chǎn)生反應(yīng)而形成金屬硅化物層，此金屬硅化物層即作為位線接觸窗108。埋入式位線106分別經(jīng)由位線接觸窗108電性連接半導(dǎo)體基底100。請參照圖2F至圖5F，移除部分阻障層106b與導(dǎo)體層106a，使阻障層106b與導(dǎo)體層106a表面位于半導(dǎo)體基底100表面與位線接觸窗108之間，而形成埋入式位線106。移除部分阻障層106b與導(dǎo)體層106a的方法例如是濕式蝕刻法或干式蝕刻法。然后，在半導(dǎo)體基底100上形成一層層間絕緣層144，此層間絕緣層144填滿溝槽128。然后再進(jìn)行平坦化工藝(例如化學(xué)機械拋光工藝或回蝕刻工藝)，而露出掩模層126的表面。層間絕緣層 144的材料例如為四乙氧基硅烷(TEOS)為反應(yīng)氣體，以常壓化學(xué)氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS(BPTEC^)氧化硅、硼磷硅玻璃(BPSG)、旋涂式介電材料 (spin on dielectrics, SOD)等材料。請參照圖2G至圖5G，在半導(dǎo)體基底100上形成另一層掩模層146。掩模層146的材料例如是氮化硅或TEOS氧化硅。掩模層146的形成方法例如是化學(xué)氣相沉積法。然后圖案化掩模層146、半導(dǎo)體基底100與層間絕緣層144以形成多個溝槽148。多個溝槽148平行設(shè)置于半導(dǎo)體基底100中，在列方向(X方向)延伸。多個溝槽148位于埋入式位線106 上方，且與埋入式位線106相距一距離。溝槽1 與溝槽148將半導(dǎo)體基底100分割成多個半導(dǎo)體柱。請參照圖2H至圖5H，在半導(dǎo)體基底100上形成一層?xùn)沤殡妼?14。柵介電層114 的材料例如是氧化硅，柵介電層114的形成方法例如是化學(xué)氣相沉積法或是熱氧化法。柵介電層114形成于半導(dǎo)體柱表面。然后，依序于溝槽148中形成阻障層112b與導(dǎo)體層11 ， 其中導(dǎo)體層11 填滿溝槽148。導(dǎo)體層11 的材料包括金屬材料，例如鎢、銅、鋁、銅鋁合金、硅酮鋁合金等。阻障層112b例如是氮化鈦(11吣、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。移除部分阻障層112b與導(dǎo)體層112a，使阻障層112b與導(dǎo)體層11 表面低于半導(dǎo)體基底100表面。移除部分阻障層112b與導(dǎo)體層11 的方法例如是濕式蝕刻法或干式蝕刻法。于半導(dǎo)體基底100上形成一層掩模層150后，進(jìn)行各向異性蝕刻工藝，而于溝槽148側(cè)壁留下掩模層150。掩模層150的材料例如為四乙氧基硅烷(TEOS)為反應(yīng)氣體， 以常壓化學(xué)氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTE0Q氧化硅、 硼磷硅玻璃(BPSG)等材料。。請參照圖21至圖51，以掩模層150為掩模，移除部分阻障層112b與導(dǎo)體層112a， 而在一個溝槽148中形成兩條分離的埋入式字線112。其中夾住一個半導(dǎo)體柱的兩條埋入式字線112在末端部分會相連(如圖1A、圖IB所示)，因此視為同一條埋入式字線112。于半導(dǎo)體基底100上形成一層層間絕緣層152。此層間絕緣層152填滿溝槽148。然后再進(jìn)行平坦化工藝(例如化學(xué)機械拋光工藝或回蝕刻工藝)，以移除掩模層146以及位于掩模層 146表面的部分層間絕緣層152。層間絕緣層152的材料例如為四乙氧基硅烷(TEOS)為反應(yīng)氣體，以常壓化學(xué)氣相沉積法(APCVD)所形成的TEOS氧化硅、摻硼與磷的TEOS (BPTEOS) 氧化硅、硼磷硅玻璃(BPSG)等材料。之后，依序于半導(dǎo)體基底100上形成接觸窗120以及電容節(jié)點118。在上述實施例中，以漏電流隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)為例做說明，淺溝槽隔離結(jié)構(gòu)例如是整塊淺溝槽隔離結(jié)構(gòu)或者是由多個淺溝槽隔離區(qū)塊構(gòu)成的淺溝槽隔離結(jié)構(gòu)。在本發(fā)明的另一實施例中，漏電流隔離結(jié)構(gòu)例如是摻雜區(qū)。若垂直溝道晶體管為N型金屬氧化物半導(dǎo)體晶體管(NMOS)，則摻雜區(qū)的導(dǎo)電型態(tài)為P型；若垂直溝道晶體管為P型金屬氧化物半導(dǎo)體晶體管(NM0S)，則摻雜區(qū)的導(dǎo)電型態(tài)為N型。摻雜區(qū)的形成方法包括離子注入法。在本發(fā)明中，可以在在半導(dǎo)體基底100中形成溝槽128的步驟之前，形成漏電流隔離結(jié)構(gòu)；或者在半導(dǎo)體基底100中形成埋入式位線106的步驟之后、且形成埋入式字線112的步驟之前，形成漏電流隔離結(jié)構(gòu)；或者在半導(dǎo)體基底100中形成埋入式字線112的步驟之后， 形成漏電流隔離結(jié)構(gòu)。在本發(fā)明的垂直溝道晶體管陣列的制造方法中，由于在埋入式位線末端部分形成漏電流隔離結(jié)構(gòu)，因此在操作垂直溝道晶體管陣列時，可以避免相鄰位線接觸窗之間產(chǎn)生漏電流。漏電流隔離結(jié)構(gòu)可以為淺溝槽隔離結(jié)構(gòu)或摻雜區(qū)，因此工藝簡單，可以與一般的工藝整合在一起。在本發(fā)明的垂直溝道晶體管陣列的制造方法中，由于在于埋入式位線下方的半導(dǎo)體基底中形成漏電流隔離摻雜區(qū)，以避免相鄰位線接觸窗之間在埋入式位線底部產(chǎn)生漏電流。綜上所述，在本發(fā)明的垂直溝道晶體管陣列及其制造方法中，可以避免相鄰位線接觸窗之間的漏電流產(chǎn)生，因此可以提高元件效能。雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域一般技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定為準(zhǔn)。
權(quán)利要求
1.一種垂直溝道晶體管陣列，包括多個半導(dǎo)體柱，設(shè)置于半導(dǎo)體基底中，排列成行和列的陣列，該多個半導(dǎo)體柱每個構(gòu)成垂直溝道晶體管的有源區(qū)；多條埋入式位線，平行設(shè)置于該半導(dǎo)體基底中，在行方向延伸； 多條位線接觸窗，分別設(shè)置于該多個埋入式位線的一側(cè)，該多個埋入式位線分別經(jīng)由該多個位線接觸窗電性連接同一行的該多個半導(dǎo)體柱；多條埋入式字線，平行設(shè)置于該多個埋入式位線上方，在列方向延伸，且隔著柵介電層而連接同一列的該多個半導(dǎo)體柱；以及漏電流隔離結(jié)構(gòu)，設(shè)置于該多個埋入式位線末端部分，以避免相鄰該多個位線接觸窗之間產(chǎn)生漏電流。
2.如權(quán)利要求1所述的垂直溝道晶體管陣列，其中該漏電流隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。
3.如權(quán)利要求2所述的垂直溝道晶體管陣列，其中該淺溝槽隔離結(jié)構(gòu)由多個淺溝槽隔離區(qū)塊構(gòu)成。
4.如權(quán)利要求1所述的垂直溝道晶體管陣列，其中該漏電流隔離結(jié)構(gòu)為摻雜區(qū)。
5.如權(quán)利要求1所述的垂直溝道晶體管陣列，其中該多個埋入式字線每個連接同一列的該多個半導(dǎo)體柱的第一側(cè)面與以及第二側(cè)面，該第一側(cè)面與該第二側(cè)面相對。
6.如權(quán)利要求1所述的垂直溝道晶體管陣列，還包括漏電流隔離摻雜區(qū)，設(shè)置于該多個埋入式位線下方的該半導(dǎo)體基底中，以避免相鄰該多個位線接觸窗在該多個埋入式位線底部產(chǎn)生漏電流。
7.如權(quán)利要求1所述的垂直溝道晶體管陣列，其中該多個埋入式位線每個包括阻障層與導(dǎo)體層。
8.如權(quán)利要求1所述的垂直溝道晶體管陣列，還包括絕緣層設(shè)置于該多個埋入式位線中每個與該半導(dǎo)體基底之間。
9.如權(quán)利要求1所述的垂直溝道晶體管陣列，其中該多個位線接觸窗的材料包括金屬硅化物。
10.一種垂直溝道晶體管陣列的制造方法，包括 提供半導(dǎo)體基底；于該半導(dǎo)體基底中形成多個第一溝槽，該多個第一溝槽平行排列，且在行方向延伸； 于該多個第一溝槽的底部形成多條埋入式位線；于該多個埋入式位線的一側(cè)形成多條位線接觸窗，該多個埋入式位線分別經(jīng)由該多個位線接觸窗電性連接該半導(dǎo)體基底；于該半導(dǎo)體基底中形成多個第二溝槽，該多個第二溝槽平行排列，且在列方向延伸，該多個第一溝槽與該多個第二溝槽將該半導(dǎo)體基底分割成多個半導(dǎo)體柱； 于該多個半導(dǎo)體柱表面形成柵介電層； 于該多個第二溝槽的底部形成多條埋入式字線；以及于該半導(dǎo)體基底中形成漏電流隔離結(jié)構(gòu)，以避免相鄰該多個位線接觸窗之間產(chǎn)生漏電流，該漏電流隔離結(jié)構(gòu)設(shè)置于該多個埋入式位線末端部分。
11.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，其中該漏電流隔離結(jié)構(gòu)為淺溝槽隔離結(jié)構(gòu)。
12.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，其中于該半導(dǎo)體基底中形成該多個第一溝槽的步驟之前，形成該漏電流隔離結(jié)構(gòu)。
13.如權(quán)利要求11所述的垂直溝道晶體管陣列的制造方法，其中該淺溝槽隔離結(jié)構(gòu)由多個淺溝槽隔離區(qū)塊構(gòu)成。
14.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，其中該漏電流隔離結(jié)構(gòu)為摻雜區(qū)。
15.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，其中于該半導(dǎo)體基底中形成該多個埋入式字線的步驟之后，形成該漏電流隔離結(jié)構(gòu)。
16.如權(quán)利要求14所述的垂直溝道晶體管陣列的制造方法，其中該摻雜區(qū)的形成方法包括離子注入法。
17.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，還包括于該多個埋入式位線下方的該半導(dǎo)體基底中形成漏電流隔離摻雜區(qū)，以避免相鄰該多個位線接觸窗之間在該多個埋入式位線底部產(chǎn)生漏電流。
18.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，還包括于該多個埋入式位線與該半導(dǎo)體基底之間形成絕緣層。
19.如權(quán)利要求18所述的垂直溝道晶體管陣列的制造方法，其中于該多個第一溝槽的底部形成該多個埋入式位線以及于該多個埋入式位線的一側(cè)形成該多個位線接觸窗的步驟包括于該半導(dǎo)體基底上形成該絕緣層；于該多個第一溝槽中形成溝填材料層，該溝填材料層的表面與該第一溝槽頂部表面相距第一尺寸；于該溝填材料層所暴露的該絕緣層表面形成第一襯層；移除部分該溝填材料層，使該溝填材料層的表面與該溝槽頂部表面相距第二尺寸，該第二尺寸大于該第一尺寸；于該溝填材料層所暴露的該絕緣層與該第一襯層表面形成第二襯層；移除該多個第一溝槽的第一側(cè)的該第二襯層；移除該第一襯層所暴露的該絕緣層；移除剩余的該第二襯層；于該多個第一溝槽中依序形成第一阻障層與第一導(dǎo)體層，該第一導(dǎo)體層填滿該多個第一溝槽；移除部分該第一導(dǎo)體層與部分該第一阻障層，以于該多個第一溝槽的底部形成該多個埋入式位線；以及使該第一阻障層與該半導(dǎo)體基底反應(yīng)，而于該多個埋入式位線的一側(cè)形成該多個位線接觸窗。
20.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，其中于該多個第二溝槽的底部形成多條埋入式字線的步驟包括于該多個第二溝槽中依序形成第二阻障層與第二導(dǎo)體層；移除部分該第二阻障層與該第二導(dǎo)體層，使該第二阻障層與該第二導(dǎo)體層的表面低于該半導(dǎo)體基底表面；于該多個第二溝槽側(cè)壁形成掩模層；以該掩模層為掩模，移除部分該第二阻障層與該第二導(dǎo)體層而形成該多個埋入式字線。
21.如權(quán)利要求10所述的垂直溝道晶體管陣列的制造方法，其中在該半導(dǎo)體基底中形成該多個埋入式位線的步驟后，且在該半導(dǎo)體基底中形成該多個埋入式字線的步驟前，形成該漏電流隔離結(jié)構(gòu)。
全文摘要
本發(fā)明涉及一種垂直溝道晶體管陣列及其制造方法。該垂直溝道晶體管陣列包括多條埋入式位線、多條位線接觸窗、多個埋入式字線與漏電流隔離結(jié)構(gòu)。多個半導(dǎo)體柱構(gòu)成垂直溝道晶體管的有源區(qū)。多條埋入式位線平行設(shè)置于半導(dǎo)體基底中，在行方向延伸。多條位線接觸窗分別設(shè)置于埋入式位線的一側(cè)。多個埋入式字線，平行設(shè)置于埋入式位線上方，在列方向延伸，且隔著柵介電層而連接同一列的半導(dǎo)體柱。漏電流隔離結(jié)構(gòu)設(shè)置于埋入式位線末端部分，以避免相鄰位線接觸窗之間產(chǎn)生漏電流。
文檔編號H01L21/8242GK102339831SQ20101028758
公開日2012年2月1日 申請日期2010年9月17日 優(yōu)先權(quán)日2010年7月20日
發(fā)明者小林平治, 永井享浩 申請人:力晶科技股份有限公司