專利名稱：半導體器件及使用該半導體器件的半導體集成電路的制作方法
技術領域：
本發(fā)明涉及要求高速且低功耗的半導體器件，尤其涉及適用于在便攜設備中使用 的低功率處理器用電路有效的技術。
背景技術：
近年來，對于半導體器件、特別是處理器等半導體器件，強烈要求高速化和低功耗 化。通常，高速化能夠通過降低閾值電壓來實現。作為降低閾值電壓的方法，已知有對 M0S晶體管的襯底施加電壓的方法。例如，如“A 0. 9-V, 150MHz, 10-mff, 4mm2, 2-D Discrete Cosine TransformCore Processor with Variable Threshold-Voltage (VT) Scheme，，， Journalof Solid-State Circuits, IEEE，1996 年，VOL. 31，No. 11，p. 1770-1779 所述，對 CMOS的襯底(晶片)施加電壓(參照該文獻的圖2)，改變閾值電壓，從而改變電流能力。但是，在為了高速化而降低閾值電壓時，產生如下問題漏電流增大，與此相伴地 功耗也增大了。因此，為了在高速化的同時實現低功耗，需要有在降低閾值電壓的同時抑制漏電 流增大的技術。作為提高M0S型晶體管的電流能力并同時降低漏電流的方法，有根據晶體 管的動作狀態(tài)使施加在背柵的電壓變化的技術。例如，已知有如下結構在構成液晶顯示裝 置的像素的薄膜晶體管的下層部形成用絕緣膜覆蓋的導電性的遮光層，并將其作為背柵， 通過對該背柵施加電壓，來改變薄膜晶體管的電流能力，在將信號電壓寫入像素時提高電 流能力，在寫入后抑制漏電流(參照日本特開2000-131713號公報)。或者，已知有如下方法在使用體(bulk)MOS晶體管的電路中，通過在激活 (active)時和休眠(stand by)時，控制施加在背柵的電壓，在高速化的同時實現低功耗化 (參照日本特開平10-340998號公報)。

發(fā)明內容
但是，在襯底(晶片)施加偏壓的方法，通常具有M0S晶體管的漏電流增大這樣的 問題(例如，在用CMOS構成的3GHz的PC用處理器的情況下，其漏電流每個芯片為20 30A)。即，在CMOS的各晶體管的源極和漏極端子與襯底(晶片)端子之間存在PN結。例 如在nMOS中，襯底為p型、源極為n型。為了在動作時降低閾值，在nMOS中對襯底(晶片) 施加正電壓，但由于PN結已導通，因此，能夠施加的電壓范圍存在限制。特別是當溫度變高 時該范圍就更窄了。在低功率處理器應用中，相對于源極能夠施加在襯底(晶片)上的電 壓值的界限為在室溫下為0. 5V左右，在高溫(例如80°C )下為0. 2V左右。這樣一來效 果變少，而此時由PN結引起的電流并未減小，要符合目標規(guī)格是很困難的。另外，當不僅用正電位切換，還用0V和負電壓切換的情況下，閾值電壓相對于施加在襯底上的電壓的變化 較小。由此，引起所希望的閾值電壓變化所需要的電壓振幅較大，還需要用該電壓振幅驅動 較大的電容。另一方面，還有對在襯底、源極和漏極之間不具有PN結的S0I構造的器件，使用上 述專利文獻1所示的背柵的方法。該方法需要有根據器件的動作狀態(tài)控制施加在各器件背 柵上的電壓的電路。但是，在構成系統(tǒng)的單元電路中，根據其功能高速性和低功耗化的要求 程度不同，對構成電路的所有器件均施加背柵電壓的方法，對整個系統(tǒng)的低功耗化并不有 效。另外，即使采用根據各個器件控制施加電壓的方法，也存在使電路結構變得復雜這樣的 問題。另外，在上述使用體M0S晶體管的電路中，存在還需要有用于切換施加在背柵上 的電壓的開關電路這樣的問題。因此，本發(fā)明的目的在于提供一種半導體器件，通過控制施加在M0S器件背柵上 的電壓來降低閾值電壓并抑制漏電流，從而實現高速化和低功耗化，進而，還提供一種半導 體器件，不增大控制背柵所需要的電路規(guī)模，而是使每個構成系統(tǒng)的電路適合其電路功能 地靈活使用。本發(fā)明的目的能夠通過如下的半導體器件來實現，S卩，一種半導體器件，其特征在 于，在半導體襯底上具有完全耗盡型S0I M0S晶體管，所述晶體管具有經由埋入氧化膜形 成的第一半導體層；形成在上述第一半導體層且具有上述第一半導體層厚度的源極區(qū)域和 漏極區(qū)域；被上述源極區(qū)域和漏極區(qū)域夾持地形成的溝道區(qū)域；形成在該溝道區(qū)域的第一 主面?zhèn)鹊牡谝粬艠O；由與上述埋入氧化膜下表面接觸而形成的導電層構成的第二柵極；以 及包圍上述第一半導體層周圍地形成在上述半導體襯底上的絕緣分離層，上述半導體器件 包括第一電路，由上述第一柵極與上述第二柵極電連接的第一 M0S晶體管構成；以及第二 電路，由獨立地對上述第一柵極和上述第二柵極的每一個進行電控制的第二 M0S晶體管構 成，上述第二電路的第二柵極由上述第一電路控制。S卩，在完全耗盡(FD)型的S0I構造中，使用其特征在于埋入氧化膜(BOX)層較薄 (例如30nm或30nm以下)的晶體管。由此，驅動將該BOX層作為柵極絕緣膜的背柵，能夠 動態(tài)地取得閾值較高的狀態(tài)和較低的狀態(tài)。由于有BOX層，因此，像現有例那樣的PN結不 存在，由該PN結引起的電流不流過。在本發(fā)明中，尤其在組合使用將該背柵連接在通常柵極上的M0S晶體管和獨立驅 動該背柵和通常的柵極的M0S晶體管方面，具有明顯的特征。后者的M0S晶體管在預先設 定的電路塊中，公共連接PM0S部分的背柵，同樣地，公共連接nMOS部分的背柵，按照電路塊 的激活(根據輸入信號進行邏輯動作，并輸出輸出信號的狀態(tài))分別控制該端子。前者的 M0S晶體管也用作驅動負荷較重的電路、驅動在使用后者的M0S的電路塊公共連接的背柵 的電路、以及設置在電路塊和電源之間的開關M0S。由此，能夠通過驅動背柵來提高M0S晶體管的驅動能力并實現高速性，另外，在不 對負荷進行充電或放電的狀態(tài)下，能夠通過反極性地驅動背柵，處于漏電流較小的狀態(tài)。因 此，能夠兼?zhèn)涓咚傩院偷凸β市浴８鶕景l(fā)明，能夠在抑制電路規(guī)模增大、減少半導體芯片面積增大的同時，實現低 功率處理器等半導體器件的高速化和低功耗化。


圖1是表示本發(fā)明的第一實施例的圖。圖2是表示圖1的動作例的圖。圖3A、3B是表示pMOS的剖視圖例的圖。圖4A、4B是表示nMOS的剖視圖例的圖。
圖5A、5B是表示nMOS的特性例的圖。圖6A、6B是表示連接柵極和背柵時的nMOS的特性例的圖。圖7是表示本發(fā)明的第二實施例的圖。圖8是表示電源電壓的例子的圖。圖9是表示本發(fā)明的第三實施例的圖。圖10是表示本發(fā)明的第四實施例的圖。圖11是表示本發(fā)明的第五實施例的圖。圖12A是表示本發(fā)明的CMOS的俯視圖例的圖。圖12B是在圖12A所示的A-A1-A2-B2-B1-B線的剖視圖。圖13是表示CMOS的剖視圖例的圖。圖14是表示CMOS的剖視圖例的圖。圖15是表示CMOS的剖視圖例的圖。圖16是表示本發(fā)明的第六實施例的圖。圖17是表示圖16的動作例的圖。圖18A、18B是表示柵極電極材料和柵極絕緣材料的圖。圖19是表示本發(fā)明的第七實施例的圖。圖20A、20B是表示圖19的控制例的圖。圖21A是表示檢測溫度變化和偏差，并發(fā)生對其進行修正的電壓的電路例SVC的 圖。圖21B是表示構成圖21A的一部分的VCA generator的電路例的圖。圖22是表示CMOS的剖視圖例的圖。
圖23是表示CMOS的剖視圖例的圖。圖24是表示CMOS的剖視圖例的圖。圖25是表示由4個晶體管構成的SRAM電路例的圖。圖26是表示由6個晶體管構成的SRAM電路例的圖。圖27是表示由3個晶體管構成的DRAM電路例的圖。圖28是表示由3個晶體管構成的DRAM電路例的圖。圖29是表示邏輯電路和存儲器的配置例的圖。圖30是表示邏輯電路和存儲器的配置例的圖。圖31A是表示將檢測溫度變化和偏差，并發(fā)生對其進行修正的電壓的電路SVC裝 載于多個相同芯片上的實施例的圖。圖31B是表示圖31A的SVC1的結構例的塊(block)配置圖。圖32是表示具有背柵的結構例的圖。
圖33是表示具有背柵的結構例的圖。圖34是表示PD-S0I的結構例的圖。
具體實施例方式下面，參照附圖詳細說明本發(fā)明。<實施例1>圖1是表示發(fā)明的第一實施例的圖。該電路能夠大致分成3個塊。首先，DCL是邏輯電路塊，BAC是控制該DCL的背柵 的電路，PFC是驅動通常負荷較大的輸出端子B01的電路。在DCL中，以2級反相(inverter)電路作為邏輯電路的例子，對該塊的輸入是 BI1，輸出是C01。電源電壓是VCC，接地電壓是VSC。C21和C22是反相電路，C21的輸入是 BI1，C21的輸出為C22的輸入，C22的輸出為C01。在該DCL邏輯電路塊、即該圖1所示的 例子的2級反相電路中，具有如下特征，即，構成該邏輯電路的CMOS晶體管包括能夠從外部 (從該邏輯電路塊以外)控制其背柵的晶體管。在該圖1的C21和C22中，其pMOS晶體管的 背柵被匯集為BGP，另外，nMOS晶體管的背柵被匯集為BGN。由此，將在后面闡述如下內容 能夠根據該邏輯電路塊的動作模式、動作狀態(tài)使背柵的電壓變化。通過使背柵電壓變化，能 夠在nMOS和pMOS中使其閾值電壓變化。由此，通過使在BGP和BGN發(fā)生的信號電壓變化， 從而在待機狀態(tài)下使背柵電壓變化，變成閾值電壓較高的狀態(tài)，使漏電流減少；相反地，在 動作時使背柵電壓變化，變成閾值電壓較低的狀態(tài)，導通電流增大，能夠得到較大的驅動電 流。BAC是發(fā)生該BGP和BGN的電路，在此，取為由直接連接柵極和背柵的2級反相器 構成的C1。電源電壓是VCA，接地電壓是VSA。BA1是輸入信號，通過該信號切換BGP和BGN， 由此，能夠改變DCL所包含的nMOS和pMOS的閾值電壓的狀態(tài)。PFC是用于接受邏輯電路塊DCL的輸出C01，并驅動較長的布線等負荷較重的端子 即B01的電路。在該圖1中，取為由直接連接柵極和背柵的1級反相器構成的C3，但要根據 B01的負荷大小來改變級數。電源電壓是VC0，接地電壓是VS0。在這3個部件中，電源電壓VCA、VCC、VC0的電位可以相同也可以不同。在為相同 的電位的情況下，往往要在實際的LSI芯片設計中，從與外部電源連接的焊盤(pad)對VCA、 VCC、VC0獨立地準備電源布線。VCA、VCC、VC0例如為IV。另外，VSC、VSA、VS0為接地電壓， 但也可以分別是與此不同的電壓。也能取負電壓。根據本實施例，由于能夠改變DCL中的nMOS和pMOS的閾值電壓的狀態(tài)，因此，能 夠根據DCL的動作狀態(tài)來選擇DCL中的閾值電壓。由此，在需要高速化時，能夠絕對值較低 地設定閾值電壓，在可以低速的情況下或待機狀態(tài)中，能夠較高地設定閾值電壓，將漏電流 抑制得較低。這樣就能夠實現高速化和低功率化。圖2是說明圖1的結構的動作例的圖。BA1是起動是否將DCL激活、即改變DCL狀 態(tài)的信號，BGP和BGN是由BA1發(fā)生的、控制DCL的控制信號。BI1是向邏輯電路塊DCL輸 入的輸入信號，B01是用PFC對DCL的輸出C01進行電流放大后的信號。在此，不將DCL激 活時的BA1的電壓電平是低電壓電平的VSA，將DCL激活時的BA1的電壓電平為高電壓電平 VCA。
在初始狀態(tài)下，當DCL為待機狀態(tài)時，BAl為低電壓電平即VSA。由此，在BAC中通 過2級反相器，BGP變成VCA的電壓電平，BGN變成VSA的電壓電平。由此，在DCL內pMOS、 nMOS這兩個MOS晶體管中，處于閾值電壓較高的狀態(tài)，能夠將漏電流抑制得較低。為了將DCL激活，首先，BAl從VSA的電平切換到VCA的電平。由此，在BAC中通 過2級反相器，切換BGP和BGN的信號。在控制DCL的pMOS的背柵的BGP中，從高電平VCA 切換到低電平VSA，在控制nMOS的背柵的BGN中，從低電平VSA切換到高電平VCA。由此， 在DCL內，pMOS、nMOS兩者的閾值電壓變低，處于可進行高速動作的狀態(tài)。然后，從BIl輸 入到DCL的信號成為有效的信號，響應該輸入信號，由DCL進行邏輯動作。在圖1例子中， 該邏輯動作由2級反相器完成。這是為了便于簡單地進行說明，當然也可以用NAND、N0R這 樣的其他邏輯電路組成，另外，輸入BIl也可以是多個。該邏輯動作的結果被輸出到圖1的 C01，其由輸出緩沖器即PFC提高驅動力，成為BOl的輸出。作為輸入到BAC的BAl的發(fā)生 單元，可以在圖1的塊之外做成，但也可以由圖1的電路塊的更前一級的電路塊做成；或者 準備集成了各種電路塊的電路塊并在此發(fā)生；或者設置對輸入信號BAl的狀態(tài)進行監(jiān)視的 電路，根據該信號狀態(tài)發(fā)生等。也可以從外部裝置輸入。在DCL的邏輯動作結束、并要使其不激活時，再次將BAl切換成VSA的電壓電平。 接受到該信號后BAC進行動作，BGP變成VCA，BGN變成VSA。當將該信號輸入到DCL的pMOS 和nMOS的背柵時，這些MOS晶體管的閾值電壓再次變高。由此，該DCL再次處于不激活狀 態(tài)。在本實施例中，通過進行這樣的動作，能夠實現高速性、低功率化、低漏電流化。接著，說明用于進行這樣的動作的MOS晶體管的構造例。圖3A、3B是表示pMOS的構造例的圖。圖3A表示電路圖，圖3B表示剖視圖例，并 使端子名稱相對應。在圖3B中，p-sub是基板，其端子是SB，STI是溝槽式絕緣區(qū)域(溝槽隔離(trench isolation)區(qū)域)，UTB是埋入氧化膜。UTB的厚度例如為10 20nm。在該UTB上形成有 M0S, S是源極端子，G是柵極端子，D是漏極端子，這些端子經由硅化物SC與ρ+區(qū)域(源 極)、n區(qū)域(溝道形成區(qū)域)、P+區(qū)域(漏極)連接。其厚度例如為20nm左右。在柵極的 SC和η區(qū)域之間具有氧化膜0Χ，成為所謂的MOS構造。該氧化膜有時也是氧化鉿那樣的所 謂High-k膜。柵極由硅化物構成，例如NiSi。也可以考慮其他金屬材料。在UTB下具有η 區(qū)域，該η區(qū)域與端子BG連接。由此，如電路圖3Α所示，BG以UTB為絕緣膜，以經由電容 器的形式與圖3Β的η區(qū)域連接。這成為如下構造當將該UTB選擇為第二柵極氧化膜時， 在MOS構造的背面存在第二柵極。因此，將該柵極稱作背柵。使用該構造的電路的結構例 為圖1。若預先給予P-sub的電位，使得BG連接的η區(qū)域、和ρ區(qū)域即SB連接的p-sub的 電壓差不為順時針方向，則能夠在該范圍內對BG施加電壓，并能夠改變UTB上部的MOS的 閾值。在這樣的構造中，當溝道形成區(qū)域為上述例子的20nm左右厚度時，源極和漏極所夾 持的柵極下的半導體區(qū)域(溝道區(qū)域)完全耗盡。這種在絕緣膜UTB上具有完全耗盡的溝 道區(qū)域的構造，在不限定UTB的厚度時通常稱作FD-SOI構造。圖4A、4B是表示nMOS的構造例的圖。由于與在圖3A、3B的pMOS的構造例中切換 P型和η型時共用的部分較多，因此，該部分的說明從略，但是，在UTB上構成M0S，并由硅化 物構成的柵極、由η+和硅化物構成的源極和漏極組成。在該圖4Α、4Β例子中，在BG所連接的P區(qū)域、和濃度比通常淡但同樣為P區(qū)域即p-sub (端子為SB)之間設置η區(qū)域，使得能 夠用端子TW進行控制。這是為了將BG所連接的ρ區(qū)域和相同ρ區(qū)域即p-sub電分離。BG 所連接的端子BG的電位如在圖1和圖2中說明的那樣進行變化，因而這些電位即使被施加 在BG上，也能夠從TW給予像可用PN結的逆電位實現與p-sub (SB)電分離那樣的電位。分 成圖3A、3B的pMOS和圖4A、4B的nMOS這兩個進行圖示，但實際上是在相同p_sub中形成 nMOS 禾口 pMOS。圖5A、5B和圖6A、6B表示在背柵(BG)施加電壓的情況的例子。在圖5A、5B中，圖5A是電路圖，圖5B是改變背柵BG的電壓VBGS時的漏極電流IDS 的柵極/源極間電壓VGS的依存性。當從該圖5B觀察例如柵極/源極間電壓VGS為OV的 點的電流、即截止狀態(tài)下的漏電流值時，可以清楚在BG的電壓VBGS為OV時，柵極寬度每1 微米是10,安培，而在VBGS是IV時，3位數或3位數以上較大的電流流過。另外，由于該 圖的縱軸是對數因而難以理解，但是在VGS為IV的點、即在導通電流也20%左右，VBGS為 IV時比VBGS為IV時大。這樣，在相同的柵極/源極間電壓VGS中，能夠通過改變背柵電壓 VBG取得不同的電流。由此，如在圖1、圖2說明的那樣，在電路塊DCL中，能夠根據其狀態(tài) 做出漏電流較小的狀態(tài)或者導通電流較大的狀態(tài)。在圖6A、6B中，如圖6A的電路圖所示，示出了背柵和柵極直接連接、僅用柵極G驅 動時的漏極電流IDS的柵極/源極間電壓VGS的依存性。在圖6B中，A線是此時的依存性。 B線表示圖5B的VBGS為IV時依存性的線，C線表示圖5B的VBGS為OV時依存性的線。這 樣，在VGS為0V、即截止狀態(tài)下，實現較小的漏電流，并且，在VGS為IV的狀態(tài)下實現較大的 導通電流。由此，如在圖1、圖2說明的那樣，通過用于電路塊BAC或電路塊PFC，能夠實現 高速且低功率、低漏電流。在本發(fā)明中，如圖5A、5B所示，在像圖1的DCL那樣匯集的邏輯電路獨立地控制 BG0通常，系統(tǒng)LSI是集成了多個電路塊而成的，但所有電路塊并不總是動作，在時間上、空 間上動作的部分是多個電路塊的一部分，其時時刻刻都在轉移變化。由此，僅在被激活的電 路塊為導通電流高的狀態(tài)，在未激活的多個電路塊中為截止電流極小的狀態(tài)，從而能夠實 現高速化、低功率化、低漏電流化。進而，由于背柵從該電路塊之外進行驅動，因此該電路塊 的動作持續(xù)進行，從而DCL內的各電路不會驅動背柵。由于在電路塊內部布線較短，因此， 各電路驅動的負荷大致取決于柵極電容。由此，不增加該柵極電容便很重要。另一方面，圖 1的BAC是判斷是否將DCL激活的電路，背柵必須在該電路內驅動。通常，激活以完整的時 間單位進行，因此，在其最初和最后可以由BAC驅動，另一方面，必須是在任何時候都能接 受轉移到激活狀態(tài)的信號的狀態(tài)。由此，使用控制簡單的圖6A、6B的連接方法。由于PFC要 驅動較大的負荷，因而柵極電容增加的影響變小，由此，這些電路也使用控制簡單的圖6A、 6B的方法。以上，將使用具有薄膜Box層的FD-SOI連接柵極和背柵的第一晶體管、以及在動 作時和待機時從另一端子改變背柵電壓的第二晶體管組合來使用。由此，在邏輯電路塊中， 在塊中的負荷較輕的邏輯電路使用第二晶體管，公共連接其背柵，能夠適合塊激活地對該 柵極進行控制。另外，在進行該塊激活的電路、以及電路塊的輸出部等負荷較重的邏輯電路 使用第一晶體管，能夠用其柵極輸入信號直接控制背柵。由此，能夠實現高速化和低功率 化、低漏電流化。
<實施例2>接著，如此前說明的那樣，圖1的DCL是邏輯電路塊，利用BAC在必要時被激活并 進行運算，圖7表示其他例子。在圖7中，作為DCL，示出了包括NAND電路C2和NOR電路C3的情況。同時，將 PMOS的背柵匯集為BGP，將nMOS的背柵匯集為BNG。輸入僅為來自DCL以外的BI1。但往 往也有其他輸入。另外，C2W和C3W在圖中沒有示出，但與DCL內部的其他電路的輸出連 接，該輸出信號輸入。PFC在此取為2級反相器。和圖1相同，在BAC和PFC中使用直接連 接柵極和背柵的結構。圖8表示電源電壓的例子。例子1是使用單一電源電壓的情況(按照慣例，不將 接地電壓OV納入范圍)，僅使用IV的電源電壓。S卩，VCA、VCC、VSC是IV，VSA、VSC、VS0是 0V。此時，SGP和SGN為OV或者IV的電壓。雖是這種簡單的電壓結構，但若使用本發(fā)明，如 圖5A、5B或圖6A、6B所示，能夠使閾值電壓變化，因而能夠較大地獲取動作時的導通電流， 同時將待機時的導通電流抑制得極小。如圖3A、3B和圖4A、4B所示，埋入氧化膜UTB的厚 度為10 20nm，使用完全耗盡型的SOI · MOS0另外，柵極材料例如使用NiSi。另一方面， 還能夠使導通電流更大，使截止電流更小。該情況是例子2。在此其特征在于，在圖1或圖7 的BAC電源中將VCA設為2V、將VSA設為-IV。由此，背柵的振幅變大，當例如以nMOS為例 時，在背柵施加2V而不是IV，從而導通電流增加，相反地，當在背柵施加-IV而不是OV時， 截止電流減少。雖然在此沒有示出，但圖3A、3B或圖4A、4B的TW和SB的電壓，也與之對應 地給予適當的電壓。〈實施例3>圖9示出了在DCL中使用的其他邏輯電路的例子。pc、carry、sO、si、sum是輸入 輸出信號。同時，匯集PMOS的背柵將其與BGP連接，匯集nMOS的背柵將其與BGN連接。另 外，在該實施例中，以GK表示的電路被置于部分節(jié)點。它是保持信號的閂鎖電路。該閂鎖 電路用于穩(wěn)定地保持在待機時連接的節(jié)點的信號電平。驅動能力需要較弱，以便在動作時 不妨礙實際驅動該節(jié)點的電路。<實施例4>該例子如圖10和圖11所示。作為電路為將各自的輸出與輸入連接的結構。在該 電路中，圖10的例子是將背柵連接在了電源上。即，在PMOS中與VCC連接，在nMOS中與VSC 連接。這樣連接后，如果預先使該閂鎖電路具有在激活電路塊時、在動作上不妨礙其他電路 動作的驅動能力，則即使在未激活、待機時，也與將背柵連接在SGP或SGN上的其他電路不 同，其驅動能力不會下降。進而，根據圖11所示的本實施例，能夠在待機時取得充分地保持 此時的電平的驅動能力，并且，在動作時變成不妨礙其他電路動作那樣的較小的驅動能力。 即，和此前相反，使PMOS的背柵連接到BGN JinMOS的背柵連接到BGP。這樣連接后，當例 如以nMOS為例時，由于在動作時其背柵是較低的電平，因此導通電流較小，而在待機時在 其背柵施加較高的電壓，因而導通電流較大，充分地保持其電壓電平。圖12A和圖12B是表示本發(fā)明的CMOS構造的例子的圖。圖12A是俯視圖，圖12B 是在A-A1-A2-B2-B1-B線的剖視圖。nMOS和pMOS以建立在ρ-sub上如下述說明的構造的 形式形成，兩者用開槽型絕緣區(qū)域即STI分離。首先對pMOS進行說明，埋入氧化膜UTB上 的構造與圖3所示的相同的UTB上的構造相同。在UTB下置有η區(qū)域，它成為背柵。該背柵經由η+取出到半導體表面。η+取出區(qū)域和包含UTB的pMOS部分的分離區(qū)域，是比STI 還淺的開槽型絕緣區(qū)域即SSTI。在nMOS部分，埋入氧化膜UTB上的構造與圖4所示的相同 的UTB上的構造相同。在UTB下置有ρ區(qū)域，它成為背柵。該背柵經由ρ+取出到半導體表 面。P+取出區(qū)域和包含UTB的nMOS部分的分離區(qū)域，是比STI還淺的開槽型絕緣區(qū)域即 SSTI。進而，在UTB下的ρ區(qū)域和相同的ρ型半導體即p-sub的分離區(qū)域設置η型半導體 即dn區(qū)域。該dn區(qū)域用配置在SSTI區(qū)域下的η區(qū)域和η+區(qū)域取出到半導體表面。STI 分離這樣構成的nMOS和pMOS。dn區(qū)域和pMOS的背柵區(qū)域即η區(qū)域也分離。由此，能夠根 據電路的動作狀態(tài)改變閾值電壓，能夠實現高速且低功率、低漏電流的半導體器件。圖13和圖14是表示其他構造例的圖。在此，僅表示與圖12Β的構造差異。在圖 12中通過開槽型絕緣區(qū)域STI分離nMOS和pMOS，而在圖13中，為開槽型絕緣區(qū)域僅使用 SSTI的構造。為此，在nMOS中用dn覆蓋所有背柵部分。這樣，在UTB下的區(qū)域，能夠通過 P區(qū)域即p-sub與nMOS的dn和pMOS的η區(qū)域分離。UTB和UTB上部的部分能夠通過SSTI 分離。由此，不形成STI就能夠實現本發(fā)明的構造。圖14是在形成用于nMOS的背柵區(qū)域 的P區(qū)域時，在nMOS的dn和pMOS的η區(qū)域之間形成ρ區(qū)域的例子。由此，能夠使nMOS和 pMOS更接近地配置。圖15是表示本發(fā)明的CMOS構造的其他例子的圖。這是用TB這樣的埋入氧化膜 分離背柵部分和P-sub的構造。由此，在nMOS中，在UTB下做成ρ區(qū)域的背柵，在pMOS中， 在UTB下做成η區(qū)域的背柵。nMOS的ρ區(qū)域背柵在ρ+區(qū)域取出到半導體表面，pMOS的η 區(qū)域背柵在η+區(qū)域取出到半導體表面。不需要設置η區(qū)域來分離nMOS的ρ區(qū)域背柵和 P-sub。根據本實施例，可以更接近地配置nMOS和pMOS，能夠實現面極較小的半導體器件。圖16是表示本發(fā)明的其他構造例的圖。與圖1、圖4A、4B的電路結構的差異在于， 存在多個(η個)將BAC、DCL、PFC作為一組的電路塊，匯集這些電源端子，利用在AAC所示 的開關同電源連接。其差異還在于，使用了將該AAC表示在圖3等上的構造的M0S，且連接 了柵極和背柵。根據該結構，通過連接構成AAC的柵極和背柵的M0S，能夠提供將BAC、DCL 和PFC作為一組的電路塊進行動作所需要的電流，另外，在待機時能夠為極小的漏電流。該 AAC的控制信號是DS。在該圖16中，將BAC、DCL和PFC作為一組的部分稱為BLK，它有η 個，這η個BLK與一個AAC連接，將其單位稱為AREA。將各BLK激活的信號是ABl ABn。圖17是表示圖16的方式的動作例的圖。首先，DS從高電平切換到低電平。由此， 如圖16所示，構成AAC的pMOS為導通狀態(tài)。因此，名稱為AREA的區(qū)域和電源被連接起來， 處于激活狀態(tài)。將其稱作AREA ACTIVE。在其完成后，僅對ABl到ABn內的必要部分進行 激活。在圖17中，示出了僅選擇ABl的例子。ABl從高電平變?yōu)榈碗娖?，BLKl內的DCL的 MOS的閾值電壓為較小的值，可進行高速動作。然后，輸入信號BIl的信號變?yōu)橛行?，向BOl 輸出動作結果。要使該BLK未激活，則使AB 1再次回到高電平。由此，DCL內的MOS的閾 值電壓變?yōu)檩^高的狀態(tài)，并為待機狀態(tài)(在圖17中記為BLK Stand-by)。在該狀態(tài)下漏電 流變小，但各節(jié)點的電壓信號被保持，因此，如果再次切換AB1，則能夠立刻進入到可動作的 狀態(tài)。這樣，從待機狀態(tài)、未激活狀態(tài)立即進入到動作狀態(tài)、激活狀態(tài)也是本發(fā)明的特征之 一。要使整個AREA處于待機狀態(tài)、未激活狀態(tài)，則只要再次切換DS即可。圖18A、18B表示在本發(fā)明的MOS中使用的柵極電極的材料和柵極氧化膜材料。作 為例子圖18A示出了 nMOS的構造例。如圖18B所示，作為柵極電極SC的材料例子，并不需
11要限定于圖18A所示的鎳硅化物構造，也可以選擇金屬柵極材料。該材料由作為目標的閾值 電壓的值來確定。以由該柵極材料確定的閾值為中心，用背柵進行控制。而柵極氧化膜主要 示出了被稱為Hign-k膜的材料。通常，當在柵極電極使用該圖所示的材料時，閾值電壓由這 些材料確定，可以說具有Hign-k膜從而閾值電壓的變化小，能夠引出Hign-k膜的優(yōu)點。圖19是用于說明本發(fā)明的其它實施例的圖，僅示出了 BAC和DCL的一部分。在該 實施例中其特征在于，VCA和VSA能夠根據動作溫度和制造條件來改變值。由此，如圖20A 所示，隨著溫度變高，例如使VCA更高、VSA更低，從而能夠使由溫度變化引起的DCL特性變 化變小。或者，雖然是由柵極材料粗略確定的閾值電壓，但因制造偏差該值也偏差。如20B 所示，還能夠發(fā)生消除該偏差的電壓。圖21A和圖21B表示檢測該溫度變化和偏差，并發(fā)生對其進行補正的電壓的電路 例SVC。Vth detector內部的MOS晶體管是本發(fā)明的構造的MOS晶體管，監(jiān)視流入到晶體管 的電流，在VDE發(fā)生由電阻確定的電壓。作為參考電壓，在該例子中使用帶隙發(fā)生器(band gap generator)，該發(fā)生電壓是VBG。調整Vth detector內的電阻和MOS大小，使得VDE在 VBG附近變化。如果用放大器檢測該VDE和VBG的差，則能夠發(fā)生VCA，使得不管溫度和偏 差怎樣都為恒定的電壓，根據該VCA的變化，能夠由VSA generator發(fā)生VSA。圖22表示用于實現更小面積的本發(fā)明的實施例。與圖12相比，僅說明當前的變 更點。該圖22的實施例的特征在于，在dn中做成nMOS和pMOS，在nMOS和pMOS中共用背 柵。S卩，將圖12的nMOS的背柵即ρ區(qū)域也用作pMOS的背柵。由此，在圖12中，不需要分 離nMOS和pMOS的STI。因此，在做成需要更小面積的、例如存儲器單元等時有效。圖23與圖22不同，將圖12的pMOS的背柵即η區(qū)域也用作nMOS的背柵。由于能 夠實現較小的面積，因而在做成存儲器單元等時有效。圖24是不分離nMOS的背柵即ρ區(qū)域和p-sub區(qū)域的結構。該實施例，第一，在要 照原樣使用例如現有的整體地做成設計數據或電路的資產時使用。第二，因為該結構能夠 進行pMOS的背柵控制，因而能夠用于僅在pMOS進行背柵控制即可的應用。這在存儲器單 元或通道柵極(path gate)邏輯電路等中有效。圖25 圖28表示存儲器單元的例子。圖25是由4個晶體管Trl、Tr2、Drl、Dr2構成的SRAM的例子，在存儲器單元的內 部節(jié)點即m和N2控制Trl和Tr2的背柵。B 1和B2是讀出信號的位線，Wl是字線。根據 該結構，能夠較高地設定Trl和Tr2內、所需要的一個MOS的閾值電壓，較低地設定另一個， 能夠降低該存儲器單元的電力。圖26是由6個晶體管Trl、Tr2、Ldl、Ld2、Drl、Dr2構成的SRAM的例子，為如下結 構Ldl和Drl的背柵與其柵極連接，同樣地，Ld2和Dr2的背柵與其柵極連接。根據該結 構，能夠提高該存儲器單元的穩(wěn)定度。圖27是將本發(fā)明適用于由3個晶體管構成的DRAM的實施例。在圖27中，根據M2 的柵極有無電荷來存儲信息。Ml是進行在M2的柵極積蓄或放出電荷的信息寫入的晶體管。 將Ml的柵極信號Wl稱作寫入字線，將與Ml的源極/漏極端子的另一側連接的Bl稱作寫 入位線。在M2中，根據柵極有無電荷其能流過的電流不同，但通過與該M2串聯(lián)連接的M3 有選擇地讀出該信息。將該M3的柵極信號W2稱作讀出字線，將與M3的漏極端子連接的B2 稱作寫入位線。在圖27中，連接M2的柵極和背柵。由此，在M2的柵極有電荷的狀態(tài)下，由于該電壓較高，因而M2的閾值電壓下降，并流過較大的M2的漏極電流，而在M2的柵極沒有 電荷的狀態(tài)下，由于該電壓較低，因而M2的閾值電壓上升，并僅有較小的電流流入M2。由 此，與不進行該控制的狀態(tài)相比，能夠使由信息差引起的電流差較大。圖28是其他實施例。僅說明與圖27的結構的差異。在該實施例中，除了在M2上， 還在M3上連接柵極和背柵。由此，能夠在讀出時取得更大的電流，通常，由于僅在M2的柵 極進行電荷出入，因而Ml為較小的驅動能力即可，但是為了讀出電流，M3的驅動能力需要 較大，當不使用本發(fā)明時，為了使較大的電流流過，必須使其大小變大。這將導致存儲器單 元面增大，并不理想。圖29 圖31A、31B是表示此前所述的邏輯電路方式和存儲器單元方式的組合的 實施例，表示在半導體器件的芯片上裝載怎樣的部件。在此，僅表示說明所需要的部分，當 然除此之外，根據需要還裝載有IO電路、傳感器、無線、非易失性存儲器等。在圖29中，不在邏輯電路中進行背柵控制，而是在存儲器中進行背柵控制，使用 以圖25為例的4個晶體管，并使用存儲器單元。4TrSRAM是使用該4個晶體管、并由存儲器 單元構成的存儲器部分，Logic w/o Back是邏輯電路部分。因為具有能夠使使用該結構的 剖面構造變得簡單的特征，因而成本變低。即，在存儲器部分使用圖23的構造，在邏輯電路 部分使用圖24的構造。這兩個構造為相同的工序。圖30是包括在邏輯單元進行背柵控制的方式的實施例。在存儲器部分(4TrSRAM) 上，裝載由進行背柵控制且由4個晶體管構成的存儲單元構成的存儲器，和使用以圖26為 例的6個晶體管并使用存儲器單元的存儲器部分(6TrSRAM)，在邏輯電路部分(Logic)上， 裝載以圖1為例的進行背柵控制的電路。作為高速緩沖存儲器使用該6TrSRAM，作為工作用 的存儲器(由于晶體管數是4個比6個少)，能夠使用面積較小的4TrSRAM，能夠提高整個 半導體器件的性能。通過使用該實施例，能夠以小面積、低功率裝載在此前的實施例中說明 的高速、低功率的邏輯電路和在該動作中必須的存儲器。圖31A是將檢測在圖21A說明的溫度變化和偏差、并發(fā)生對其進行補正的電壓的 電路SVC裝載在多個相同芯片上的實施例。由此，通過按在芯片上看起來均勻的區(qū)域或 電路形式設置SVC，從而能夠進行更精細的控制。在該例子中，在芯片上分成四個區(qū)域，由 SVCl 4所示的電路發(fā)生適合各部分的VCA和VSA。例如，如圖31B所示，在SVCl中發(fā)生 VCAl和VSA1，如塊配置例所示，將這些電壓提供給該區(qū)域內的BAC、DCL。圖32 圖34表示背柵控制的例子。圖32示意性地示出了在本發(fā)明中使用的構造。具有源極S、漏極D、柵極Gl以及 柵極氧化膜OX的MOS裝載在埋入氧化膜上，做成SOI結構，并以該UTB下的襯底的半導體 部分為背柵G2。在此，柵極氧化膜OX的厚度是Τ0Χ，源極S和漏極D的厚度為TSOI，埋入氧 化膜UTB的厚度為ΤΒ0Χ，而TOX在使用High-k膜時不同，在2nm或2nm以下，TSOI為20nm 左右，TBOX為10 20nm左右。圖33表示其他構造。在該構造中，用與柵極Gl同樣的導電性材料構成背柵G2。 在該構造中，需要使背柵G2和柵極Gl的位置上下不偏移，但是能夠高精度地做成背柵G2。圖34是被稱作PD-SOI的TSOI較厚的構造的例子。被稱作部分耗盡型，此時如圖 所示，對柵極下的區(qū)域給予電位的端子為G2。在源極S、柵極下的區(qū)域之間的PN結不導通 的條件下，對G2給予電位。
權利要求
一種半導體器件，包括第一電路塊，其具有包括多個第一晶體管的第一子電路塊和包括多個第二晶體管的第二子電路塊；第二電路塊，其具有包括上述多個第一晶體管的第三子電路塊和包括上述多個第二晶體管的第四子電路塊；以及第一電源選擇開關，其連接至上述第一電路塊和上述第二電路塊，其中，上述多個第一晶體管的每一個具有通過第一埋入氧化膜在半導體襯底上形成的第一半導體層；形成在上述第一半導體層且具有上述第一半導體層厚度的第一源極區(qū)域和第一漏極區(qū)域；形成在上述第一半導體層且被上述第一源極區(qū)域和上述第一漏極區(qū)域夾持的第一溝道區(qū)域，上述第一溝道區(qū)域是完全耗盡型區(qū)域；通過第一柵極絕緣膜形成在上述第一溝道區(qū)域的第一主面?zhèn)鹊牡谝粬艠O；由與上述第一埋入氧化膜下表面接觸且與上述第一柵極電連接而形成的導電層構成的第二柵極；以及包圍上述第一半導體層周圍而形成在上述半導體襯底上的第一絕緣分離層，其中上述多個第二晶體管的每一個具有通過第二埋入氧化膜在半導體襯底上形成的第二半導體層；形成在上述第二半導體層且具有上述第二半導體層厚度的第二源極區(qū)域和第二漏極區(qū)域；形成在上述第二半導體層且被上述第二源極區(qū)域和上述第二漏極區(qū)域夾持的第二溝道區(qū)域，上述第二溝道區(qū)域是完全耗盡型區(qū)域；通過第二柵極絕緣膜形成在上述第二溝道區(qū)域的第一主面?zhèn)鹊牡谌龞艠O；由與上述第二埋入氧化膜下表面接觸而形成的導電層構成的第四柵極；以及包圍上述第二半導體層周圍而形成在上述半導體襯底上的第二絕緣分離層，其中上述第一子電路塊的輸出信號輸入至配置在上述第二子電路塊中的上述多個第二晶體管的上述第四柵極，其中上述第三子電路塊的輸出信號輸入至配置在上述第四子電路塊中的上述多個第二晶體管的上述第四柵極，其中每個第二晶體管的上述第三柵極的輸入信號獨立于配置在上述第二子電路塊和上述第四子電路塊中的該第二晶體管的上述第四柵極的輸入信號，其中電源電壓通過上述第一電源選擇開關被提供給上述第一電路塊或上述第二電路塊，以及其中上述第一電源選擇開關包括上述第一晶體管。
2.根據權利要求1所述的半導體集成電路，其中上述第一子電路塊包括具有上述第一晶體管的第二電源選擇開關， 上述第三子電路塊包括具有上述第一晶體管的第三電源選擇開關， 當上述電源電壓被提供給上述第二子電路塊時，上述第一電源選擇開關被導通，然后， 上述第二電源選擇開關被導通，以及當上述電源電壓被提供給上述第四子電路塊時，上述第一電源選擇開關被導通，然后， 上述第三電源選擇開關被導通。
全文摘要
本發(fā)明提供一種半導體器件及使用該半導體器件的半導體集成電路，其根據電路的動作特性，靈活使用具有背柵的MOS，在寬度較寬的溫度范圍內實現高速且低功率的LSI。本發(fā)明使用具有薄膜埋入氧化膜層的FD-SOI，將薄膜埋入氧化膜層的下層半導體區(qū)域作為背柵，在邏輯電路塊中，塊中的負荷較輕的邏輯電路，適合塊激活地從塊外控制背柵的電壓。在產生該背柵驅動信號的電路、以及電路塊輸出部等負荷較重的邏輯電路，使用連接了柵極和背柵的晶體管，利用柵極輸入信號直接控制背柵。
文檔編號H01L27/12GK101901815SQ20101019409
公開日2010年12月1日 申請日期2006年7月27日 優(yōu)先權日2005年8月1日
發(fā)明者山岡雅直, 河原尊之 申請人:瑞薩電子株式會社