半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件及其制造方法，包括：在襯底上形成沿第一方向延伸的多個(gè)鰭片；在鰭片上形成沿第二方向延伸的多個(gè)柵極堆疊以及柵極堆疊的沿第一方向的兩側(cè)的多個(gè)源漏區(qū)；在器件上形成層間介質(zhì)層；刻蝕層間介質(zhì)層以形成源漏接觸溝槽；在源漏接觸溝槽中形成接觸金屬層，具有沿第二方向延伸的、并且連接多個(gè)源漏區(qū)的第一部分，以及沿第一方向延伸的、并且與所述第一部分相連的第二部分，以在同一平面內(nèi)實(shí)現(xiàn)不同晶體管之間的局部互連。依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用相鄰晶體管的自對(duì)準(zhǔn)接觸結(jié)構(gòu)實(shí)現(xiàn)晶體管之間短距離局域互連，簡(jiǎn)化了工藝，降低了成本。
【專利說明】半導(dǎo)體器件及其制造方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種利用自對(duì)準(zhǔn)接觸結(jié)構(gòu) 實(shí)現(xiàn)局部互連的三維多柵FinFET及其制造方法。

【背景技術(shù)】
[0002] 在當(dāng)前的亞20nm技術(shù)中，三維多柵器件（FinFET或Tri-gate)是主要的器件結(jié) 構(gòu)，這種結(jié)構(gòu)增強(qiáng)了柵極控制能力、抑制了漏電與短溝道效應(yīng)。
[0003] 例如，雙柵SOI結(jié)構(gòu)的M0SFET與傳統(tǒng)的單柵體Si或者SOI M0SFET相比，能夠抑 制短溝道效應(yīng)（SCE)以及漏致感應(yīng)勢(shì)壘降低（DIBL)效應(yīng)，具有更低的結(jié)電容，能夠?qū)崿F(xiàn)溝 道輕摻雜，可以通過設(shè)置金屬柵極的功函數(shù)來調(diào)節(jié)閾值電壓，能夠得到約2倍的驅(qū)動(dòng)電流， 降低了對(duì)于有效柵氧厚度（EOT)的要求。而三柵器件與雙柵器件相比，柵極包圍了溝道區(qū) 頂面以及兩個(gè)側(cè)面，柵極控制能力更強(qiáng)。進(jìn)一步地，全環(huán)繞納米線多柵器件更具有優(yōu)勢(shì)。
[0004] 現(xiàn)有的FinFET結(jié)構(gòu)以及制造方法通常包括：在體Si或者SOI襯底中刻蝕形成多 個(gè)平行的沿第一方向延伸的鰭片和溝槽；對(duì)鰭片執(zhí)行離子注入或者沉積摻雜層并退火，在 鰭片中部形成穿通阻擋層（PTSL)以抑制寄生溝道效應(yīng)；在溝槽中填充絕緣材料，回刻以露 出部分鰭片，形成淺溝槽隔離（STI);在鰭片頂部以及側(cè)壁沉積通常為氧化硅的較薄(例如 僅1?5nm)假柵極絕緣層，在假柵極絕緣層上沉積通常為多晶硅、非晶硅的假柵極層；刻 蝕假柵極層和假柵極絕緣層，形成沿第二方向延伸的假柵極堆疊，其中第二方向優(yōu)選地垂 直于第一方向；以假柵極堆疊為掩模，對(duì)鰭片進(jìn)行淺摻雜形成輕摻雜漏結(jié)構(gòu)（LDD)以抑制 漏致感應(yīng)勢(shì)壘降低效應(yīng)；在假柵極堆疊的沿第一方向的兩側(cè)沉積并刻蝕形成柵極側(cè)墻；在 柵極側(cè)墻的沿第一方向的兩側(cè)的鰭片上外延生長(zhǎng)相同或者相近材料形成源漏區(qū)，優(yōu)選采用 SiGe、SiC等高于Si應(yīng)力的材料以提高載流子遷移率；優(yōu)選地，在源漏區(qū)上形成接觸刻蝕停 止層（CESL);在晶片上沉積層間介質(zhì)層（ILD);刻蝕去除假柵極堆疊，在ILD中留下柵極溝 槽；在柵極溝槽中沉積高k材料（HK)的柵極絕緣層以及金屬/金屬合金/金屬氮化物（MG) 的柵極導(dǎo)電層，并優(yōu)選包括氮化物材質(zhì)的柵極蓋層以保護(hù)金屬柵極。進(jìn)一步地，利用掩?？?蝕ILD形成源漏接觸孔，暴露源漏區(qū)；可選地，為了降低源漏接觸電阻，在源漏接觸孔中形 成金屬硅化物。填充金屬/金屬氮化物形成接觸塞，通常優(yōu)選填充率較高的金屬W、Ti。由 于CESL、柵極側(cè)墻的存在，填充的金屬W、Ti會(huì)自動(dòng)對(duì)準(zhǔn)源漏區(qū)，最終形成接觸塞。此種接 觸塞結(jié)構(gòu)也稱作自對(duì)準(zhǔn)接觸（SAC)。
[0005] 之后，現(xiàn)有技術(shù)實(shí)現(xiàn)不同晶體管之間的互連的步驟通常包括，在上述FinFET器件 的SAC結(jié)構(gòu)上方再次形成層間介質(zhì)層，在層間介質(zhì)層上涂布光刻膠并曝光顯影形成光刻膠 圖形，該光刻膠圖形暴露了待連接的不同晶體管的各自的SAC結(jié)構(gòu)的至少一部分(通常為 圓形或者矩形孔)，以光刻膠圖形為掩?？涛g層間介質(zhì)層形成互連通孔（via)，在via中沉 積例如Cu、A1的互連金屬，最后在層間介質(zhì)層上形成上層金屬連線以連接這些填充了金屬 的 via。
[0006] 因此綜上所示，現(xiàn)有的傳統(tǒng)HK/MG工藝的晶體管互連需要通過位于源漏接觸之上 的至少一層金屬互連結(jié)構(gòu)，器件結(jié)構(gòu)和工藝均較為復(fù)雜，限制了低成本制造高性能器件的 可能性。


【發(fā)明內(nèi)容】

[0007] 由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種新的FinFET結(jié)構(gòu)及其 制造方法，能通過自對(duì)準(zhǔn)接觸結(jié)構(gòu)實(shí)現(xiàn)晶體管之間短距離局域互連。
[0008] 為此，本發(fā)明提供了一種半導(dǎo)體器件制造方法，包括：在襯底上形成沿第一方向延 伸的多個(gè)鰭片；在鰭片上形成沿第二方向延伸的多個(gè)柵極堆疊以及柵極堆疊的沿第一方向 的兩側(cè)的多個(gè)源漏區(qū)；在器件上形成層間介質(zhì)層；刻蝕層間介質(zhì)層以形成源漏接觸溝槽； 在源漏接觸溝槽中形成接觸金屬層，具有沿第二方向延伸的、并且連接多個(gè)源漏區(qū)的第一 部分，以及沿第一方向延伸的、并且與所述第一部分相連的第二部分，以在同一平面內(nèi)實(shí)現(xiàn) 不同晶體管之間的局部互連。
[0009] 其中，形成多個(gè)柵極堆疊、源漏區(qū)的步驟進(jìn)一步包括：在鰭片上形成沿第二方向延 伸的多個(gè)假柵極堆疊；在假柵極堆疊的沿第一方向的側(cè)面形成柵極側(cè)墻和多個(gè)源漏區(qū)；在 器件上形成層間介質(zhì)層；去除多個(gè)假柵極堆疊，在層間介質(zhì)層中留下柵極溝槽；在柵極溝 槽中形成多個(gè)柵極堆疊。
[0010] 其中，在形成多個(gè)假柵極堆疊之前進(jìn)一步包括：在鰭片中和/或底部形成穿通阻 擋層。
[0011] 其中，第一部分包括連接第一晶體管的源漏區(qū)之一的第一段，連接第一晶體管的 另一源漏區(qū)的第二段，連接第二晶體管的源漏區(qū)之一的第三段，連接第二晶體管的另一源 漏區(qū)的第四段，第二部分至少連接第一段至第四段之中的兩個(gè)。
[0012] 其中，第一晶體管的另一源漏區(qū)與第二晶體管的源漏區(qū)之一共用，使得第二段與 第三段重合。
[0013] 其中，接觸金屬層的材料包括金屬、金屬的合金、金屬的氮化物，其中所述金屬選 自 W、Ti、Pt、Ta、M。、Cu、Al、Ag、Au 及其組合。
[0014] 其中，接觸金屬層的第一部分和/或第二部分在頂視圖中形貌包括圓形、橢圓、梯 形、矩形及其組合。
[0015] 其中，形成接觸金屬層之后進(jìn)一步包括在上方形成與之共型的電阻率較低的第二 接觸金屬層。
[0016] 本發(fā)明還提供了一種半導(dǎo)體器件，至少包括第一晶體管和第二晶體管，其中每個(gè) 晶體管包括：襯底上沿第一方向延伸的多個(gè)鰭片，沿第二方向延伸并且跨越了每個(gè)鰭片的 多個(gè)柵極，位于柵極沿第一方向的兩側(cè)的鰭片上的多個(gè)源漏區(qū)，源漏區(qū)上具有接觸金屬層； 其中，接觸金屬層包括沿第二方向延伸的多個(gè)第一部分，分別連接第一晶體管和/或第二 晶體管的源漏區(qū)；接觸金屬層還包括沿第一方向延伸的多個(gè)第二部分，分別連接所述多個(gè) 第一部分以實(shí)現(xiàn)在同一平面內(nèi)的多個(gè)晶體管之間的局部互連。
[0017] 其中，第一部分包括連接第一晶體管的源漏區(qū)之一的第一段，連接第一晶體管的 另一源漏區(qū)的第二段，連接第二晶體管的源漏區(qū)之一的第三段，連接第二晶體管的另一源 漏區(qū)的第四段，第二部分至少連接第一段至第四段之中的兩個(gè)。
[0018] 其中，第一晶體管的另一源漏區(qū)與第二晶體管的源漏區(qū)之一共用，使得第二段與 第三段重合。
[0019] 其中，鰭片中和/或底部具有穿通阻擋層。
[0020] 其中，接觸金屬層的材料包括金屬、金屬的合金、金屬的氮化物，其中所述金屬選 自 W、Ti、Pt、Ta、M。、Cu、Al、Ag、Au 及其組合。
[0021] 其中，接觸金屬層的第一部分和/或第二部分在頂視圖中形貌包括圓形、橢圓、梯 形、矩形及其組合。
[0022] 其中，接觸金屬層為層疊結(jié)構(gòu)，包括電阻率較高的第一接觸金屬層以及其上方與 之共型的電阻率較低的第二接觸金屬層。
[0023] 依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用相鄰晶體管的自對(duì)準(zhǔn)接觸結(jié)構(gòu)實(shí)現(xiàn) 晶體管之間短距離局域互連，簡(jiǎn)化了工藝，降低了成本。

【專利附圖】

【附圖說明】
[0024] 以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中：
[0025] 圖1至圖13為依照本發(fā)明的FinFET的SAC結(jié)構(gòu)制造方法各步驟的剖面示意圖；
[0026] 圖14至圖16為依照本發(fā)明的利用FinFET的SAC結(jié)構(gòu)實(shí)現(xiàn)管間互連的方法的頂 視圖；以及
[0027] 圖17為依照本發(fā)明的FinFET的示意性透視圖。

【具體實(shí)施方式】
[0028] 以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技 術(shù)效果，公開了自對(duì)準(zhǔn)接觸結(jié)構(gòu)實(shí)現(xiàn)晶體管之間短距離局域互連的三維多柵FinFET及其 制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語(yǔ)"第一"、 "第二"、"上"、"下"等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非 暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹?jí)關(guān)系。
[0029] 值得注意的是，以下圖1至圖13各個(gè)附圖中上部部分為器件沿圖17中第一方向 (鰭片延伸方向，源漏延伸方向，也即Y-Y'軸線）的剖視圖，中間部分為器件沿第二方向 (柵極堆疊延伸方向，垂直于第一方向，也即X-X'軸線）的柵極堆疊中線的剖視圖，下部部 分為器件沿平行于第二方向且位于柵極堆疊之外（第一方向上具有一定距離）位置處(也即 Χ1-ΧΓ軸線）獲得的剖視圖。
[0030] 如圖1所示，在襯底1上形成沿第一方向延伸的多個(gè)鰭片結(jié)構(gòu)1F以及鰭片結(jié)構(gòu)之 間的溝槽1G，其中第一方向?yàn)槲磥砥骷系绤^(qū)延伸方向（圖15中的Y-Y'軸線)。提供襯 底1，襯底1依照器件用途需要而合理選擇，可包括單晶體硅（Si)、單晶體鍺（Ge)、應(yīng)變硅 (Strained Si)、鍺娃（SiGe)，或是化合物半導(dǎo)體材料，例如氮化鎵（GaN)、砷化鎵（GaAs)、 磷化銦（InP)、銻化銦（InSb)，以及碳基半導(dǎo)體例如石墨烯、SiC、碳納管等等。出于與CMOS 工藝兼容的考慮，襯底1優(yōu)選地為體Si。優(yōu)選地，在襯底1上通過LPCVD、PECVD等工藝沉 積形成硬掩模2,材質(zhì)例如為氧化娃、氮化娃、氮氧化娃及其組合。以硬掩模2為掩模，光刻 /刻蝕襯底1，在襯底1中形成多個(gè)沿第一方向平行分布的溝槽1G以及溝槽1G之間剩余的 襯底1材料所構(gòu)成的鰭片1F?？涛g優(yōu)選各向異性的刻蝕，例如等離子體干法刻蝕、反應(yīng)離子 刻蝕（RIE)或者四甲基氫氧化銨（TMAH)濕法腐蝕，使得溝槽1G的深寬比優(yōu)選地大于5:1。 值得注意的是，以下圖1至圖13僅顯示了一個(gè)FinFET的SAC結(jié)構(gòu)的制造步驟剖視圖，事實(shí) 上在襯底上具有多個(gè)FinFET的鰭片結(jié)構(gòu)1F，并且將形成多個(gè)SAC結(jié)構(gòu)。
[0031] 如圖2所示，在鰭片1F之間的溝槽1G中通過PECVD、HDPCVD、RTO (快速熱氧化)、 旋涂、FlowCVD等工藝沉積填充材質(zhì)例如為氧化硅、氮氧化硅、氫氧化硅、有機(jī)物等的隔離層 3。優(yōu)選地，在圖2之后、圖3之前進(jìn)一步執(zhí)行CMP、回刻等平坦化工藝，對(duì)隔離層3平坦化直 至暴露硬掩模層2。
[0032] 如圖3所示，在鰭片1F中和/或底部形成STI穿通阻擋層（STI PTSL) 4。在圖2 所示結(jié)構(gòu)平坦化露出硬掩模層2之后，執(zhí)行離子注入，可以包括N、C、F、P、Cl、As、B、In、Sb、 Ga、Si、Ge等及其組合。隨后執(zhí)行退火，例如在500?1200攝氏度下熱處理lms?lOmin， 使得注入的元素與鰭片IF反應(yīng)，形成高摻雜的(摻雜上述材料的Si)或者絕緣材料的(例如 摻雜有上述元素的氧化硅)的穿通阻擋層4。在本發(fā)明一個(gè)實(shí)施例中，控制注入能量和劑量， 僅在鰭片1F中形成了溝道穿通阻擋層4B，如圖3所示，以抑制溝道區(qū)通過STI側(cè)面的泄漏。 然而，在本發(fā)明另一優(yōu)選實(shí)施例中，控制注入能量和劑量，使得穿通阻擋層4還分布在鰭片 1F底部與襯底1界面處作為STI穿通阻擋層4A，以有效隔絕鰭片1F中溝道區(qū)、源漏區(qū)與相 鄰鰭片有源區(qū)之間的泄漏電流。層4B材質(zhì)可以與層4A材質(zhì)相同，也可以包含上述元素中 的不同組分(但至少包含氧)。層4B可以與層4A同時(shí)一次性注入形成(不同元素注入深度 不同)，也可以先后兩次不同深度、劑量的注入，例如可以先深距離注入形成層4A，后淺距離 注入形成層4B，反之亦然。此外，除了上述高摻雜的穿通阻擋層之外，也可以注入大量的氧 (〇)以形成氧化硅基的絕緣層以作為穿通阻擋層（該氧化硅層內(nèi)也可以進(jìn)一步摻雜上述雜 質(zhì))。值得注意的是，溝道穿通阻擋層4B距離鰭片1F頂部(或底部）的高度可以任意設(shè)定， 在本發(fā)明一個(gè)實(shí)施例中優(yōu)選為鰭片1F自身高度的1/3?1/2。STI穿通阻擋層4A和溝道 穿通阻擋層4B厚度例如是5?30nm。層4A的寬度(沿第一和/或第二方向）依照整個(gè)器 件有源區(qū)寬度而設(shè)定，層4B的寬度則與鰭片1F相同，也即層4A的寬度明顯大于層4B的寬 度。
[0033] 如圖4所示，選擇性刻蝕隔離層3,再次形成溝槽1G，暴露出鰭片1F-部分?？梢?采用光刻膠圖形或者其他硬掩模圖形，選擇各向異性的刻蝕方法，例如等離子體干法刻蝕、 RIE，刻蝕隔離層3,使得剩余的隔離層3構(gòu)成了淺溝槽隔離（STI) 3。優(yōu)選地，溝槽1G的深 度，也即STI3頂部距離鰭片1F頂部的距離，大于等于溝道穿通阻擋層4B頂部距離鰭片1F 頂部的距離，以便完全抑制溝道區(qū)之間的穿通。隨后，濕法腐蝕去除了硬掩模2。
[0034] 如圖5所示，在鰭片1F頂部形成沿第二方向延伸的假柵極堆疊結(jié)構(gòu)5。在整個(gè)器 件上通過LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、熱氧化、化學(xué)氧化、蒸發(fā)、濺射等 工藝形成假柵極絕緣層5A和假柵極材料層5B，并優(yōu)選進(jìn)一步包括硬掩模層5C。層5A例如 是氧化硅，層5B例如是多晶硅、非晶硅、非晶碳、氮化硅等，層5C例如是氮化硅。以具有垂 直于第一方向的第二方向的矩形開口的掩模板，依次光刻/刻蝕（同樣地，刻蝕是各向異性 的，優(yōu)選等離子體干法刻蝕、RIE)硬掩模層5C、假柵極材料層5B以及假柵極絕緣層5A，在 鰭片1F頂部形成沿第二方向延伸的假柵極堆疊5。如圖5上部以及中部所示，假柵極堆疊 5 (5C/5B/5A)僅分布在沿X-X'軸線的一定寬度范圍內(nèi)，在一定距離之外的Χ1-ΧΓ軸線 處沒有分布。
[0035] 如圖6所示，在多個(gè)假柵極堆疊5的側(cè)壁形成側(cè)墻6。優(yōu)選地，形成側(cè)墻之前先以 假柵極堆疊5為掩模，對(duì)鰭片IF頂部進(jìn)行輕摻雜，包括多角度淺注入或者分子摻雜、擴(kuò)散摻 雜等，在鰭片1F頂部形成了輕摻雜源漏區(qū)（LDD結(jié)構(gòu))1LS和1LD。隨后，在整個(gè)器件上通過 LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸發(fā)、濺射等工藝形成側(cè)墻材料層6,其材 質(zhì)例如氮化娃、氮氧化娃、氧化娃、含碳氧化娃、非晶碳、低k材料、類金剛石無定形碳（DLC) 等及其組合。在本發(fā)明一個(gè)實(shí)施例中，優(yōu)選氮化硅。隨后，采用各向同性或者側(cè)面刻蝕較 小的各向異性(側(cè)壁與底部刻蝕速率比例如大于等于1:3)的刻蝕工藝，例如調(diào)整碳氟基氣 體碳氟比的RIE使得對(duì)于側(cè)壁以及底部的過刻蝕（over-etch，0E)較小，在假柵極堆疊5 的沿第一方向的側(cè)壁留下側(cè)墻6。隨后可選地，在鰭片1F上被假柵極堆疊5覆蓋部分之外 的區(qū)域上外延生長(zhǎng)提升源漏1HS和1HD。例如通過PECVD、MOCVD、MBE、ALD、熱分解、蒸發(fā)、 濺射等工藝，在鰭片1F頂部輕摻雜區(qū)1LS和1LD上方外延生長(zhǎng)提升漏區(qū)1HD和提升源區(qū) 1HS。其中，提升源漏區(qū)1HS/1HD材質(zhì)可以與襯底1、鰭片1F相同，例如均為Si，也可以材質(zhì) 不同，例如具有更高應(yīng)力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其組合。優(yōu)選地，在 外延生長(zhǎng)提升源漏的同時(shí)進(jìn)行原位摻雜或者外延之后進(jìn)行離子注入而重?fù)诫s，使得提升源 漏1HD/1HS具有高于輕摻雜源漏1LD/1LS的雜質(zhì)濃度。隨后，退火以激活摻雜的雜質(zhì)。
[0036] 如圖7所示，在整個(gè)器件上形成接觸刻蝕停止層（CESL) 7A以及層間介質(zhì)層（ILD) 7B。優(yōu)選地，先在器件上通過PECVD、HDPCVD、濺射等工藝形成氮化硅的接觸刻蝕停止層 7A (可以省略)。隨后，通過旋涂、噴涂、絲網(wǎng)印刷、CVD、PVD等工藝形成氧化硅、低k材料的 ILD7B，其中低k材料包括但不限于有機(jī)低k材料(例如含芳基或者多元環(huán)的有機(jī)聚合物)、 無機(jī)低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟娃玻璃、1^、？36、1^6)、多孔低1^材 料(例如二硅三氧烷（SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、摻C二氧化硅、摻F 多孔無定形碳、多孔金剛石、多孔有機(jī)聚合物)。隨后，采用CMP、回刻等工藝平坦化ILD7B以 及硬掩模層5C直至暴露假柵極堆疊5的假柵極材料層5B。
[0037] 如圖8所示，去除假柵極堆疊5,在ILD7B中留下柵極溝槽7G。去除假柵極堆疊5， 可以采用濕法腐蝕，例如熱磷酸針對(duì)氮化硅，TMAH針對(duì)多晶硅、非晶硅，強(qiáng)酸(硫酸、硝酸）以 及強(qiáng)氧化劑(臭氧、雙氧水）組合針對(duì)非晶碳、DLC，HF基腐蝕液(稀釋HF或者ΒΟΕ，Β0Ε為緩 釋刻蝕劑，NH4F與HF混合溶液)針對(duì)氧化硅，由此去除假柵極材料層5B以及假柵極絕緣層 5A，直至暴露鰭片1F頂部。此外，也可以采用各向異性的干法刻蝕(僅沿第二方向的X-X' 軸線)，調(diào)節(jié)碳氟基氣體的配比，使得底部刻蝕速率大于側(cè)壁刻蝕速率(刻蝕比例如大于5:1 并優(yōu)選10?15:1)，由此刻蝕形成垂直側(cè)壁形貌的柵極溝槽7G。
[0038] 如圖9所示，在ILD7B的柵極溝槽7G中形成最終的柵極堆疊8。例如，采用PECVD、 HDPCVD、MOCVD、MBE、ALD、蒸發(fā)、濺射等工藝，在柵極溝槽7G中形成了柵極堆疊8。柵極堆 疊8至少包括高k材料的柵極絕緣層8A以及金屬基材料的柵極導(dǎo)電層8B。高k材料包括 但不限于包括選自 Hf〇2、HfSiOx、HfSiON、HfA10x、HfTaO x、HfLaOx、HfAlSiOx、HfLaSiOx 的鉿 基材料(其中，各材料依照多元金屬組分配比以及化學(xué)價(jià)不同，氧原子含量x可合理調(diào)整， 例如可為1?6且不限于整數(shù))，或是包括選自Zr0 2、La203、LaA103、Ti02、Y 203的稀土基高K 介質(zhì)材料，或是包括A1203，以其上述材料的復(fù)合層。柵極導(dǎo)電層10B則可為多晶硅、多晶鍺 硅、或金屬，其中金屬可包括 Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、 Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物，柵極導(dǎo)電層8B中還可摻雜 有C、F、N、0、B、P、As等元素以調(diào)節(jié)功函數(shù)。柵極導(dǎo)電層8B與柵極絕緣層8A之間還優(yōu)選 通過PVD、CVD、ALD等常規(guī)方法形成氮化物的阻擋層(未示出），阻擋層材質(zhì)為MxNy、M xSiyNz、 皿/1具、]?/1!^具，其中]\1為了&、11、!^、21'、]\1〇、1或其它元素。
[0039] 如圖10所示，回刻?hào)艠O堆疊8特別是柵極導(dǎo)電層8B，使其頂部低于ILD7B而具有 凹陷(未示出）。隨后通過LPCVD、PECVD、HDPCVD、MBE、ALD、蒸發(fā)、濺射等方法，在柵極導(dǎo)電層 8B頂部形成柵極蓋層8C，其材質(zhì)例如氮化硅、氮氧化硅、DLC等及其組合。
[0040] 如圖11以及圖14所示，在ILD7B上再次旋涂、噴涂相同或者相似材料的層間介質(zhì) 層(第二ILD)7C。其中，圖14中各個(gè)虛線框部分代表ILD7C下方的各個(gè)FinFET的構(gòu)件。隨 后，如圖11以及圖15所示在ILD7C上形成光刻膠圖形PR，用于限定源漏接觸溝槽的位置。 光刻膠圖形PR具有暴露了 ILD7B頂部的開口 9。其中，如圖15所示，開口 9具有沿Χ1-ΧΓ 軸線也即第二方向分布的第一段9A，下方即第一 FinFET需要形成源（S)接觸溝槽的區(qū)域， 也即源區(qū)1HS正上方。開口 9還具有平行于第一部分9A的第二段9B，其下方為第一 FinFET 需要形成漏（D)接觸溝槽的區(qū)域，也即漏區(qū)1HD正上方。優(yōu)選地，第二段9B也同時(shí)位于第 二FinFET (第二方向上柵寬度較窄)的源（S)接觸溝槽的區(qū)域上方，也即第二FinFET的1HS 上方。在本發(fā)明其他實(shí)施例中（未示出），第二段9B可以分為相隔一定距離的第二段第一節(jié) 9B1以及第二段第二節(jié)9B2,分別代表第一 FinFET漏極(或源極)上方開口以及第二FinFET 源極(或漏極)上方開口。進(jìn)一步地，開口 9在第二FinFET的另一極(漏極)上方還具有第三 段9C。以上開口段9A、9B、9C暴露了不同F(xiàn)inFET的源漏區(qū)上方的ILD7B。此外，開口 9還 具有垂直于上述第一段9A、第二段9B、第三段9C的第四段9D，9D沿平行于Y-Y'軸線而延 伸分布，依次連接了上述三個(gè)部分9A?9C，可以都相連，或者僅連接其中兩個(gè)(也即至少連 接兩個(gè)沿第二方向延伸的開口），并不限于頂視圖中特定的連接方式。具體依照晶體管布局 布線需要，例如當(dāng)P型FinFET與N型FinFET組合成為反相器時(shí)，一個(gè)FET的源極與另一個(gè) FET的漏極通過稍后形成的SAC結(jié)構(gòu)的接觸金屬層相連；當(dāng)多個(gè)FET串/并聯(lián)形成門陣列 時(shí)，根據(jù)節(jié)點(diǎn)的數(shù)字邏輯關(guān)系來設(shè)定相連的區(qū)域。在本發(fā)明一個(gè)實(shí)施例中，如圖15所示，開 口 9的各個(gè)段均為矩形，相連形成倒轉(zhuǎn)的"F"型，然而在本發(fā)明其他實(shí)施例中，開口段9A? 9D可以為任何形狀，例如圓形、橢圓、梯形、矩形，只要開口段9A?9C沿第二方向延伸并覆 蓋了不同F(xiàn)inFET的源漏區(qū)，開口段9D沿第一方向延伸并連接了開口 9A?9C之中的至少 兩個(gè)即可。
[0041] 如圖12所示，以光刻膠圖形PR為掩模，依次刻蝕ILD7C、ILD7B、接觸刻蝕停止層 7A，直至暴露源漏區(qū)1HS/1HD，形成接觸溝槽10?？涛g方法優(yōu)選各向異性的干法刻蝕，例如 等離子干法刻蝕或者RIE。由于柵極側(cè)墻6、柵極蓋層5C以及接觸刻蝕停止層7A為材質(zhì)較 硬的氮化硅材料，刻蝕最終停止在源漏區(qū)上，柵極堆疊8受到側(cè)墻6和蓋層5C的保護(hù)而未 受影響。此時(shí)，如圖15或者16所示，在平面頂視圖中，接觸溝槽10與PR圖形的開口 9共 型，相應(yīng)地具有沿第二方向延伸的接觸溝槽10A、10B、10C以分別暴露第一FinFET的源漏區(qū) 之一、第一 FinFET的另一源漏區(qū)或者第二FinFET的源漏區(qū)之一、以及第二FinFET的另一 源漏區(qū)。優(yōu)選地，通過濕法或者干法工藝去除光刻膠圖形PR。
[0042] 如圖13以及附圖16所示，在接觸溝槽10中填充接觸金屬層11。例如通過M0CVD、 MBE、ALD、蒸發(fā)、濺射等工藝，形成了接觸金屬層11。層11優(yōu)選延展性較好、填充率較高并且 相對(duì)低成本的材料，例如包括W、Ti、Pt、Ta、Mo等金屬、這些金屬的合金、以及這些金屬的相 應(yīng)氮化物。優(yōu)選地，在填充層11之前優(yōu)選在源漏區(qū)上形成金屬硅化物(未示出）以降低接觸 電阻。例如，在接觸孔中蒸發(fā)、濺射、MOCVD、MBE、ALD形成金屬層(未示出），其材質(zhì)例如Ni、 Pt、Co、Ti、W等金屬以及金屬合金。在250?1000攝氏度下退火lms?lOmin，使得金屬 或金屬合金與源漏區(qū)中所含的Si元素反應(yīng)形成金屬硅化物，以降低接觸電阻。
[0043] 進(jìn)一步優(yōu)選地，在形成接觸金屬層11之后，回刻接觸金屬層11使其頂部低于柵極 堆疊8的頂部(例如低于柵極材料層8B的頂部)，重新在ILD7B中露出了接觸溝槽的一部分。 回刻工藝可以采用等離子干法刻蝕、RIE，也可以針對(duì)金屬材質(zhì)選用濕法腐蝕，例如硝酸、硫 酸、鹽酸等濃酸。隨后，在接觸孔中再次形成層間介質(zhì)層（ILD，未示出)并平坦化直至暴露柵 極蓋層8C?？涛gILD直至暴露接觸金屬層11，在ILD層中再次形成源漏接觸溝槽。隨后， 通過MOCVD、MBE、ALD、蒸發(fā)、濺射等工藝形成第二接觸金屬層（未示出），并且與之前的接觸 金屬層共型(保形性良好)。第二接觸金屬層的材質(zhì)與(第一)接觸金屬層11不同，優(yōu)選較低 電阻率的金屬，例如包括Cu、Al、Ag、Au等金屬、這些金屬的合金、以及這些金屬的氮化物。
[0044] 值得注意的是，如果不存在多層接觸金屬層11 (也即不考慮金屬填充率、電阻率、 成本等因素而采用單一材料形成源漏接觸)，則層11材料包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、 Au等金屬、這些金屬的合金、以及這些金屬的氮化物。
[0045] 如圖16所示，接觸金屬層11構(gòu)成了自對(duì)準(zhǔn)接觸結(jié)構(gòu)11，具有與開口 9、接觸溝槽 10共型的結(jié)構(gòu)，也即包括沿Χ1--ΧΓ的第二方向延伸的第一段11A以連接第一 FinFET的源 漏區(qū)之一，包括沿平行于第二方向并且與第一段11A間隔了柵極堆疊8的第二段11B以連 接第一 FinFET的另一源漏區(qū)或者連接第二FinFET的源漏區(qū)之一，包括沿平行于第二方向 延伸并且與第二段11B間隔了另一柵極堆疊8的第三段11C以連接第二FinFET的另一源 漏區(qū)，還包括沿第一方向延伸并且連接了上述第一至第三段11A?11C的第四段11D。其中 各個(gè)段11A?11D頂視圖中可以為任何形狀，例如圓形、橢圓、梯形、矩形，只要在與器件的 源漏接觸11同一平面內(nèi)實(shí)現(xiàn)不同晶體管的源漏區(qū)的局部短距離互連即可。其中，第一、第 二FinFET可以如圖14?16所示為共用源漏區(qū)之一的緊鄰的兩個(gè)晶體管(第一 FinFET的 漏極與第二FinFET的源極可以共用），或者可以為相距一定距離(例如不超過器件特征尺寸 的5?30倍）的兩個(gè)晶體管(也即第二段11B具有第一節(jié)11B1和第二節(jié)11B2,與開口 9的 情形類似)。
[0046] 最終形成的器件結(jié)構(gòu)透視圖如圖17所示，剖視圖如圖13所示，頂視圖如圖16所 示，器件包括多個(gè)晶體管，至少含有第一晶體管和第二晶體管，其中每個(gè)晶體管包括：襯底 上沿第一方向延伸的多個(gè)鰭片，沿第二方向延伸（與第一方向相交并且優(yōu)選地垂直）并且跨 越了每個(gè)鰭片的柵極，位于柵極沿第一方向的兩側(cè)的鰭片上的源漏區(qū)，源漏區(qū)上具有接觸 金屬層。其中，接觸金屬層包括沿第二方向延伸的多個(gè)第一部分，分別連接第一晶體管和第 二晶體管的源漏區(qū)，接觸金屬層還包括沿第一方向延伸的多個(gè)第二部分，分別連接所述多 個(gè)第一部分以實(shí)現(xiàn)在同一平面內(nèi)的多個(gè)晶體管之間的局部互連。其余各個(gè)部件結(jié)構(gòu)以及參 數(shù)、材料均在方法中詳述，在此不再贅述。
[0047] 依照本發(fā)明的半導(dǎo)體器件及其制造方法，利用相鄰晶體管的自對(duì)準(zhǔn)接觸結(jié)構(gòu)實(shí)現(xiàn) 晶體管之間短距離局域互連，簡(jiǎn)化了工藝，降低了成本。
[0048] 盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需 脫離本發(fā)明范圍而對(duì)器件結(jié)構(gòu)做出各種合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可 做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在 于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu) 及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
【權(quán)利要求】
1. 一種半導(dǎo)體器件制造方法，包括： 在襯底上形成沿第一方向延伸的多個(gè)鰭片； 在鰭片上形成沿第二方向延伸的多個(gè)柵極堆疊以及柵極堆疊的沿第一方向的兩側(cè)的 多個(gè)源漏區(qū)； 在器件上形成層間介質(zhì)層； 刻蝕層間介質(zhì)層以形成源漏接觸溝槽； 在源漏接觸溝槽中形成接觸金屬層，具有沿第二方向延伸的、并且連接多個(gè)源漏區(qū)的 第一部分，以及沿第一方向延伸的、并且與所述第一部分相連的第二部分，以在同一平面內(nèi) 實(shí)現(xiàn)不同晶體管之間的局部互連。
2. 如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，形成多個(gè)柵極堆疊、源漏區(qū)的步驟進(jìn)一 步包括： 在鰭片上形成沿第二方向延伸的多個(gè)假柵極堆疊； 在假柵極堆疊的沿第一方向的側(cè)面形成柵極側(cè)墻和多個(gè)源漏區(qū)； 在器件上形成層間介質(zhì)層； 去除多個(gè)假柵極堆疊，在層間介質(zhì)層中留下柵極溝槽； 在柵極溝槽中形成多個(gè)柵極堆疊。
3. 如權(quán)利要求2的半導(dǎo)體器件制造方法，其中，在形成多個(gè)假柵極堆疊之前進(jìn)一步包 括：在鰭片中和/或底部形成穿通阻擋層。
4. 如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，第一部分包括連接第一晶體管的源漏 區(qū)之一的第一段，連接第一晶體管的另一源漏區(qū)的第二段，連接第二晶體管的源漏區(qū)之一 的第三段，連接第二晶體管的另一源漏區(qū)的第四段，第二部分至少連接第一段至第四段之 中的兩個(gè)。
5. 如權(quán)利要求4的半導(dǎo)體器件制造方法，其中，第一晶體管的另一源漏區(qū)與第二晶體 管的源漏區(qū)之一共用，使得第二段與第三段重合。
6. 如權(quán)利要求1的半導(dǎo)體器件制造方法，其中，接觸金屬層的材料包括金屬、金屬的合 金、金屬的氮化物，其中所述金屬選自W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au及其組合。
7. -種半導(dǎo)體器件，至少包括第一晶體管和第二晶體管，其中每個(gè)晶體管包括： 襯底上沿第一方向延伸的多個(gè)鰭片，沿第二方向延伸并且跨越了每個(gè)鰭片的多個(gè)柵 極，位于柵極沿第一方向的兩側(cè)的鰭片上的多個(gè)源漏區(qū)，源漏區(qū)上具有接觸金屬層； 其中，接觸金屬層包括沿第二方向延伸的多個(gè)第一部分，分別連接第一晶體管和/或 第二晶體管的源漏區(qū)； 接觸金屬層還包括沿第一方向延伸的多個(gè)第二部分，分別連接所述多個(gè)第一部分以實(shí) 現(xiàn)在同一平面內(nèi)的多個(gè)晶體管之間的局部互連。
8. 如權(quán)利要求7的半導(dǎo)體器件，其中，第一部分包括連接第一晶體管的源漏區(qū)之一的 第一段，連接第一晶體管的另一源漏區(qū)的第二段，連接第二晶體管的源漏區(qū)之一的第三段， 連接第二晶體管的另一源漏區(qū)的第四段，第二部分至少連接第一段至第四段之中的兩個(gè)。
9. 如權(quán)利要求8的半導(dǎo)體器件，其中，第一晶體管的另一源漏區(qū)與第二晶體管的源漏 區(qū)之一共用，使得第二段與第三段重合。
10. 如權(quán)利要求7的半導(dǎo)體器件，其中，鰭片中和/或底部具有穿通阻擋層。
【文檔編號(hào)】H01L23/522GK104124198SQ201310151287
【公開日】2014年10月29日 申請(qǐng)日期:2013年4月27日 優(yōu)先權(quán)日:2013年4月27日
【發(fā)明者】殷華湘, 鐘匯才, 朱慧瓏 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所