專(zhuān)利名稱(chēng)：凹穴芯片封裝結(jié)構(gòu)及使用其的層疊封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體芯片的封裝結(jié)構(gòu)，特別是關(guān)于一種凹穴芯片封裝結(jié)構(gòu)。
背景技術(shù)：
對(duì)于電子產(chǎn)品的移動(dòng)性及高性能等功能需求，促進(jìn)了多芯片模組化(Multichip Module)的封裝技術(shù)的發(fā)展。多芯片模組化封裝技術(shù)是將兩個(gè)或兩個(gè)以上的半導(dǎo)體芯片組 合在單一封裝結(jié)構(gòu)中，借由此多芯片封裝成單一封裝結(jié)構(gòu)的技術(shù)，不僅可縮減原有集成電 路封裝后的所占體積，并可因多芯片封裝結(jié)構(gòu)可減少芯片間連接線(xiàn)路的長(zhǎng)度、降低信號(hào)延 遲、以及存取時(shí)間而提升電性功能。然而，傳統(tǒng)的多芯片模組是設(shè)置于一平面基板，經(jīng)打線(xiàn)及膠體封裝后，形成一厚的 封裝體。雖然多芯片模組的結(jié)構(gòu)可將原本個(gè)別獨(dú)立的芯片所需的體積加以減縮，可是堆疊 的多芯片仍因具有突出的厚度而使利用多芯片模組讓體積縮小的成效受限，造成發(fā)展高性 能的移動(dòng)電子裝置的困擾。另，在前述的多芯片模組中，各芯片以金屬線(xiàn)電性連接至平面基板的電路。然而， 位于多芯片模組靠近頂部處的芯片，由于其金屬線(xiàn)路變長(zhǎng)，因此容易影響其信號(hào)傳遞的品 質(zhì)。鑒于上述的問(wèn)題，有必要針對(duì)電子產(chǎn)品的移動(dòng)性及高性能等功能需求開(kāi)發(fā)能更進(jìn) 一步縮小體積且不會(huì)造成信號(hào)傳遞不良的封裝結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明揭示一種凹穴芯片封裝結(jié)構(gòu)，利用該凹穴芯片封裝結(jié)構(gòu)可增加使用此結(jié)構(gòu) 的電子產(chǎn)品的移動(dòng)性及提高該電子產(chǎn)品的性能，且不會(huì)造成信號(hào)傳遞不良。本發(fā)明的凹穴芯片封裝結(jié)構(gòu)的第一實(shí)施例包含一個(gè)第一芯片、一基板以及多個(gè)連 接點(diǎn)。該第一芯片包含一第一有源面、一第一背面和設(shè)于該第一有源面上的多個(gè)第一焊墊。 該基板包含一第一表面及一相對(duì)于該第一表面的第二表面，其中該第一表面具有一凹穴， 且該第一芯片是配置于該凹穴內(nèi)。該些連接點(diǎn)設(shè)于該第一表面及該凹穴的底部中至少一者 的表面，并與該多個(gè)第一焊墊電性相連。本發(fā)明的層疊封裝結(jié)構(gòu)的一實(shí)施例包含一具有前述第一實(shí)施例的凹穴芯片封裝 結(jié)構(gòu)的第一封裝元件及一第二封裝元件。第一封裝元件中另包含設(shè)于該第一封裝元件內(nèi)的 基板的第二表面上的多個(gè)第二焊墊及分別設(shè)于該多個(gè)第二焊墊上的多個(gè)第二金屬導(dǎo)電料， 例如是錫球或凸塊，而第二封裝元件是固定于該多個(gè)第二金屬導(dǎo)電料，并和第一封裝元件 電性相連。本發(fā)明的凹穴芯片封裝結(jié)構(gòu)的第二實(shí)施例包含多個(gè)芯片、一基板以及多個(gè)連接 點(diǎn)。各該多個(gè)芯片包含一有源面、一背面和設(shè)于該有源面上的多個(gè)焊墊?；灏坏谝槐?面及一相對(duì)于該第一表面的第二表面，其中該第一表面具有一凹穴及圍繞于該凹穴的至少 一個(gè)階梯表面，并該多個(gè)芯片是堆疊收容于該凹穴內(nèi)。該些連接點(diǎn)設(shè)于該第一表面、該凹穴
4的底部及該階梯表面中至少一者的表面，其中芯片的該些焊墊與該些連接點(diǎn)是電性相連。本發(fā)明的層疊封裝結(jié)構(gòu)的一實(shí)施例包含一具有前述第二實(shí)施例的凹穴芯片封裝 結(jié)構(gòu)的第一封裝元件及一第二封裝元件。第一封裝元件中另包含設(shè)于該第一封裝元件內(nèi)的 基板的第二表面上的多個(gè)第二焊墊及分別設(shè)于該多個(gè)第二焊墊上的多個(gè)第二金屬導(dǎo)電料， 例如是錫球或凸塊，而第二封裝元件是固定于該多個(gè)第二金屬導(dǎo)電料，并和第一封裝元件 電性相連。


為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下結(jié)合附圖對(duì)本發(fā)明的具 體實(shí)施方式作詳細(xì)說(shuō)明，其中圖1顯示本發(fā)明的第一實(shí)施例的打線(xiàn)接合的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖2顯示本發(fā)明的第二實(shí)施例的打線(xiàn)接合的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖3顯示本發(fā)明的第三實(shí)施例的利用打線(xiàn)接合的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖4顯示本發(fā)明的一實(shí)施例的倒裝焊的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖5和圖6顯示本發(fā)明的其他實(shí)施例的倒裝焊的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖7顯示本發(fā)明的第一實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖8顯示本發(fā)明的第二實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖9顯示本發(fā)明的第三實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖10顯示本發(fā)明的第四實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)的示意圖；圖11顯示本發(fā)明第一實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖12顯示本發(fā)明第二實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖13顯示本發(fā)明第三實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖14顯示本發(fā)明第四實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖15顯示本發(fā)明第五實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖16顯示本發(fā)明第六實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖17顯示本發(fā)明第七實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；圖18顯示本發(fā)明第八實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖；及圖19顯示本發(fā)明第九實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)的示意 圖。主要元件符號(hào)說(shuō)明IOa至IOj凹穴芯片封裝結(jié)構(gòu)12第一芯片
14Λ-Λ- ~· -H- LL 弟一心片
15Λ-Λ- ~‘ -H- LL 弟二心片
16粘膠層
18a至18g基板
20第一表面
22第二表面
24凹穴
26a、26b、26c、26d 連接點(diǎn)
27a焊錫材料
28焊墊
30金屬導(dǎo)電料
32底部
34導(dǎo)線(xiàn)
36a、36b 凸塊
38焊墊
40a、40b階梯表面
42弟 心/T
44凸塊
46,48 第二芯片
50Λ-Λ- ~‘ -H- LL 弟二心片
52第四芯片
54粘膠層
60a至60i 層疊封裝結(jié)構(gòu)
62a至62i第一封裝元件
64第二封裝元件
66-H-* LL 心片
68焊墊
70金屬導(dǎo)電料
122、142、152、422、462、502 有源面
124、144,444,504 背面
126、146、156、426、466、486、506 f
662有源面
664焊墊
具體實(shí)施例方式
圖1顯示本發(fā)明的第一實(shí)施例的打線(xiàn)接合的凹穴芯片封裝結(jié)構(gòu)IOa的示意圖。本 實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOa包含一第一芯片12、一第二芯片14、一粘膠層16及一 基板18a。基板18a包含一第一表面20、一相對(duì)于該第一表面20的第二表面22及一凹穴 24，凹穴24設(shè)于該第一表面20上，其是用于配置封裝芯片，借以使凹穴芯片封裝結(jié)構(gòu)IOa的高度降低，以達(dá)體積縮小的目的。第一表面20上另設(shè)置多個(gè)連接點(diǎn)26a和26b與焊墊28，焊墊28上可形成相對(duì)應(yīng)的金屬導(dǎo)電料30，例如是錫球或凸塊?；?8a的第二表面22 上另可設(shè)有多個(gè)焊墊38。第一芯片12與第二芯片14分別包含一有源面(122和142)及一背面(124和 144)，該些有源面(122和142)上具有多個(gè)焊墊(126和146)。第一芯片12與第二芯片14 是以堆疊的方式設(shè)置于凹穴芯片封裝結(jié)構(gòu)IOa中，其中第一芯片12是貼設(shè)于該凹穴24的 底部32，接著粘膠層16設(shè)于該第一芯片12的有源面122上，然后第二芯片14設(shè)于粘膠層 16上。而凹穴芯片封裝結(jié)構(gòu)IOa的電性連接的方式是以第一芯片12的該些焊墊126和第 二芯片14的該些焊墊146相對(duì)應(yīng)地與第一表面20上的該些連接點(diǎn)26a和26b電性相連。于本實(shí)施例中，凹穴24的深度d是依照不同設(shè)計(jì)而定，換言之，較佳的凹穴24的 深度d可使該些第一芯片12、第二芯片14與基板18a間有較佳的電性表現(xiàn)。為考量電性表 現(xiàn)，與第二芯片14的焊墊146相對(duì)應(yīng)的連接點(diǎn)26b上可設(shè)置一凸塊36a，該些凸塊例如可是 結(jié)線(xiàn)凸塊(stud bump)或者其他金屬凸塊。于另一實(shí)施例中，該凹穴芯片封裝結(jié)構(gòu)IOa也 可不需包含該凸塊36a。第一芯片12與第二芯片14間以粘膠層16粘接。于本案實(shí)施例中，粘膠層16可 約略覆蓋住整個(gè)第一芯片12的有源面122，且將連接于焊墊126的導(dǎo)線(xiàn)34的部份埋入于 其中。第一芯片12與第二芯片14的組合方式是先將粘膠層16貼附于第二芯片14的背面 144，待第一芯片12完成打線(xiàn)制程后，再以粘膠層16面向第一芯片12的方式將第二芯片14 貼附于其上。在一實(shí)施例中，粘膠層16可為薄膜覆蓋焊線(xiàn)(Film on Wire ；FOff)層，可降低 封裝高度與提供導(dǎo)線(xiàn)保護(hù)的功效而提升導(dǎo)線(xiàn)的穩(wěn)定度。上述該些第一芯片與第二芯片的組 合態(tài)樣可以為存儲(chǔ)器芯片與存儲(chǔ)器芯片的組合、存儲(chǔ)器芯片與控制芯片的組合、存儲(chǔ)器芯 片與特殊用途集成電路ASIC芯片的組合、存儲(chǔ)器芯片與DSP芯片的組合；其中該存儲(chǔ)器芯 片的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEI^ROM。圖2顯示本發(fā)明的第二實(shí)施例的打線(xiàn)接合的凹穴芯片封裝結(jié)構(gòu)IOb的示意圖。本 發(fā)明第二實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOb是與本發(fā)明第一實(shí)施例揭示的凹穴芯片封 裝結(jié)構(gòu)IOa具有類(lèi)似結(jié)構(gòu)，只是第二實(shí)施例中，設(shè)于基板18b的第一表面20上的凹穴24較 第一實(shí)施例中的凹穴24具有大的底部面積與較深的深度d'，使第二芯片表面可與基板的 一表面切齊。同樣地，凹穴24的深度d ‘可設(shè)計(jì)使該第一芯片、第二芯片14與基板具有較 佳的電性表現(xiàn)。第一芯片12上的焊墊126以相對(duì)應(yīng)的導(dǎo)線(xiàn)34連接至設(shè)于凹穴24的底部 32上的連接點(diǎn)26a，為考量電性表現(xiàn)，底部32上的連接點(diǎn)26a更可設(shè)有一凸塊36b，例如是 結(jié)線(xiàn)凸塊或者其他金屬凸塊。于另一實(shí)施例中，該凹穴芯片封裝結(jié)構(gòu)IOb也可不需包含該 凸塊36b。圖3顯示本發(fā)明的第三實(shí)施例的利用打線(xiàn)接合的凹穴芯片封裝結(jié)構(gòu)IOc的示意 圖。本發(fā)明第三實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOc包含第一芯片12、第二芯片14、第三 芯片15、多個(gè)層粘膠層16及一基板18c。第一芯片12、第二芯片14與第三芯片15分別包 含一有源面(122、142和152)，而各該些有源面(122、142和152)上包含多個(gè)焊墊(126、 146和156)。基板18c包含第一表面20、一相對(duì)于該第一表面20的第二表面22及一凹穴 24，凹穴24設(shè)于該第一表面20上。第一芯片12、第二芯片14與第三芯片15相疊設(shè)置且收 容于凹穴24中，其中第一芯片12、第二芯片14與第三芯片15的有源面(122、142和152)均背向凹穴24的底部32且兩相鄰芯片間設(shè)有粘膠層16。由于第一芯片12、第二芯片14 與第三芯片15是相疊設(shè)置，使其焊墊(126、146和156)呈階梯式分布，為縮短連接至焊墊 (126、146和156)的導(dǎo)線(xiàn)34的長(zhǎng)度，第一表面20上可設(shè)圍繞凹穴24的多個(gè)階梯表面(40a 和40b)，且于各階梯表面(40a和40b)上設(shè)有相對(duì)應(yīng)于該些焊墊(126、146)的連接點(diǎn)(26a 和26b)，又第一表面20上亦設(shè)有相對(duì)應(yīng)于焊墊156的連接點(diǎn)26c，借此達(dá)成縮短導(dǎo)線(xiàn)34的 長(zhǎng)度的目的。各階梯表面(40a和40b)的高度(或階梯級(jí)數(shù))可與相疊芯片的相對(duì)應(yīng)的階 層高度(或數(shù)量)配合設(shè)置，使各相疊芯片的焊墊(126、146和156)可以較佳的電連接路 徑連接至相對(duì)應(yīng)的連接點(diǎn)(26a、26b和26c)。第一表面20上可另設(shè)置多個(gè)焊墊28，焊墊28 上可形成相對(duì)應(yīng)的金屬導(dǎo)電料30例如是錫球或者凸塊。基板18c的第二表面22上則可另 設(shè)有多個(gè)焊墊38。圖4顯示本發(fā)明的一實(shí)施例的倒裝焊的凹穴芯片封裝結(jié)構(gòu)IOd的示意圖。本實(shí)施 例揭示的凹穴芯片封裝結(jié)構(gòu)IOd包含一第一芯片42及一基板18d。基板18d包含一第一 表面20、一相對(duì)于該第一表面20的第二表面22及設(shè)于該第一表面20上的一凹穴24。第 一芯片42包含一有源面422，該有源面422具有多個(gè)焊墊426。凹穴24的底部具有多個(gè)連 接點(diǎn)26a，該些連接點(diǎn)26a是與該些焊墊426相對(duì)應(yīng)，且各相對(duì)應(yīng)的連接點(diǎn)26a與焊墊426 間以一凸塊44電性相連。于本實(shí)施例中，該凸塊44是錫鉛凸塊、無(wú)鉛凸塊、結(jié)線(xiàn)凸塊、金凸 塊、金屬態(tài)樣的高分子凸塊、彈性凸塊或者是復(fù)合金屬凸塊。第一表面20上可另設(shè)置多個(gè) 焊墊28，而焊墊28上可形成相對(duì)應(yīng)的金屬導(dǎo)電料30例如是錫球或者凸塊?；?8d的第 二表面22上則另可設(shè)有多個(gè)焊墊38。圖5和圖6顯示本發(fā)明的其他實(shí)施例的倒裝焊的凹穴芯片封裝結(jié)構(gòu)(IOe和IOf) 的示意圖。圖5和圖6例示的凹穴芯片封裝結(jié)構(gòu)(IOe和IOf)與圖4例示的凹穴芯片封裝 結(jié)構(gòu)IOd具有類(lèi)似的構(gòu)造，惟三者的倒裝焊的技術(shù)方法不同。圖5例示的凹穴芯片封裝結(jié) 構(gòu)IOe內(nèi)，其第一芯片42的焊墊426與凹穴底部的連接點(diǎn)26a電性連接的凸塊44為銅柱， 該些從焊墊426凸伸的銅柱是焊接于相對(duì)應(yīng)的連接點(diǎn)26a，較佳地更可以利用一焊錫材料 27a (連接點(diǎn)26a上方的元件)以增進(jìn)接合。于其他實(shí)施例中，該銅柱表面也可配置一層由 金所組成的金屬層，利用熱壓合或者是超聲波鍵結(jié)方式使銅柱44與連接點(diǎn)26a接合，而不 需要焊錫材料27a。而圖6例示的凹穴芯片封裝結(jié)構(gòu)IOf內(nèi)，其第一芯片42的焊墊426與 凹穴底部的連接點(diǎn)26a電性連接的凸塊44為金凸塊。圖7顯示本發(fā)明的第一實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)IOg的示意圖。 本實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOg包含一第一芯片42、一第二芯片46及一基板18e。 基板18e包含一第一表面20、一相對(duì)于該第一表面20的第二表面22及一凹穴24，該凹穴 24設(shè)于該第一表面20上且其底部32設(shè)有多個(gè)連接點(diǎn)26a。第一芯片42的有源面422上 包含多個(gè)與連接點(diǎn)26a相對(duì)應(yīng)的焊墊426，其中連接點(diǎn)26a和相對(duì)應(yīng)的焊墊426間是以覆晶 技術(shù)電性相連。第二芯片46的背面464貼附于第一芯片42的背面424，其有源面462上包 含多個(gè)焊墊466，而該些焊墊466是以打線(xiàn)技術(shù)電性相連于設(shè)于基板18e的第一表面20且 周設(shè)于凹穴24的連接點(diǎn)26b。第一表面20另包含多個(gè)焊墊28，而焊墊28上可形成相對(duì)應(yīng) 的金屬導(dǎo)電料30?；?8e的第二表面22上可設(shè)有多個(gè)焊墊38。圖8顯示本發(fā)明的第二實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)IOh的示意圖。 本實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOh包含一第一芯片42、一第二芯片48及一基板18f。
8基板18f包含一第一表面20、一相對(duì)于該第一表面20的第二表面22及一凹穴24，該凹穴24 設(shè)于該第一表面20上且其底部32設(shè)有多個(gè)連接點(diǎn)26a。該凹穴24旁周設(shè)階梯表面40a， 其中該階梯表面40a設(shè)有多個(gè)連接點(diǎn)26b。第一芯片42的有源面422上包含多個(gè)與連接點(diǎn) 26a相對(duì)應(yīng)的焊墊426，其中連接點(diǎn)26a和相對(duì)應(yīng)的焊墊426間是以覆晶技術(shù)電性相連。第 二芯片48的有源面482上設(shè)有多個(gè)與連接點(diǎn)26b相對(duì)應(yīng)的焊墊486，其中連接點(diǎn)26b和相 對(duì)應(yīng)的焊墊486間是以覆晶技術(shù)電性相連。第一表面20另包含多個(gè)焊墊28，而焊墊28上 可形成相對(duì)應(yīng)的金屬導(dǎo)電料30。基板18f的第二表面22上可設(shè)有多個(gè)焊墊38。上述該些 第一芯片與第二芯片的組合態(tài)樣可以為存儲(chǔ)器芯片與存儲(chǔ)器芯片的組合、存儲(chǔ)器芯片與控 制芯片的組合、存儲(chǔ)器芯片與特殊用途集成電路ASIC芯片的組合、存儲(chǔ)器芯片與DSP芯片 的組合；其中該存儲(chǔ)器芯片的型態(tài)可為SRAM、DRAM、Flash、Mask ROM、EPROM或者EEPROM。圖9顯示本發(fā)明的第三實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)IOi的示意圖。 本實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOi包含一第一芯片42、一第二芯片48、一第三芯片50 及一基板18f?；?8f包含一第一表面20、一相對(duì)于該第一表面20的第二表面22及一凹 穴24，該凹穴24旁周設(shè)階梯表面40a。第一芯片42與第二芯片48是如圖8實(shí)施例所示， 分別以覆晶技術(shù)電性相連于凹穴24的底部與階梯表面40a。第三芯片50以其背面504貼 附于第二芯片48，且第三芯片50的有源面502上的焊墊506是以打線(xiàn)技術(shù)電性連接至第一 表面20上的連接點(diǎn)26c。連接點(diǎn)26c上更例如可設(shè)有凸塊36b，例如是結(jié)線(xiàn)凸塊或者是錫 鉛凸塊或者無(wú)鉛凸塊，以增進(jìn)電連接特性。于另一實(shí)施例中，該凹穴芯片封裝結(jié)構(gòu)IOi也可 不需包含該凸塊36b。第一表面20另包含多個(gè)焊墊28，而焊墊28上可形成相對(duì)應(yīng)的金屬導(dǎo)電料30?；?板18f的第二表面22上可設(shè)有多個(gè)焊墊38。圖10顯示本發(fā)明的第四實(shí)施例的多芯片堆疊的凹穴芯片封裝結(jié)構(gòu)IOj的示意圖。 本實(shí)施例揭示的凹穴芯片封裝結(jié)構(gòu)IOj包含一第一芯片42、一第二芯片48、一第三芯片50、 一第四芯片52、一粘膠層54及一基板18g?；?8g包含一第一表面20、一相對(duì)于該第一 表面20的第二表面22及一凹穴24，該凹穴24旁周設(shè)多個(gè)階梯表面40a和40b。第一芯片 42和第二芯片48分別以覆晶技術(shù)電性相連于凹穴24的底部與階梯表面40a。第三芯片50 如圖9所示貼附于第二芯片48，并以打線(xiàn)技術(shù)電性連接至階梯表面40b上的連接點(diǎn)26c，而 粘膠層54包覆第三芯片的打線(xiàn)的一部份。本實(shí)施例中，粘膠層54可為薄膜覆蓋導(dǎo)線(xiàn)(Film on Wire ;F0W)層，可降低封裝高度與提供導(dǎo)線(xiàn)保護(hù)的功效而提升導(dǎo)線(xiàn)的穩(wěn)定度。連接點(diǎn) 26c上更例如可設(shè)有凸塊36b例如是結(jié)線(xiàn)凸塊或者是錫鉛凸塊或者無(wú)鉛凸塊，以增進(jìn)電連 接特性。第四芯片52以粘膠層54粘著于第三芯片50的有源面502上，并以打線(xiàn)技術(shù)電性 連接至第一表面20上的連接點(diǎn)26d。第一表面20另包含多個(gè)焊墊28，而焊墊28上可形成 相對(duì)應(yīng)的金屬導(dǎo)電料30。基板18g的第二表面22上可設(shè)有多個(gè)焊墊38。上述該些第一芯 片、第二芯片、第三芯片與第四芯片的組合態(tài)樣可以為存儲(chǔ)器芯片與存儲(chǔ)器芯片的組合、存 儲(chǔ)器芯片與控制芯片的組合、存儲(chǔ)器芯片與特殊用途集成電路ASIC芯片的組合、存儲(chǔ)器芯 片與DSP芯片的組合；其中該存儲(chǔ)器芯片的型態(tài)可為SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEI3ROM。圖11顯示本發(fā)明第一實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)(Package on Package) 60a的示意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60a包含第一封裝元件62a及第二封裝元件64。第一封裝元件62a具有凹穴芯片封裝結(jié)構(gòu)，其包含一芯片66及一基板18a?；?板18a的第一表面20上具有一凹穴24，芯片66配置于該凹穴24，并以打線(xiàn)技術(shù)將芯片66 上位于有源面662的焊墊664電性連接于第一表面20上的連接點(diǎn)26a，較佳地，該焊墊664 更可配置有一凸塊例如是結(jié)線(xiàn)凸塊，以增進(jìn)打線(xiàn)接合能力跟電連接特性。于另一實(shí)施例中， 該凹穴芯片封裝結(jié)構(gòu)IOj也可不需包含該凸塊。基板18a的第二表面22包含多個(gè)焊墊68，該些焊墊68分別設(shè)有相對(duì)應(yīng)的多個(gè)金 屬導(dǎo)電料70。在本實(shí)施例中，第二封裝元件64與第一封裝件62a結(jié)構(gòu)相同，在此不多贅述。 利用該些金屬導(dǎo)電料70，第一封裝元件62a及第二封裝元件64得電性連接。于其他實(shí)施例 中，第二封裝件的架構(gòu)也可不同于第一封裝件62a。圖12顯示本發(fā)明第二實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60b的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60b包含第一封裝元件62b及第二封裝元件64。第一封 裝元件62b與第二封裝元件64是具有如圖3所示的凹穴芯片封裝結(jié)構(gòu)10c，其第二表面22 上的焊墊38設(shè)有多個(gè)對(duì)應(yīng)的金屬導(dǎo)電料70。第一封裝元件62b及第二封裝元件64利用該 些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不同于第一封 裝元件62b。圖13顯示本發(fā)明第三實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60c的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60c包含第一封裝元件62c及第二封裝元件64。第一封裝 元件62c及第二封裝元件64具有如圖4所示的凹穴芯片封裝結(jié)構(gòu)18d，其第二表面22上的 焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。第一封裝元件62c及第二封裝元件64利用該 些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不同于第一封 裝元件62c。圖14顯示本發(fā)明第四實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60d的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60d包含第一封裝元件62d及第二封裝元件64。第一封裝 元件62d及第二封裝元件64具有如圖5所示的凹穴芯片封裝結(jié)構(gòu)10e，其第二表面22上的 焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。第一封裝元件62d及第二封裝元件64利用該 些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不同于第一封 裝元件62d。圖15顯示本發(fā)明第五實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60e的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60e包含第一封裝元件62e及第二封裝元件64。第一封裝 元件62e及第二封裝元件64具有如圖6所示的凹穴芯片封裝結(jié)構(gòu)IOf，其第二表面22上的 焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。第一封裝元件62e及第二封裝元件64利用該 些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不同于第一封 裝元件62d。圖16顯示本發(fā)明第六實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60f的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60f包含第一封裝元件62f及第二封裝元件64。第一封裝 元件62f及第二封裝元件64具有如圖7所示的凹穴芯片封裝結(jié)構(gòu)10g，其第二表面22上的 焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。第一封裝元件62f及第二封裝元件64利用該 些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不同于第一封 裝元件62f。
圖17顯示本發(fā)明第七實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60g的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60g包含第一封裝元件62g及第二封裝元件64。第一封裝 元件62g及第二封裝元件64具有如圖8所示的凹穴芯片封裝結(jié)構(gòu)10h，其基板18f的第二 表面22上的焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。第一封裝元件62g及第二封裝元 件64利用該些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不 同于第一封裝元件62f。圖18顯示本發(fā)明第八實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60h的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60h包含第一封裝元件62h及第二封裝元件64。第一封裝 元件62h及第二封裝元件64具有如圖9所示的凹穴芯片封裝結(jié)構(gòu)10i，其基板18f的第二 表面22上的焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。于另一實(shí)施例的層疊封裝結(jié)構(gòu) 中，該第一封裝元件62h也可不需包含該連接點(diǎn)上的凸塊36b。第一封裝元件62h及第二封裝元件64利用該些金屬導(dǎo)電料70電性連接。于其他 實(shí)施例中，第二封裝元件64的架構(gòu)也可不同于第一封裝元件62f。圖19顯示本發(fā)明第九實(shí)施例的具有凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)60i的示 意圖。本實(shí)施例的層疊封裝結(jié)構(gòu)60i包含第一封裝元件62i及第二封裝元件64。第一封裝 元件62i及第二封裝元件64具有如圖10所示的凹穴芯片封裝結(jié)構(gòu)IOj，其基板18g的第二 表面22上的焊墊38設(shè)有多個(gè)對(duì)應(yīng)的多個(gè)金屬導(dǎo)電料70。第一封裝元件62i及第二封裝元 件64利用該些金屬導(dǎo)電料70電性連接。于其他實(shí)施例中，第二封裝元件64的架構(gòu)也可不 同于第一封裝元件62f。于另一實(shí)施例的層疊封裝結(jié)構(gòu)中，該第一封裝元件62i也可不需包 含該連接點(diǎn)上的凸塊36b。一實(shí)施例中，圖11至圖19揭示的第二封裝元件64亦可具有凹穴芯片封裝結(jié)構(gòu)。 上述該些第一封裝元件與第二封裝元件的組合態(tài)樣可以為存儲(chǔ)器芯片封裝元件與存儲(chǔ)器 芯片封裝元件的組合、存儲(chǔ)器芯片封裝元件與控制芯片封裝元件的組合、存儲(chǔ)器芯片封裝 元件與特殊用途集成電路ASIC芯片封裝元件的組合、存儲(chǔ)器芯片封裝元件與DSP芯片封裝 元件的組合；其中該存儲(chǔ)器芯片封裝元件的型態(tài)可為SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEI3ROM。上述各實(shí)施例中，基板的材質(zhì)可為有機(jī)材質(zhì)、陶瓷、玻璃、硅或金屬等。綜上所述，借由本發(fā)明揭示的凹穴芯片封裝結(jié)構(gòu)可降低芯片封裝后的高度，故可 增加運(yùn)用此結(jié)構(gòu)的電子產(chǎn)品的移動(dòng)性。凹穴芯片封裝結(jié)構(gòu)中具有較佳電連接路徑的設(shè)計(jì)， 故可提高該電子產(chǎn)品的性能且不會(huì)造成信號(hào)傳遞不良。同時(shí)本發(fā)明揭示粘膠層可為薄膜覆 蓋焊線(xiàn)(Film on Wire ；FOff)層，因此可降低封裝高度與提供導(dǎo)線(xiàn)保護(hù)的功效而提升導(dǎo)線(xiàn)的 穩(wěn)定度。本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點(diǎn)已揭示如上，然而熟悉本項(xiàng)技術(shù)的人士仍可能基于 本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因此，本發(fā)明的保護(hù)范圍 應(yīng)不限于實(shí)施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換及修飾，并為所附的權(quán) 利要求書(shū)所涵蓋。
權(quán)利要求
一種凹穴芯片封裝結(jié)構(gòu)，包含一個(gè)第一芯片，包含一第一有源面、一第一背面和設(shè)于該第一有源面上的多個(gè)第一焊墊；一基板，包含一第一表面及一相對(duì)于該第一表面的第二表面，其中該第一表面具有一凹穴，并該第一芯片是配置于該凹穴；以及多個(gè)連接點(diǎn)，設(shè)于該第一表面及該凹穴的底部中至少一者的表面；其中，該多個(gè)第一焊墊與該多個(gè)連接點(diǎn)是電性相連。
2.根據(jù)權(quán)利要求1的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含多個(gè)凸塊，其中該多個(gè)第 一焊墊與該多個(gè)連接點(diǎn)是借由該多個(gè)凸塊而彼此電性相連。
3.根據(jù)權(quán)利要求2的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含一個(gè)第二芯片及多個(gè)第 一導(dǎo)線(xiàn)，其中該第二芯片包含一第二有源面、一第二背面和設(shè)于該第二有源面上的多個(gè)第 二焊墊，又該第二背面和該第一背面相接合，并該多個(gè)第二焊墊與該多個(gè)第一連接點(diǎn)是借 由該多個(gè)第一導(dǎo)線(xiàn)而彼此電性相連。
4.根據(jù)權(quán)利要求1的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含一個(gè)第二芯片、多個(gè)導(dǎo)線(xiàn) 及一粘膠層，其中該第二芯片包含一第二有源面、一第二背面和設(shè)于該第二有源面上的多 個(gè)第二焊墊，又該第二背面和該第一有源面借由該粘膠層相接合，并該多個(gè)第一焊墊及該 多個(gè)第二焊墊是借由該多個(gè)導(dǎo)線(xiàn)與該多個(gè)連接點(diǎn)電性相連。
5.根據(jù)權(quán)利要求4的凹穴芯片封裝結(jié)構(gòu)，其特征在于，該粘膠層是一薄膜覆蓋焊線(xiàn)層。
6.根據(jù)權(quán)利要求3或4的凹穴芯片封裝結(jié)構(gòu)，其特征在于，該些芯片的組合態(tài)樣可以 為存儲(chǔ)器芯片與存儲(chǔ)器芯片的組合、存儲(chǔ)器芯片與控制芯片的組合、存儲(chǔ)器芯片與特殊用 途集成電路ASIC芯片的組合、存儲(chǔ)器芯片與DSP芯片的組合；其中該存儲(chǔ)器芯片的型態(tài)為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEPROM。
7.一種層疊封裝結(jié)構(gòu)，包含一具有權(quán)利要求1至5任一項(xiàng)的凹穴芯片封裝結(jié)構(gòu)的第一封裝元件，其中該第一封裝 元件另包含設(shè)于該基板的該第二表面上的多個(gè)第二焊墊及分別設(shè)于該多個(gè)第二焊墊上的 多個(gè)第二金屬導(dǎo)電料；以及 一第二封裝元件；其中，該第二封裝元件是固定于該多個(gè)第二金屬導(dǎo)電料，并和該第一封裝元件電性相連。
8.根據(jù)權(quán)利要求7的層疊封裝結(jié)構(gòu)，其特征在于，該第二封裝元件具有權(quán)利要求1至5 任一項(xiàng)的凹穴芯片封裝結(jié)構(gòu)。
9.根據(jù)權(quán)利要求7的層疊封裝結(jié)構(gòu)，其特征在于，該些第一封裝元件與該第二封裝元 件的組合態(tài)樣可以為存儲(chǔ)器芯片封裝元件與存儲(chǔ)器芯片封裝元件的組合、存儲(chǔ)器芯片封裝 元件與控制芯片封裝元件的組合、存儲(chǔ)器芯片封裝元件與特殊用途集成電路ASIC芯片封 裝元件的組合、或存儲(chǔ)器芯片封裝元件與DSP芯片封裝元件的組合；其中該存儲(chǔ)器芯片封 裝元件的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEraOM。
10.一種凹穴芯片封裝結(jié)構(gòu)，包含多個(gè)芯片，各芯片包含一有源面、一背面和設(shè)于該有源面上的多個(gè)焊墊； 一基板，包含一第一表面及一相對(duì)于該第一表面的第二表面，其中該第一表面具有一凹穴及圍繞于該凹穴的至少一個(gè)階梯表面，并該多個(gè)芯片是堆疊收容于該凹穴內(nèi)；以及 多個(gè)連接點(diǎn)，設(shè)于該第一表面、該凹穴的底部及該階梯表面中至少一者的表面； 其中該多個(gè)焊墊與該多個(gè)連接點(diǎn)是電性相連。
11.根據(jù)權(quán)利要求10的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含多個(gè)金屬導(dǎo)線(xiàn)，其中該 多個(gè)芯片的多個(gè)焊墊分別借由該多個(gè)金屬導(dǎo)線(xiàn)電性相連至對(duì)應(yīng)的該階梯表面上的該多個(gè) 連接點(diǎn)、該第一表面上的該多個(gè)連接點(diǎn)及/或該凹穴的該底部的該多個(gè)連接點(diǎn)。
12.根據(jù)權(quán)利要求11的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含至少一粘膠層，兩相鄰 該芯片的該有源面及該背面借由該粘膠層相接合。
13.根據(jù)權(quán)利要求12的凹穴芯片封裝結(jié)構(gòu)，其特征在于，該粘膠層是一薄膜覆蓋焊線(xiàn)層。
14.根據(jù)權(quán)利要求10的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含多個(gè)凸塊，其中該多個(gè) 焊墊與該多個(gè)連接點(diǎn)系借由該多個(gè)凸塊而彼此電性相連。
15.根據(jù)權(quán)利要求10的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含多個(gè)金屬導(dǎo)線(xiàn)及多個(gè) 凸塊，其中一部分的該多個(gè)芯片的該多個(gè)焊墊借由該多個(gè)金屬導(dǎo)線(xiàn)電性相連至對(duì)應(yīng)的該多 個(gè)連接點(diǎn)，另一部份的該多個(gè)芯片的該多個(gè)焊墊借由該多個(gè)凸塊電性相連至對(duì)應(yīng)的該多個(gè) 連接點(diǎn)。
16.根據(jù)權(quán)利要求15的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含至少一薄膜覆蓋焊線(xiàn) 層，兩相鄰該芯片的一該有源面及一該背面借由該薄膜覆蓋焊線(xiàn)層相接合。
17.根據(jù)權(quán)利要求15的凹穴芯片封裝結(jié)構(gòu)，其特征在于，還包含至少一粘著層，兩相鄰 該芯片的兩該背面借由該粘著層相接合。
18.根據(jù)權(quán)利要求10的凹穴芯片封裝結(jié)構(gòu)，其特征在于，該些芯片的組合態(tài)樣可以為 存儲(chǔ)器芯片與存儲(chǔ)器芯片的組合、存儲(chǔ)器芯片與控制芯片的組合、存儲(chǔ)器芯片與特殊用途 集成電路ASIC芯片的組合或存儲(chǔ)器芯片與DSP芯片的組合；其中該存儲(chǔ)器芯片的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEPROM。
19.一種層疊封裝結(jié)構(gòu)，包含一具有權(quán)利要求10至17任一項(xiàng)的凹穴芯片封裝結(jié)構(gòu)的第一封裝元件，其中該第一封 裝元件另包含設(shè)于該基板的該第二表面上的多個(gè)第二焊墊及分別設(shè)于該多個(gè)第二焊墊上 的多個(gè)第二金屬導(dǎo)電材；以及 一第二封裝元件；其中，該第二封裝元件是固定于該多個(gè)第二金屬導(dǎo)電材，并和該第一封裝元件電性相連。
20.根據(jù)權(quán)利要求19的層疊封裝結(jié)構(gòu)，其特征在于，該第二封裝元件具有權(quán)利要求10 至17任一項(xiàng)的凹穴芯片封裝結(jié)構(gòu)。
21.根據(jù)權(quán)利要求19的層疊封裝結(jié)構(gòu)，其特征在于，該些第一封裝元件與該第二封裝 元件的組合態(tài)樣可以為存儲(chǔ)器芯片封裝元件與存儲(chǔ)器芯片封裝元件的組合、存儲(chǔ)器芯片封 裝元件與控制芯片封裝元件的組合、存儲(chǔ)器芯片封裝元件與特殊用途集成電路ASIC芯片 封裝元件的組合、或存儲(chǔ)器芯片封裝元件與DSP芯片封裝元件的組合；其中該存儲(chǔ)器芯片 封裝元件的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEI^ROM。
全文摘要
本發(fā)明揭示一種凹穴芯片封裝結(jié)構(gòu)，其包含一個(gè)第一芯片、一基板以及多個(gè)連接點(diǎn)。該第一芯片包含一第一有源面、一第一背面和設(shè)于該第一有源面上的多個(gè)第一焊墊。該基板包含一第一表面及一相對(duì)于該第一表面的第二表面，其中該第一表面具有一凹穴，且該第一芯片是配置于該凹穴內(nèi)。該些連接點(diǎn)設(shè)于該第一表面及該凹穴的底部中至少一者的表面，并與該多個(gè)第一焊墊電性相連。本發(fā)明還揭示一種使用該凹穴芯片封裝結(jié)構(gòu)的層疊封裝結(jié)構(gòu)。
文檔編號(hào)H01L23/13GK101872749SQ20091013851
公開(kāi)日2010年10月27日 申請(qǐng)日期2009年4月24日 優(yōu)先權(quán)日2009年4月24日
發(fā)明者侯博凱, 劉安鴻, 吳政庭, 杜武昌 申請(qǐng)人:南茂科技股份有限公司;百慕達(dá)南茂科技股份有限公司