專利名稱：凹穴芯片封裝結構及使用其的層疊封裝結構的制作方法
技術領域：
本發(fā)明是關于一種半導體芯片的封裝結構，特別是關于一種凹穴芯片封裝結構及 使用凹穴芯片封裝結構的層疊封裝結構。
背景技術：
多芯片模組化封裝技術是將兩個或兩個以上的半導體芯片組合在單一封裝結構 中，借由此多芯片封裝成單一封裝結構的技術，不僅可縮減原有集成電路封裝后的所占體 積，促進高性能電子產(chǎn)品的移動性，并可因多芯片封裝結構可減少芯片間連接線路的長度、 降低信號延遲以及存取時間而提升電性功能。然而，傳統(tǒng)的多芯片模組封裝是于一平面基板，將多芯片模組封裝成一厚的封裝 體。多芯片模組的封裝技術可包含如打線封裝技術(wire bondingtechnology)、倒裝芯片 封裝技術(flip chip bonding technology)及直通娃晶穿孑L封裝技術(through silicon via bonding technology)等。雖然多芯片模組的結構可將原本個別獨立的芯片所需的體 積加以減縮，可是堆疊的多芯片仍因具有突出的厚度而使利用多芯片模組讓體積縮小的成 效受限，造成發(fā)展高性能的可攜式電子裝置的困擾。另外，多芯片模組可運用前述封裝技術進行封裝，也可混用前述封裝技術進行封 裝。例如，多芯片模組中，部份芯片可利用直通硅晶穿孔封裝技術，然后，再將其他的芯片以 堆疊的方式，利用打線封裝技術進行封裝。然，以直通硅晶穿孔封裝技術封裝的多個芯片將 使堆疊于其上、利用打線封裝技術進行封裝的芯片的電路連接路徑增長，而影響多芯片模 組的信號傳遞品質。鑒于上述的問題，需要針對多芯片模組的封裝技術，開發(fā)出能更進一步縮小體積 且不會造成信號傳遞不良的封裝結構。

發(fā)明內容
本發(fā)明揭示一種凹穴芯片封裝結構，其能使多芯片模組更進一步縮小封裝后的體 積，并能減少導線信號傳遞路徑而使其保持信號傳輸品質。本發(fā)明的凹穴芯片封裝結構的第一實施例包含多個第一芯片、一基板以及多個連 接點。各該第一芯片包含多個通孔、填充于該多個通孔內的多個導通柱及配置各該導通柱 兩端面的多個第一接墊，并且兩相鄰該第一芯片的該多個第一接墊是相互電性導接。該基 板包含一第一表面及一相對于該第一表面的第二表面，其中該第一表面具有至少一凹穴。 該些連接點設于該第一表面及該凹穴的底部中至少一者的表面，其中該多個第一芯片中一 者與該多個連接點是借由該多個第一接墊而電性相連。本發(fā)明的層疊封裝結構的第一實施例包含一具有前述第一實施例的凹穴芯片封 裝結構的第一封裝元件及一第二封裝元件。第一封裝元件中另包含設于該第一封裝元件內 的基板的第二表面上的多個第二焊墊及分別設于該多個第二焊墊上的多個第二金屬導電 料，而第二封裝元件是固定于該多個第二金屬導電料，并和第一封裝元件電性相連。
本發(fā)明的凹穴芯片封裝結構的第二實施例包含多個第一芯片、一第二芯片、一基 板以及多個連接點。各該第一芯片包含多個通孔、填充于該多個通孔內的多個導通柱及配 置于各該導通柱兩端面的多個第一接墊，并且兩相鄰該第一芯片的該多個第一接墊是相互 電性導接。該第二芯片，包含一第二有源面、一第二背面和設于該第二有源面上的多個第二 焊墊?；灏坏谝槐砻婕耙幌鄬τ谠摰谝槐砻娴牡诙砻?，其中該第一表面具有一凹 穴及圍繞于該凹穴的至少一個階梯表面，該多個第一芯片是堆疊配置于該凹穴內。該些連 接點設于該第一表面、該凹穴的底部及該階梯表面中至少一者的表面，其中該多個第二焊 墊與該階梯表面的該多個連接點系電性相連。本發(fā)明的層疊封裝結構的第二實施例包含一具有前述第二實施例的凹穴芯片封 裝結構的第一封裝元件及一第二封裝元件。第一封裝元件中另包含設于該第一封裝元件內 的基板的第二表面上的多個第二焊墊及分別設于該多個第二焊墊上的多個第二金屬導電 料，而第二封裝元件是固定于該多個第二金屬導電料，并和第一封裝元件電性相連。本發(fā)明的凹穴芯片封裝結構的第三實施例包含多個第一芯片、多個第二芯片、一 基板以及多個連接點。各該第一芯片包含多個通孔、填充于該多個通孔內的多個導通柱及 配置于各該導通柱兩端面的多個第一接墊，并且兩相鄰該第一芯片的該多個第一接墊是相 互電性導接。各該第二芯片包含多個第二通孔、填充于該多個第二通孔內的多個第二導通 柱及配置于各該導通柱兩端面的多個第二接墊，并且兩相鄰該第二芯片的該多個第二接墊 是相互電性導接?；灏坏谝槐砻婕耙幌鄬τ谠摰谝槐砻娴牡诙砻妫渲性摰谝槐?面具有至少一凹穴及圍繞于該凹穴的至少一個階梯表面，該多個第一芯片是堆疊配置于該 凹穴內。該些連接點設于該第一表面、該凹穴的底部及該階梯表面中至少一者的表面，其中 該多個第二芯片的一者的該第二接墊與該階梯表面的該多個連接點是電性相連。本發(fā)明的層疊封裝結構的第三實施例包含一具有前述第三實施例的凹穴芯片封 裝結構的第一封裝元件及一第二封裝元件。第一封裝元件中另包含設于該第一封裝元件內 的基板的第二表面上的多個第二焊墊及分別設于該多個第二焊墊上的多個第二金屬導電 料，而第二封裝元件是固定于該多個第二金屬導電料，并和第一封裝元件電性相連。


為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，以下結合附圖對本發(fā)明的具 體實施方式作詳細說明，其中圖IA顯示本發(fā)明的第一實施例的凹穴芯片封裝結構的示意圖；圖IB顯示圖IA中I處的局部放大圖；圖2顯示本發(fā)明的第二實施例的凹穴芯片封裝結構的示意圖；圖3顯示本發(fā)明的第三實施例的凹穴芯片封裝結構的示意圖；圖4顯示本發(fā)明的第四實施例的凹穴芯片封裝結構的示意圖；圖5顯示本發(fā)明的第五實施例的凹穴芯片封裝結構的示意圖；圖6顯示本發(fā)明的第六實施例的凹穴芯片封裝結構的示意圖；圖7顯示本發(fā)明的第七實施例的凹穴芯片封裝結構的示意圖；圖8顯示本發(fā)明第一實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意圖；圖9顯示本發(fā)明第二實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意6
圖10顯示本發(fā)明第三實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意 圖；圖11顯示本發(fā)明第四實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意 圖；圖12顯示本發(fā)明第五實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意 圖；圖13顯示本發(fā)明第六實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意 圖；及圖14顯示本發(fā)明第七實施例的具有凹穴芯片封裝結構的層疊封裝結構的示意 圖。主要元件符號說明
IOa至IOg凹穴芯片封裝結構12第一芯片14a、14b、14c基板16a、16b、16c連接點18通孔20導通柱22第一接墊24第一表面26第二表面28凹穴30a、30b焊墊31第二芯片32金屬導電料34導線36第二芯片38凸塊40、40a、40b階梯表面42第二芯片44通孔46導通柱48凸塊50第三芯片54導線56第四芯片58導線60粘膠層70a至70g層疊封裝結構72a至72g第一封裝元件
74第二封裝元件76金屬導電料312、362、502、562 有源面314、364、504、564 背面316、366、506、566 焊墊
具體實施例方式圖IA顯示本發(fā)明的第一實施例的凹穴芯片封裝結構IOa的示意圖，而圖IB為圖 IA中I處的局部放大圖。本實施例揭示的凹穴芯片封裝結構IOa包含多個第一芯片12、一 基板14a以及多個連接點16a。各第一芯片12包含多個通孔18、填充于該多個通孔18內的 多個導通柱20及配置于該導通柱20兩端的多個第一接墊22。該第一接墊的配置于芯片表 面有幾種態(tài)樣，一種為雙面接墊凹設于該芯片表面(未繪示)，另一種為一側的接墊凹設于 芯片表面而相對一側的接墊凸設于芯片表面(未繪示)，再一種為雙面接墊凸設于芯片表 面，如圖1B。該些第一芯片12是堆疊設置，而兩相鄰的第一芯片12的相抵接的第一接墊22 是相互電性接合。較佳地，兩相鄰的第一芯片12的第一接墊22更可透過一導電材，例如是 錫鉛或無鉛焊料或者其他金屬復合凸塊或彈性凸塊而相互接合?；?4a包含一第一表面 24及一相對于該第一表面24的第二表面26，其中該第一表面24具有一凹穴28，該些堆疊 的第一芯片12是配置于該凹穴28內。凹穴28的底部設有連接點16a，而多個第一芯片12 中一者以其部份的第一接墊22與該多個連接點16a電性相連。舉例言，堆疊的多個第一芯 片12中，位于底部的第一芯片12，其以面向凹穴底部的第一凸塊22電性連接于該些連接點 16a。將該多個第一芯片12置放于該凹穴28中，可使凹穴芯片封裝結構IOa的高度降低， 以達體積縮小的目的。第一表面24上另設置多個焊墊30a，焊墊30a上可形成相對應的金 屬導電料32例如是錫球或凸塊?；?4a的第二表面26上另可設有多個焊墊30b。本實 施例中的第一芯片可為存儲器芯片，其型態(tài)例如為SRAM、DRAM、Flash、Mask ROM、EPROM或 者EEPROM其中一者。圖2顯示本發(fā)明的第二實施例的凹穴芯片封裝結構IOb的示意圖。本發(fā)明第二實 施例揭示的凹穴芯片封裝結構IOb包含多個第一芯片12、一個第二芯片31、多個導線34、一 基板14a以及多個連接點16a?；?4a包含一第一表面24及一相對于該第一表面24的 第二表面26，其中該第一表面24具有一凹穴28。該些第一芯片12相疊設置，且相鄰的第 一芯片12以配置于貫穿該些第一芯片12的多個導通柱20的兩端面的第一接墊22接合。 較佳地，兩相鄰的第一芯片12的第一接墊22更可透過一導電材，例如是錫鉛或無鉛焊料或 者其他金屬復合凸塊或彈性凸塊而相互接合。堆疊的第一芯片12配置于該凹穴28中，并 以其底部的第一芯片12上、面向凹穴底部的第一接墊22電性相連于設于凹穴底部的連接 點16a，于其他實施例中，該第一接墊更可透過一導電材，例如是錫鉛或無鉛焊料而與凹穴 底部的連接點16a接合?；蛘?，該第一接墊22表面也可配置一層由金所組成的金屬層，利 用熱壓合或者是超聲波鍵結方式使第一接墊22與連接點16a接合。第二芯片31包含一有 源面312、一背面314和設于該有源面312上的多個焊墊316。第二芯片31以其背面314 接合于該多個第一芯片中一者。于本實施例中，第二芯片31以其背面314接合于頂部的第 一芯片12。第一表面24上另設置多個連接點16b和焊墊30a，各連接點16b以相對應的導線34連接于相對應的第二芯片31上的焊墊316。焊墊30a上可形成相對應的金屬導電料 32例如是錫球或是凸塊。基板14a的第二表面26上另可設有多個焊墊30b。圖3顯示本發(fā)明的第三實施例的凹穴芯片封裝結構IOc的示意圖。本發(fā)明第三實 施例揭示的凹穴芯片封裝結構IOc包含多個第一芯片12、一個第二芯片36、一基板14a以 及多個連接點16a和16b?；?4a包含一第一表面24及一相對于該第一表面24的第二 表面26，其中該第一表面24具有一凹穴28。連接點16a設于該凹穴28的底部，而連接點 16b則設于該第一表面24、鄰近于該凹穴28處。該些第一芯片12相疊設置，且相鄰的該些 第一芯片12以配置于貫穿該些第一芯片12的多個導通柱20的兩端面的第一接墊22接合。 較佳地，兩相鄰的第一芯片12的第一接墊22更可透過一導電材而相互接合。堆疊的第一 芯片12配置于該凹穴28中，并以其底部的第一芯片12上、面向凹穴底部的第一接墊22電 性相連于凹穴底部的連接點16a，于其他實施例中，該第一接墊更可透過一導電材，例如是 錫鉛或無鉛焊料而與凹穴底部的連接點16a接合。第二芯片36包含一有源面362、一背面 364和設于該有源面362上的多個焊墊366。各連接點16b上可設有相對應的凸塊38，而第 二芯片36以其焊墊366，借由該多個凸塊38而電性相連于相對應的連接點16b。于本案實 施例中，凸塊38可為銅柱、金凸塊、無鉛凸塊、結線凸塊、金屬態(tài)樣的高分子凸塊、彈性凸塊 或者是復合金屬凸塊。第一表面24上另設置多個焊墊30a，焊墊30a上可形成相對應的金 屬導電材32。基板14a的第二表面26上另可設有多個焊墊30b。圖4顯示本發(fā)明的第四實施例的凹穴芯片封裝結構IOd的示意圖。本實施例揭示 的凹穴芯片封裝結構IOd包含多個第一芯片12、一個第二芯片36、一基板14b以及多個連 接點16a和16b?；?4b包含一第一表面24、一階梯表面40及一相對于該第一表面24 的第二表面26，其中該第一表面24具有一凹穴28，且該階梯表面40周設于該凹穴28。連 接點16a設于該凹穴28的底部，而連接點16b則設于該階梯表面40。該些第一芯片12相 疊設置，且相鄰的該些第一芯片12以配置于貫穿該些第一芯片12的多個導通柱20的兩端 面的多個第一接墊22接合，于其他實施例中，該些第一接墊更可透過一導電材，例如是錫 鉛或無鉛焊料或者金屬復合凸塊或彈性凸塊彼此電性接合。堆疊的第一芯片12配置于該 凹穴28中，并以其底部的第一芯片12上、面向凹穴底部的第一接墊22電性相連于凹穴底 部的連接點16a，當然該些第一接墊22也可透過一導電材而與該連接點16a電性接合。第 二芯片36包含一有源面362、一背面364和設于該有源面362上的多個焊墊366。各連接 點16b上可設有相對應的凸塊38，而第二芯片36以其焊墊366，借由該多個凸塊38電性相 連于相對應的連接點16b。于本案實施例中，凸塊38可為焊料。第一表面24上另設置多個 焊墊30a，焊墊30a上可形成相對應的金屬導電料32?；?4b的第二表面26上另可設有 多個焊墊30b。本實施例除借由凹穴28降低堆疊的第一芯片12的高度外，利用在凹穴28 旁設置一階梯表面40，使接合于該階梯表面40且位于該些第一芯片12上的第二芯片36高 度亦降低，而形成低高度(lowprofile)的封裝體。圖5顯示本發(fā)明的第五實施例的凹穴芯片封裝結構IOe的示意圖。本實施例揭示 的凹穴芯片封裝結構IOe包含多個第一芯片12、多個第二芯片42、一基板14b以及多個連 接點16a和16b?；?4b包含一第一表面24、一階梯表面40及一相對于該第一表面24 的第二表面26，其中該第一表面24具有一凹穴28，而該階梯表面40周設于該凹穴28。連 接點16a設于該凹穴28的底部，而連接點16b則設于該階梯表面40。各該第一芯片12包含多個第一通孔18、填充于該多個第一通孔18內的多個第一導通柱20及配置于各該第一 導通柱20兩端面的多個第一接墊22，并且兩相鄰該第一芯片12的該多個第一接墊22是相 互電性接合。較佳地，兩相鄰的第一芯片12的第一接墊更可透過一導電材，例如是錫鉛或 無鉛焊料或金屬凸塊而相互接合。堆疊的第一芯片12配置于該凹穴28中，并以其底部的 第一芯片12上、面向凹穴底部的第一接墊22電性相連于凹穴底部的連接點16a，當然該些 第一接墊也可透過一導電材而與該連接點16a電性接合。各該第二芯片42包含多個第二 通孔44、填充于該多個第二通孔44內的多個第二導通柱46及配置于各該導通柱46兩端面 的多個第二接墊48，并且兩相鄰該第二芯片42的該多個第二接墊48系相互電性接合。較 佳地，兩相鄰的第二芯片42的第二接墊更可透過一導電材而相互接合。多個堆疊的第二芯 片42以其底部的一第二芯片42上及面向基板14b的第二接墊48電性相連于階梯表面40 上的連接點16b，當然該些第二接墊48也可透過一導電材而與該連接點16b電性接合。第 一表面24上另設置多個焊墊30a，焊墊30a上可形成相對應的金屬導電料32?；?4b的 第二表面26上另可設有多個焊墊30b。上述該些第一芯片與第二芯片的組合態(tài)樣可以為存 儲器芯片與存儲器芯片的組合、存儲器芯片與控制芯片的組合、存儲器芯片與特殊用途集 成電路ASIC芯片的組合、存儲器芯片與DSP芯片的組合。圖6顯示本發(fā)明的第六實施例的凹穴芯片封裝結構IOf的示意圖。本實施例揭示 的凹穴芯片封裝結構IOf與圖4實施例揭示的結構類似，不同處之一在于其另包含一第三 芯片50、多個導線54及多個連接點16c。第三芯片50包含一有源面502、一背面504和設 于該有源面502上的多個焊墊506。多個連接點16c設于第一表面24上、鄰近階梯表面40。 具有貫穿孔并且彼此電性相連的該些第一芯片12配置于該凹穴28中，且電性相連于凹穴 底部的連接點16a ；第二芯片36則以覆晶封裝技術接合于階梯表面40上的連接點16b，而 其間的接合凸塊38可以錫鉛凸塊、無鉛凸塊、一銅柱、一金凸塊、結線凸塊、金屬態(tài)樣的高 分子凸塊、金屬復合凸塊或者是彈性凸塊 ’第三芯片50以其背面504接合于第二芯片36的 背面364，且其焊墊506以導線54電性連接于相對應的連接點16c。第一表面24上另設置 多個焊墊30a，焊墊30a上可形成相對應的金屬導電料32?；?4b的第二表面26上另可 設有多個焊墊30b。圖7顯示本發(fā)明的第七實施例的凹穴芯片封裝結構IOg的示意圖。本實施例揭示 的凹穴芯片封裝結構IOg包含多個第一芯片12、一個第二芯片36、一第三芯片50、一第四 芯片56、多個條導線54和58、一粘膠層60、一基板14c以及多個連接點(16a、16b、16c和 16d)?；?4c包含一第一表面24、多個階梯表面(40a和40b)及一相對于該第一表面24 的第二表面26，其中該第一表面24具有一凹穴28，且該些階梯表面40a和40b從凹穴28 往外，以漸高方式設置，并周設于該凹穴28。連接點16a設于該凹穴28的底部，連接點16b 設于階梯表面40a，連接點16c設于另一階梯表面40b，而連接點16d設于第一表面24。具 有貫穿孔并且彼此電性相連的該些第一芯片12配置于該凹穴28中，且電性相連于凹穴底 部的連接點16a ；第二芯片36則覆晶封裝技術接合于階梯表面40a上的連接點16b，而其間 的接合凸塊38可以錫鉛凸塊、無鉛凸塊、一銅柱、一金凸塊、結線凸塊或者是其他金屬態(tài)樣 的高分子凸塊或者金屬復合凸塊或者彈性凸塊；第三芯片50以其背面504接合于第二芯片 36的背面364，且其焊墊506以導線54電性連接于相對應的連接點16c。第四芯片56以其 背面564，利用粘膠層60接合于第三芯片50的有源面502上。第四芯片56的焊墊566以相對應的導線58，連接至相對應的連接點16d。第一表面24上另設置多個焊墊30a，焊墊30a上可形成相對應的金屬導電料32?；?4b的第二表面26上另可設有多個焊墊30b。 在一實施例中，粘膠層60可為薄膜覆蓋焊線(Film on Wire ；FOff)層，其包覆導線54的一 部份，可降低封裝高度與提供導線保護的功效而提升導線的穩(wěn)定度。上述圖1至圖7的凹穴芯片封裝結構(IOa至IOg)中，該些芯片(12、32、36、42、 50和5652)的組合態(tài)樣可為存儲器芯片與存儲器芯片的組合、存儲器芯片與控制芯片的組 合、存儲器芯片與特殊用途集成電路ASIC芯片的組合、存儲器芯片與DSP芯片的組合。圖 8顯示本發(fā)明第一實施例的具有凹穴芯片封裝結構的層疊封裝結構70a的示意圖。本實施 例的層疊封裝結構70a包含第一封裝元件72a及第二封裝元件74。第一封裝元件72a及 第二封裝元件74具有如圖1所示的凹穴芯片封裝結構10a，只是其基板14a的第二表面26 上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72a及第二封裝元件74利用 該些金屬導電料76電性連接。在本實施例中，第二封裝元件74與第一封裝件72a結構相 同，于其他實施例中，第二封裝件74的架構也可不同于第一封裝件72a。圖9顯示本發(fā)明第二實施例的具有凹穴芯片封裝結構的層疊封裝結構70b的示意 圖。本實施例的層疊封裝結構70b包含第一封裝元件72b及第二封裝元件74。第一封裝元 件72b及第二封裝元件74具有如圖2所示的凹穴芯片封裝結構10b，只是其基板14a的第 二表面26上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72b及第二封裝元 件74利用該些金屬導電料76電性連接。于其他實施例中，第二封裝件74的架構也可不同 于第一封裝件72b。圖10顯示本發(fā)明第三實施例的具有凹穴芯片封裝結構的層疊封裝結構70c的示 意圖。本實施例的層疊封裝結構70c包含第一封裝元件72c及第二封裝元件74。第一封裝 元件72c及第二封裝元件74具有如圖3所示的凹穴芯片封裝結構10c，惟其基板14a的第 二表面26上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72c及第二封裝元 件74利用該些金屬導電料76電性連接。于其他實施例中，第二封裝件74的架構也可不同 于第一封裝件72c。圖11顯示本發(fā)明第四實施例的具有凹穴芯片封裝結構的層疊封裝結構70d的示 意圖。本實施例的層疊封裝結構70d包含第一封裝元件72d及第二封裝元件74。第一封裝 元件72d及第二封裝元件74具有如圖4所示的凹穴芯片封裝結構10d，惟其基板14b的第 二表面26上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72d及第二封裝元 件74利用該些金屬導電料76電性連接。于其他實施例中，第二封裝件74的架構也可不同 于第一封裝件72d。圖12顯示本發(fā)明第五實施例的具有凹穴芯片封裝結構的層疊封裝結構70e的示 意圖。本實施例的層疊封裝結構70e包含第一封裝元件72e及第二封裝元件74。第一封裝 元件72e及第二封裝元件74是具有如圖5所示的凹穴芯片封裝結構10e，惟其基板14b的 第二表面26上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72e及第二封裝 元件74利用該些金屬導電料76電性連接。于其他實施例中，第二封裝件74的架構也可不 同于第一封裝件72e。圖13顯示本發(fā)明第六實施例的具有凹穴芯片封裝結構的層疊封裝結構70f的示 意圖。本實施例的層疊封裝結構70f包含第一封裝元件72f及第二封裝元件74。第一封裝元件72f及第二封裝元件74具有如圖6所示的凹穴芯片封裝結構IOf，只是其基板14b的 第二表面26上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72f及第二封裝 元件74利用該些金屬導電料76電性連接。于其他實施例中，第二封裝件74的架構也可不 同于第一封裝件72f。圖14顯示本發(fā)明第七實施例的具有凹穴芯片封裝結構的層疊封裝結構70g的示 意圖。本實施例的層疊封裝結構70g包含第一封裝元件72g及第二封裝元件74。第一封裝 元件72g及第二封裝元件74是具有如圖7所示的凹穴芯片封裝結構10g，只是其基板14c 的第二表面26上的焊墊30b設有對應的多個金屬導電料76。第一封裝元件72g及第二封 裝元件74利用該些金屬導電料76電性連接。于其他實施例中，第二封裝件74的架構也可 不同于第一封裝件72g。上述該些層疊封裝結構的第一封裝元件與第二封裝元件的組合態(tài)樣可以為存儲 器芯片封裝元件與存儲器芯片封裝元件的組合、存儲器芯片封裝元件與控制芯片封裝元件 的組合、存儲器芯片封裝元件與特殊用途集成電路ASIC芯片封裝元件的組合、存儲器芯片 封裝元件與DSP芯片封裝元件的組合；其中該存儲器芯片封裝元件的型態(tài)可為SRAM、DRAM、 Flash、Mask ROM、EPROM 或者 EEPROM。上述各實施例中，基板的材質可為有機材質、陶瓷、玻璃、硅或金屬等。綜上所述，借由本發(fā)明揭示于基板上設置凹穴及/或于凹穴周圍設置階梯表面等 的封裝結構可降低芯片封裝后的高度，達到縮小整個封裝體的尺寸。凹穴芯片封裝結構中 具有可縮短電連接路徑的設計，故可提高該電子產(chǎn)品的性能且不會造成信號傳遞不良。本發(fā)明的技術內容及技術特點已揭示如上，然而熟悉本項技術的人士仍可能基于 本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因此，本發(fā)明的保護范圍 應不限于實施例所揭示的內容，而應包括各種不背離本發(fā)明的替換及修飾，并為所附的權 利要求書所涵蓋。
權利要求
一種凹穴芯片封裝結構，包含多個第一芯片，至少一該第一芯片包含多個通孔、填充于該多個通孔內的多個導通柱及配置于各該導通柱兩端面的多個第一接墊，并且兩相鄰該第一芯片的該多個第一接墊是相互電性導接；一基板，包含一第一表面及一相對于該第一表面之第二表面，其中，該第一表面具有至少一凹穴，該多個第一芯片是堆疊配置于該凹穴內；以及多個連接點，設于該第一表面及該凹穴的底部中至少一者的表面；其中該多個第一芯片中一者與該多個連接點是借由該多個第一接墊而電性相連。
2.根據(jù)權利要求1的凹穴芯片封裝結構，其特征在于，兩相鄰的該第一芯片的該第一 接墊可透過一導電材相互接合，其中該導電材是錫鉛或無鉛焊料或者其他金屬復合凸塊或 彈性凸塊。
3.根據(jù)權利要求1的凹穴芯片封裝結構，其特征在于，還包含一個第二芯片及多個第 一導線，其中該第二芯片包含一有源面、一背面和設于該有源面上的多個焊墊，又該背面和 該多個第一芯片中一者相接合，并該多個焊墊與該多個連接點是借由該多個第一導線而彼 此電性相連。
4.根據(jù)權利要求3的凹穴芯片封裝結構，其特征在于，還包含一粘著層，其中該背面和 該多個第一芯片中一者是借由該粘著層相接合。
5.根據(jù)權利要求1的凹穴芯片封裝結構，其特征在于，還包含一個第二芯片及多個第 二凸塊，其中該第二芯片包含一有源面、一背面和設于該有源面上的多個焊墊，并該多個焊 墊與該第一表面上的該多個連接點系借由該多個第二凸塊而彼此電性相連。
6.根據(jù)權利要求2或4的凹穴芯片封裝結構，其特征在于，該些芯片的組合態(tài)樣可以為 存儲器芯片與存儲器芯片的組合、存儲器芯片與控制芯片的組合、存儲器芯片與特殊用途 集成電路ASIC芯片的組合、存儲器芯片與DSP芯片的組合；其中該存儲器芯片的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEPROM。
7.一種層疊封裝結構，包含一具有權利要求1至5任一項的凹穴芯片封裝結構的第一封裝元件，其中該第一封裝 元件另包含設于該基板的該第二表面上的多個第二焊墊及分別設于該多個第二焊墊上的 多個第二金屬導電料；以及一第二封裝元件；其中，該第二封裝元件是固定于該多個第二金屬導電料，并和該第一封裝元件電性相連。
8.根據(jù)權利要求7的層疊封裝結構，其特征在于，該第二封裝元件具有權利要求1至5 任一項的凹穴芯片封裝結構。
9.根據(jù)權利要求7的層疊封裝結構，其特征在于，該些第一封裝元件與該第二封裝元 件的組合態(tài)樣可以為存儲器芯片封裝元件與存儲器芯片封裝元件的組合、存儲器芯片封裝 元件與控制芯片封裝元件的組合、存儲器芯片封裝元件與特殊用途集成電路ASIC芯片封 裝元件的組合、存儲器芯片封裝元件與DSP芯片封裝元件的組合；其中該存儲器芯片封裝 元件的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEI^ROM。
10.一種凹穴芯片封裝結構，包含多個第一芯片，至少一該第一芯片包含多個通孔、填充于該多個通孔內的多個導通柱 及配置于各該導通柱兩端面的多個第一接墊，并兩相鄰該第一芯片的該多個第一接墊系相 互電性導接；一第二芯片，包含一第二有源面、一第二背面和設于該第二有源面上的多個第二焊墊；一基板，包含一第一表面及一相對于該第一表面的第二表面，其中該第一表面具有至 少一凹穴及圍繞于該凹穴的至少一個階梯表面，該多個第一芯片是堆疊收容于該凹穴內； 以及多個連接點，設于該第一表面、該凹穴的底部及該階梯表面中至少一者的表面； 其中，該多個第二焊墊與該階梯表面的該多個連接點是電性相連。
11.根據(jù)權利要求10的凹穴芯片封裝結構，其特征在于，兩相鄰的該第一芯片的該第 一接墊可透過一導電材相互接合，其中該導電材是錫鉛或無鉛焊料或者其他金屬復合凸塊 或彈性凸塊。
12.根據(jù)權利要求10的凹穴芯片封裝結構，其特征在于，還包含多個第二凸塊，其中該 多個第二焊墊與該階梯表面的該多個連接點是借由該多個第二凸塊而電性相連。
13.根據(jù)權利要求10的凹穴芯片封裝結構，其特征在于，還包含一第三芯片及多個第 一導線，其中該第三芯片包含一第三有源面、一第三背面和設于該第三有源面上的多個第 三焊墊，該第三背面和該第二背面相接合，且該多個第三焊墊與該多個連接點是借由該多 個第一導線而彼此電性相連。
14.根據(jù)權利要求13的凹穴芯片封裝結構，其特征在于，包含一第四芯片、一薄膜覆蓋 焊線層及多個第二導線，其中該第四芯片包含一第四有源面、一第四背面和設于該第四有 源面上的多個第四焊墊，且該第四背面和該第三有源面借由該薄膜覆蓋焊線層相接合，該 多個第四焊墊與該多個連接點是借由該多個第二導線而彼此電性相連。
15.一種層疊封裝結構，包含一具有權利要求10至14任一項的凹穴芯片封裝結構的第一封裝元件，其中該第一封 裝元件另包含設于該基板的該第二表面上的多個第二焊墊及分別設于該多個第二焊墊上 的多個第二金屬導電料；以及 一第二封裝元件；其中，該第二封裝元件是固定于該多個第二金屬導電料，并和該第一封裝元件電性相連。
16.根據(jù)權利要求15的層疊封裝結構，其特征在于，該第二封裝元件具有權利要求10 至14的任一凹穴芯片封裝結構。
17.根據(jù)權利要求15的層疊封裝結構，其特征在于，該些第一封裝元件與該第二封裝 元件的組合態(tài)樣可以為存儲器芯片封裝元件與存儲器芯片封裝元件的組合、存儲器芯片封 裝元件與控制芯片封裝元件的組合、存儲器芯片封裝元件與特殊用途集成電路ASIC芯片 封裝元件的組合、存儲器芯片封裝元件與DSP芯片封裝元件的組合；其中該存儲器芯片封 裝元件的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEI^ROM。
18.一種凹穴芯片封裝結構，包含多個第一芯片，至少一該第一芯片包含多個第一通孔、填充于該多個第一通孔內的多個第一導通柱及配置于各該第一導通柱兩端面的多個第一接墊，并且兩相鄰該第一芯片的 該多個第一接墊系相互電性導接；多個第二芯片，各該第二芯片包含多個第二通孔、填充于該多個第二通孔內的多個第 二導通柱及配置于各該導通柱兩端面的多個第二接墊，并兩且相鄰該第二芯片的該多個第 二接墊系相互導接；一基板，包含一第一表面及一相對于該第一表面的第二表面，其中該第一表面具有至 少一凹穴及圍繞于該凹穴的至少一個階梯表面，該多個第一芯片是堆疊配置于該凹穴內； 以及多個連接點，設于該第一表面、該凹穴的底部及該階梯表面中至少一者的表面； 其中，該多個第二芯片的一者的該第二接墊與該階梯表面的該多個連接點是電性相連。
19.根據(jù)權利要求18的凹穴芯片封裝結構，其特征在于，該些芯片的組合態(tài)樣可以為 存儲器芯片與存儲器芯片的組合、存儲器芯片與控制芯片的組合、存儲器芯片與特殊用途 集成電路ASIC芯片的組合、存儲器芯片與DSP芯片的組合；其中該存儲器芯片的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEPROM。
20.一種層疊封裝結構，包含一具有權利要求18或19的凹穴芯片封裝結構的第一封裝元件，其中該第一封裝元件 另包含設于該基板的該第二表面上的多個第二焊墊及分別設于該多個第二焊墊上的多個 第二金屬導電料；以及 一第二封裝元件；其中，該第二封裝元件是固定于該多個第二金屬導電料，并和該第一封裝元件電性相連。
21.根據(jù)權利要求20的層疊封裝結構，其特征在于，該第二封裝元件具有權利要求18 或19的凹穴芯片封裝結構。
22.根據(jù)權利要求20的層疊封裝結構，其特征在于，該些第一封裝元件與第二封裝元 件的組合態(tài)樣可以為存儲器芯片封裝元件與存儲器芯片封裝元件的組合、存儲器芯片封裝 元件與控制芯片封裝元件的組合、存儲器芯片封裝元件與特殊用途集成電路ASIC芯片封 裝元件的組合、存儲器芯片封裝元件與DSP芯片封裝元件的組合；其中該存儲器芯片封裝 元件的型態(tài)可為 SRAM、DRAM、Flash、Mask ROM、EPROM 或者 EEraOM。
全文摘要
本發(fā)明揭示一種凹穴芯片封裝結構，其包含多個第一芯片、一基板以及多個連接點。各該第一芯片包含多個通孔、填充于該多個通孔內的多個導通柱及配置于各該導通柱兩端面的多個第一接墊，并且兩相鄰該第一芯片的該多個第一接墊系相互電性導接。該基板包含一第一表面及一相對于該第一表面的第二表面，其中該第一表面具有至少一凹穴。該些連接點設于該第一表面及該凹穴的底部中至少一者的表面，其中該多個第一芯片中一者與該多個連接點是借由該多個第一接墊而電性相連。本發(fā)明還揭示一種使用上述的凹穴芯片封裝結構的層疊封裝結構。
文檔編號H01L25/065GK101872757SQ20091013851
公開日2010年10月27日 申請日期2009年4月24日 優(yōu)先權日2009年4月24日
發(fā)明者侯博凱, 劉安鴻, 吳政庭, 杜武昌 申請人:南茂科技股份有限公司;百慕達南茂科技股份有限公司