專(zhuān)利名稱(chēng)：：可測(cè)試靜電放電保護(hù)電路的制作方法可測(cè)試靜電放電保護(hù)電路本申請(qǐng)是申請(qǐng)日為2003年12月19日且發(fā)明名稱(chēng)為"可測(cè)試靜電放電保護(hù)電路"的中國(guó)專(zhuān)利申請(qǐng)No.200380106923.5的分案申請(qǐng)。
背景技術(shù)：
：諸如功率MOSFET的半導(dǎo)體器件經(jīng)常包含靜電放電(ESD)保護(hù)電路，其保護(hù)該器件免受ESD可能導(dǎo)致的損傷。閨IA顯示具有ESD保護(hù)的半導(dǎo)體器件100的電路圖。器件100包括MOS(金屬氧化物半導(dǎo)體)場(chǎng)效應(yīng)晶體管(MOSFET)107。焊盤(pán)101(這里有時(shí)稱(chēng)為柵極焊盤(pán))、焊盤(pán)102(這里有時(shí)稱(chēng)為源極焊盤(pán))、和焊盤(pán)103(這里有時(shí)稱(chēng)為漏極焊盤(pán))分別與MOSFET107的柵極、源極和漏極連接。在某些情況中，(如垂直功率MOSFET中)，漏極焊盤(pán)103實(shí)際上是晶片的背側(cè)，由此"焊盤(pán)"指外部連接，而不一定本質(zhì)上為焊盤(pán)。在MOSFET107中，漏極焊盤(pán)103和源極焊盤(pán)102之間自然出現(xiàn)的PN結(jié)二極管108保護(hù)免受漏極至源極的高電壓破壞，該電壓可能損傷MOSFET107中的結(jié)。為了MOSFET107中的柵極絕緣體的ESD保護(hù)，器件100具有在柵極焊盤(pán)101和源極焊盤(pán)102之間串聯(lián)連接的背對(duì)背的齊納二極管104和105，且串聯(lián)柵極電阻器106代表柵;f及焊盤(pán)101和MOSFET107內(nèi)所含的柵電極之間的串聯(lián)電阻R1。與柵極和源極焊盤(pán)之間所需要的保護(hù)不同，在漏極焊盤(pán)103和柵極焊盤(pán)101之間不需ESD二極管，因?yàn)榧词乖谑┘痈唠妷簳r(shí)，MOS電容器效應(yīng)也會(huì)導(dǎo)致硅中的耗盡和橫跨柵極氧化物的低電場(chǎng)。圖1B顯示通過(guò)柵極焊盤(pán)101的電流Ic作為柵極焊盤(pán)101和源極焊盤(pán)102之間的電壓Vgs的函數(shù)的理想曲幾。在電壓Vgs的一般操作范固內(nèi)，電流k理想為零，因?yàn)闁艠O氧化物層絕緣了MOSFET107的柵極(防止來(lái)自柵極的DC電流)，還因?yàn)楸硨?duì)背對(duì)的兩個(gè)二極管104(Dl)和105(D2)之一保持反偏在它們的雪崩擊穿電壓之下(因此除了結(jié)泄漏之外沒(méi)有二極管電流流動(dòng))。當(dāng)電壓VGs到達(dá)正擊穿電壓BVm時(shí)二極管104擊穿，從而防止MOSFET107中的柵極氧化物兩端的電壓達(dá)到可能損傷柵極氧化物的大的正電壓。相似地，當(dāng)柵極至源極電壓VGS達(dá)到負(fù)擊穿電壓-BVD2時(shí)，二極管105擊穿，從而防止柵極氧化物兩端的電壓達(dá)到可能損傷柵極氧化物的大的負(fù)電壓。實(shí)際的器件一般因?yàn)橥ㄟ^(guò)MOSFET107的柵極氧化物和通過(guò)二極管104和105的電流泄漏而不能實(shí)現(xiàn)圖IB的理想的電流電壓曲線。具有電阻R1的電阻元件106通過(guò)在ESD瞬變期間限制最大沖冊(cè)極電壓來(lái)改善棚4及氧化物的ESD保護(hù)。通過(guò)柵極電容/柵極電阻網(wǎng)絡(luò)的RC時(shí)間常數(shù)的增加，減慢柵極電壓的增大，藉此實(shí)現(xiàn)最大柵極電壓的減小。圖IC是利用垂直平面DMOS晶體管作為圖1A的器件100的實(shí)踐的半導(dǎo)體結(jié)構(gòu)120的實(shí)例的橫截面圖。在具有N型外延層122的N+十襯底123中和上制造半導(dǎo)體結(jié)構(gòu)120。垂直平面DMOS包括垂直電流器件，該器件具有頂側(cè)的源極和柵極連接和背側(cè)的漏極連接(術(shù)語(yǔ)"垂直，，的來(lái)源)。漏極焊盤(pán)或接觸位于N++村底123的底部。平面DMOS稱(chēng)為平面的，因?yàn)闁烹姌O的MOS操作發(fā)生于頂部，即，P型本體PB121A、121B和121C的頂部的外延層122的表面。為了ESD保護(hù)，利用N型區(qū)131、P型區(qū)132和N型區(qū)133來(lái)形成源極和柵極焊盤(pán)之間的背對(duì)背的齊納二極管D1和D2，N型區(qū)131、P型區(qū)132和N型區(qū)133是位于場(chǎng)氧化物區(qū)134的多晶硅層上方的相鄰部分。通過(guò)已構(gòu)圖絕緣層128中的開(kāi)口，已構(gòu)圖金屬區(qū)129將源極焊盤(pán)(未顯示)連接至N型區(qū)131和至N+源極區(qū)124A、124B和124C，以及P+本體接觸區(qū)125A和125B。P+本體接觸區(qū)125A和125B處于各自的深P阱127A和127B中，且深P阱127A和127B以及外延層122之間的結(jié)在漏極和源極接觸之間形成二極管(例如，二極管108)。柵極焊盤(pán)電連接至在圖1C中未顯示的半導(dǎo)體結(jié)構(gòu)120的一部分中的多晶硅柵極區(qū)126A和126B。柵招J26A和126B位于水平溝道區(qū)121A、121B和121C上，水平溝道區(qū)121A、121B和121C處于P型本體區(qū)121A、121B和121C中且與各自的源極區(qū)124A、124B和124C相鄰。柵極126A和126B也位于部分的N型外延層122上，該部分的N型外延層122形成各自的漏極區(qū)。通過(guò)金屬區(qū)130，柵極焊盤(pán)也電連接至N型多晶硅區(qū)133,N型多晶硅區(qū)133與相鄰的P型多晶硅區(qū)132和N型多晶硅區(qū)131形成背對(duì)背齊納二極管Dl和D2。圖1D是利用圖1A的器件100的另一實(shí)施的垂直晶體管單元的半導(dǎo)體結(jié)構(gòu)140的實(shí)例的橫截面圖。如在半導(dǎo)體結(jié)構(gòu)120中那樣，在具有N型外延層145的N+十襯底146中和上制造半導(dǎo)體結(jié)構(gòu)140,且漏極焊盤(pán)位于N十+襯底146的底部。在結(jié)構(gòu)140中，形成于位于絕緣層151和152之上的多晶硅層中的N型區(qū)148、P型區(qū)149和N型區(qū)150形成用于ESD保護(hù)的背對(duì)背齊納二極管D1和D2。源極焊盤(pán)連接至構(gòu)圖的金屬區(qū)153,金屬區(qū)153接觸N型區(qū)148、N+源極區(qū)142A、142B和142C，以及P+本體區(qū)143。金屬區(qū)153和區(qū)142A、142B、142C以及143之間的接觸可以通過(guò)開(kāi)口以傳統(tǒng)的方式形成，該開(kāi)口在絕緣層的掩模蝕刻期間形成或可替換地利用諸如U.S.Patent6413822所描述的超自對(duì)準(zhǔn)(superselfaligned)方法形成。P+本體接觸區(qū)143位于P型本體141中，P型本體141還包括垂直溝道區(qū)141A、141B和141C。P型本體141和外延層145之間的結(jié)在漏極和源極焊盤(pán)之間形成二極管。才冊(cè)極焊盤(pán)電連接至多晶硅柵極區(qū)143A至143D，多晶硅柵極區(qū)143A至143D位于溝槽中，所述溝槽通過(guò)P型本體141延伸入外延層145。溝槽中的氧化物144隔離柵極區(qū)143A至143D與在溝槽的垂直壁處的溝道區(qū)141A、141B和141C。通過(guò)金屬區(qū)154的柵極焊盤(pán)還電連接至N型多晶硅區(qū)150,N型多晶硅區(qū)150與P型多晶硅區(qū)149和N型多晶硅區(qū)148在柵極和源極焊盤(pán)之間形成背對(duì)背齊納二極管Dl和D2。圖1E顯示具有ESD保護(hù)電路的另一已知器件200的電路圖。器件200相似于圖IA的器件IOO,但與器件IOO的不同之處在于加入第二對(duì)背對(duì)背齊納二極管206和207。在器件200中，電阻元件106位于柵極焊盤(pán)101和二極管206之間，以及二極管104和二極管206之間。因此，在ESD現(xiàn)象期間，流入柵極焊盤(pán)101的電流與通過(guò)二極管206和207相比更多地通過(guò)二極管104和105流動(dòng)。由此采用電阻器106(Rl)在ESD瞬變期間幫助分流，ESD電流和電壓尖峰保持進(jìn)一步遠(yuǎn)離MOSFET107的柵極。器件200可以利用圖1C和1D相似的結(jié)構(gòu)實(shí)現(xiàn)。圖2A和2B顯示通過(guò)具有ESD保護(hù)二極管的功率MOSFET的柵極焊盤(pán)的電流Ic3的典型曲線，其中曲線圖的電流Icj的y軸在圖2A中是對(duì)數(shù)的，而在圖2B中是線性的。圖2A顯示曲線220,該曲線示出在背對(duì)背二極管的擊穿電壓BV1和-BV2之間的電壓VGs的室溫漏電流。在對(duì)數(shù)尺度上顯示，多晶硅二極管中的漏電流在小的偏壓下迅速增加，然后在大的偏壓下漏電流飽和直至達(dá)到擊穿，于是電流的顯著增加是明顯的。柵極介電體自身的泄漏比通過(guò)多晶硅二極管的泄漏小幾個(gè)量級(jí)，所以通過(guò)柵極介電體的泄漏對(duì)器件的柵極端子的I-V特性沒(méi)有影響。圖2B顯示當(dāng)功率晶體管在低溫(例如，室溫)下操作時(shí)電流I(j和電壓Vcjs關(guān)系的線性尺度曲線230，和當(dāng)功率晶體管在高溫下操作時(shí)電流IG和電壓Vcs關(guān)系的曲線231。如圖2B所示，溫度增加一般地增加漏電流，且可以改變ESD保護(hù)電路中一個(gè)或更多二極管的擊穿電壓。在某些條件下，在運(yùn)行功率MOSFET中使用的柵極至源極電壓Vgs也已知影響功率MOSFET的使用壽命。圖2C顯示曲線240和241，示出分別在柵極電壓VG1和VG2下運(yùn)行的好的功率MOSFET的使用壽命t3和t4。當(dāng)然，運(yùn)行壽命是總體統(tǒng)計(jì)的問(wèn)題，需要許多單元來(lái)判別壽命失效的不同(也稱(chēng)為壽命終結(jié)失效或老化失效)。在該統(tǒng)計(jì)背景下，好的功率MOSFET可能在較高的柵極電壓VG2下比在較低的柵極偏壓下的功率MOSFET具有更短的壽命t3,但壽命t3在商業(yè)上仍然有價(jià)值(例如，多于20年)。具體的失效機(jī)制是由于電荷損傷的加速或位錯(cuò)氧化物基體中的原子。橫跨柵極介電體的電場(chǎng)增加(即，VG/X。X，其中X。x是柵極氧化物厚度)，失效速率就增加。曲線242和243顯示在柵極電壓VG1和VG2下運(yùn)行缺陷MOSFET提供了只有幾天或幾周長(zhǎng)的壽命tl和t2，該壽命在商業(yè)上是不能接受的。另外，可以看出對(duì)于同樣程度的缺陷，在較高柵極偏壓(和較高的相應(yīng)的電場(chǎng))下運(yùn)行的器件首先失效。一般地，以沒(méi)有缺陷的形式形成的二氧化硅表現(xiàn)出多于20年的使用壽命，只要它在小于或等于約4MV/cm的最大電場(chǎng)下運(yùn)行。但是有缺陷的材料可能甚至在低偏壓條件下在它們的常規(guī)使用壽命的四分之一失效。ESD現(xiàn)象還可以通過(guò)在介電體中產(chǎn)生或惡化損傷來(lái)縮短功率MOSFET的壽命，特別如果該功率MOSFET具有潛在的柵極氧化物的缺陷或弱點(diǎn)。如圖2D所示，如果可以避免ESD現(xiàn)象，具有潛在缺陷的功率MOSFET可以預(yù)期具有幾周、幾個(gè)月甚至幾年的壽命t3，而好的功率MOSFET具有可能多于20年的使用壽命。如果ESD現(xiàn)象發(fā)生，被充分保護(hù)免受ESD影響的好的功率MOSFET可能使其壽命稍微被縮短，而好的功率MOSFET將仍一般地具有多于15至20年的使用壽命t4。在該背景下，充分的保護(hù)一般意味著在柵極絕緣體中的最大電壓電場(chǎng)強(qiáng)度不超過(guò)8MV/cm，或如果電壓電場(chǎng)確實(shí)超過(guò)該值，則通過(guò)ESD保護(hù)元件脈沖期被保持為非常短的持續(xù)時(shí)間。短(亞納秒)持續(xù)時(shí)間脈沖對(duì)氧化物作最小的損傷，因?yàn)槎堂}沖只含有有限量的能量。如果ESD發(fā)生且ESD保護(hù)電路是有缺陷的和不充分的，具有潛在的柵極氧化物缺陷的功率MOSFET可能在ESD之后的時(shí)刻t0幾乎立刻失效，盡管有缺陷的MOSFET可能在災(zāi)難性失效之前持續(xù)運(yùn)行幾周或幾個(gè)月。如果ESD保護(hù)失效或不充分，即使好的MOSFET可能在短時(shí)間tl(例如，立刻或幾天至幾個(gè)月)后早期失效。圖2E是示出在功率MOSFET的柵極氧化物中的不同的電場(chǎng)強(qiáng)度下功率MOSFET的早期失效(prematurefailure)速率的直方圖。如所示，有缺陷的功率MOSFET在低柵極至源極電場(chǎng)VGS(例如，3MV/cm)下早期失效，而好的功率MOSFET只在高得多的電壓VGS(例如，大約8至10MV/cm)下早期失效。理想地，功率MOSFET的測(cè)試工藝將識(shí)別所有具有潛在的柵極氧化物缺陷的功率MOSFET并去除它們使得所有的有缺陷的功率MOSFET可以從總體中去除。如圖3的曲線251所示，施加相當(dāng)于4MV/cm的電場(chǎng)的柵極電壓的過(guò)載測(cè)試將導(dǎo)致有缺陷的功率MOSFET失效，該電場(chǎng)略高于在有缺陷的MOSFET中導(dǎo)致早期失效的電壓和電場(chǎng)(例如3MV/cm)，j旦是可能需要以天或周計(jì)的時(shí)間tl來(lái)從好的MOSFET分開(kāi)所有的或大多數(shù)的有缺陷的MOSFET。這樣長(zhǎng)度的測(cè)試時(shí)間是昂貴的且一般在商業(yè)上不實(shí)際。曲線250顯示較高的測(cè)試電壓(例如，6MV/cm)可以導(dǎo)致有缺陷的MOSFET的快速失效且提供允許將壞的部件從總體中篩選和刪除的較短的測(cè)試時(shí)間。不幸地，充分的ESD保護(hù)電路對(duì)于防止ESD誘發(fā)好器件的失效是必須的，但充分的ESD保護(hù)電路可能不允許在足夠高的柵極電壓下測(cè)試來(lái)在合理的時(shí)間內(nèi)識(shí)別有缺陷的器件。本質(zhì)上，功率MOSFET中包含的用作保護(hù)的ESD保護(hù)器件和網(wǎng)絡(luò)實(shí)際上防止器件的測(cè)試從總體去除有缺陷的元件。由此需要電路和制造方法，其可以提供可以測(cè)試運(yùn)行性能且不干擾器件的常規(guī)運(yùn)行。另外，ESD保護(hù)必須充分來(lái)防止好器件的早期失效，而仍允許在商業(yè)上有效率的測(cè)試時(shí)間內(nèi)探測(cè)有缺陷的器件的過(guò)載測(cè)試
發(fā)明內(nèi)容依據(jù)本發(fā)明的一個(gè)方面，集成電路或諸如功率MOSFET的半導(dǎo)體器件的制造工藝形成包含ESD保護(hù)電路的管芯，該ESD保護(hù)電路從被保護(hù)的器件分開(kāi)。器件和ESD保護(hù)電路具有分開(kāi)的焊盤(pán)或連接，其允許以如下方式測(cè)試器件如果在測(cè)試之前將ESD保護(hù)電路連接至器件，則將是困難的或不可能的。測(cè)試后，封裝工藝或搡作可以按所需電連接ESD保護(hù)電路來(lái)保護(hù)器件。以該方式，ESD保護(hù)電路或結(jié)構(gòu)不需要經(jīng)受用于測(cè)試和篩選有缺陷的MOSFET的過(guò)載。本發(fā)明的一具體實(shí)施例是半導(dǎo)體器件的制造方法。該方法開(kāi)始為制造半導(dǎo)體管芯，該管芯包括ESD保護(hù)電路和諸如功率MOSFET的器件。該器件具有第一焊盤(pán)，而ESD保護(hù)電路具有用于外部連接的第二焊盤(pán)。因?yàn)楹副P(pán)是分開(kāi)的，電連接至第一焊盤(pán)的測(cè)試系統(tǒng)可以測(cè)試器件，而不受來(lái)自ESD保護(hù)電路的千擾。ESD保護(hù)電路也可以分開(kāi)地測(cè)試。在測(cè)試之后，該方法連接第一焊盤(pán)至第二焊盤(pán)，且然后ESD保護(hù)電路起到保護(hù)器件免受靜電放電影響的作用。當(dāng)該器件是功率MOSFET時(shí)，測(cè)試可以提高柵極焊盤(pán)至高于ESD保護(hù)電路運(yùn)行時(shí)允許的電壓，該柵極焊盤(pán)連接至功率MOSFET的柵極。柵極焊盤(pán)可能或可能不是將連接至ESD保護(hù)電路的焊盤(pán)。第一焊盤(pán)可以是連接至功率MOSFET的源極的柵極焊盤(pán)或源極焊盤(pán)，取決于ESD保護(hù)電路。當(dāng)管芯是包含多個(gè)管芯的晶片的一部分時(shí)可以執(zhí)行測(cè)試，而第一焊盤(pán)至第二焊盤(pán)的連接通常在管芯從晶片分離后4丸行。具體地，連接第一焊盤(pán)至第二焊盤(pán)可以在封裝管芯期間執(zhí)行。存在多種連接焊盤(pán)的方法。對(duì)于一種方法，連接第一焊盤(pán)至第二悍盤(pán)包括形成連接第一焊盤(pán)和第二焊盤(pán)的單一的引線鍵合。另一方法連接第一引線至第一焊盤(pán)和一部分的引線框架，并連接第二引線至第二焊盤(pán)和相同部分的引線框架。該引線框架可以包括外部引線，該外部引線在包含管芯的封裝內(nèi)提供至第一和第二焊盤(pán)的電連接。連接焊盤(pán)的另一方法包括在第一焊盤(pán)上形成第一導(dǎo)電凸點(diǎn)；在第二焊盤(pán)上形成笫二導(dǎo)電凸點(diǎn)；和連接第一和第二導(dǎo)電凸點(diǎn)至導(dǎo)電區(qū)。導(dǎo)電區(qū)可以是襯底的一部分，該襯底與管芯的表面在倒裝片封裝工藝期間接觸管芯的表面，或甚至在印刷電路板上的的導(dǎo)電跡線。本發(fā)明的另一實(shí)施例是包括諸如具有ESD保護(hù)電路的功率MOSFET的晶體管的半導(dǎo)體器件。第一焊盤(pán)提供至晶體管的電連接。ESD保護(hù)電路具有第二焊盤(pán)且只在第一焊盤(pán)連接至第二焊盤(pán)之后起到保護(hù)晶體管免受靜電放電影響的作用?？梢允褂迷S多類(lèi)型的ESD保護(hù)電路。但是，ESD保護(hù)電路通常包括第一二極管和第二二極管，第一二極管的正極連接至第二焊盤(pán)，第二二極管的負(fù)極連接至第一二極管的負(fù)極。第二二極管的正極一般連接至晶體管的柵極或源極。當(dāng)?shù)诙O管的正極連接至晶體管的柵極時(shí)，第一焊盤(pán)通常在管芯內(nèi)連接至晶體管的源極。當(dāng)?shù)诙O管的正極連接至晶體管的源極時(shí)，第一焊盤(pán)通常在管芯內(nèi)連接至晶體管的片冊(cè)極。可以采用不同的連接結(jié)構(gòu)來(lái)實(shí)現(xiàn)不同的焊盤(pán)結(jié)構(gòu)。例如，一種焊盤(pán)結(jié)構(gòu)通過(guò)在絕緣層中的連續(xù)開(kāi)口暴露部分的第一和第二焊盤(pán)。在開(kāi)口中的引線鍵合橫跨第一和第二焊盤(pán)之間的間隙延伸來(lái)將第一焊盤(pán)電連接至第二焊盤(pán)。從引線鍵合延伸至部分的引線框架的引線可以提供外部連接?；蛘?，絕緣層具有對(duì)于第一和第二焊盤(pán)的分開(kāi)的開(kāi)口，且分開(kāi)的引線可以將兩個(gè)焊盤(pán)焊接至相同的引線框架的導(dǎo)電部分。另一焊盤(pán)結(jié)構(gòu)包括在第一焊盤(pán)上的第一導(dǎo)電凸點(diǎn)和在第二焊盤(pán)上的第二導(dǎo)電凸點(diǎn)。諸如在倒裝片封裝中的襯底的一部分的導(dǎo)電區(qū)貼附且電連接第一和第二導(dǎo)電凸點(diǎn)。另一焊盤(pán)結(jié)構(gòu)和電路包括功率MOSFET和ESD保護(hù)器件網(wǎng)絡(luò)，其連接至一共有的焊盤(pán)且具有ESD保護(hù)器件網(wǎng)絡(luò)至第二焊盤(pán)的連接，其中功率MOSFET包括源極焊盤(pán)，其只在測(cè)試器件和ESD保護(hù)網(wǎng)絡(luò)之后連接至第二焊盤(pán)。另一焊盤(pán)結(jié)構(gòu)包括兩個(gè)ESD保護(hù)電路，兩個(gè)均單片地集成入功率MOSFET管芯且只在測(cè)試功率MOSFET和二極管完成之后在功率MOSFET的柵極和源極之間電連接。本發(fā)明的另一方面是通過(guò)將它們的柵極氧化物經(jīng)受短持續(xù)時(shí)間的高于4MV/cm但小于8MV/cm的高電場(chǎng)來(lái)永久破壞具有脆弱柵極氧化物的功率MOSFET。強(qiáng)電場(chǎng)使得脆弱部件無(wú)用，使得篩選工藝可以從制造的產(chǎn)品的總體去除這樣的部件。任何ESD網(wǎng)絡(luò)或器件不經(jīng)受在氧化物質(zhì)量篩選和測(cè)試期間出現(xiàn)的高電壓，而是只在已經(jīng)完成篩選之后橫跨柵極氧化物端子連接ESD保護(hù)網(wǎng)絡(luò)。圖1A是具有已知ESD保護(hù)電路的功率MOSFET的電路圖。圖IB是圖1A的MOSFET的柵極電流(通過(guò)柵極焊盤(pán))和柵極至源極電壓關(guān)系的理想曲線。圖IC和圖ID分別是平面和溝槽功率MOSFET的已知半導(dǎo)體結(jié)構(gòu)的橫截面圖，兩個(gè)均由圖IA的電路圖代表。圖IE是包括多對(duì)背對(duì)背二極管的一種ESD保護(hù)電路的功率MOSFET的電路圖。圖2A和2B分別是示出ESD二極管泄漏的電壓和溫度的依存關(guān)系特性的對(duì)數(shù)和線性曲線圖，該泄漏是通過(guò)圖1A的功率MOSFET的柵極焊盤(pán)的電流的主要組分。圖2C包含示出施加的柵極電壓電平對(duì)好的和有缺陷的功率MOSFET的壽命的影響的曲線。圖2D包含示出在有和沒(méi)有充分的ESD保護(hù)的情況下ESD對(duì)功率MOSFET的影響的曲線。圖2E是二氧化硅的介電斷裂(dielectricrupture)對(duì)一般在功率MOSFET中使用的柵極結(jié)構(gòu)的電場(chǎng)強(qiáng)度典型例的范圍的全域直方圖。圖3包含示出施加的柵極電壓和電場(chǎng)與探測(cè)功率MOSFET中有缺陷的柵極氧化物所需的時(shí)間的影響的曲線。圖4是依據(jù)本發(fā)明的實(shí)施例制造和測(cè)試方法的流程圖。圖5A和5B分別是依據(jù)本發(fā)明的實(shí)施例的具有分開(kāi)的柵極和二極管焊盤(pán)的功率MOSFET在測(cè)試期間和最后組裝之后的電路圖。圖6A和6B分別示出功率MOSFET的焊盤(pán)在測(cè)試期間和引線鍵合之后的橫截面圖。平面圖。圖7B是依據(jù)本發(fā)明的實(shí)施例的功率MOSFET的包括柵極和二極管焊盤(pán)的半導(dǎo)體結(jié)構(gòu)的橫截面圖。圖7C示出圖7B的結(jié)構(gòu)中分開(kāi)的4建合引線至柵極和二極管焊盤(pán)的連接。圖8A、8B和8C是依據(jù)本發(fā)明的實(shí)施例具有柵極和二極管焊盤(pán)上的焊料凸點(diǎn)的功率MOSFET的制造和測(cè)試期間所遇到的半導(dǎo)體結(jié)構(gòu)的橫截面圖。圖9是依據(jù)本發(fā)明的實(shí)施例具有多個(gè)柵極焊盤(pán)和多個(gè)二極管焊盤(pán)用于包括多對(duì)背對(duì)背二極管的ESD保護(hù)電路的功率MOSFET的電路圖。圖10和11是依據(jù)本發(fā)明的實(shí)施例的具有單一柵極焊盤(pán)和單一二極管焊盤(pán)用于包括多對(duì)背對(duì)背二極管的ESD保護(hù)電流的功率MOSFET的電路圖。不同的圖中使用相同的參考標(biāo)記指示相似或相同的元件。具體實(shí)施例方式半導(dǎo)體產(chǎn)品的制造對(duì)于可測(cè)試性與設(shè)計(jì)的原理的一致性能夠極大地有益于功率MOSFET或其它引入ESD保護(hù)二極管的獨(dú)立器件的生產(chǎn)。具體地，如果該器件和其相關(guān)的ESD保護(hù)電路可以被分開(kāi)地測(cè)試，制造方法可以更好地識(shí)別諸如功率MOSFET的器件中的缺陷和從總體去除有缺陷的部件。依據(jù)本發(fā)明的一方面，晶片工藝形成具有用于器件和ESD保護(hù)電路的分開(kāi)的焊盤(pán)的半導(dǎo)體結(jié)構(gòu)。在晶片級(jí)或在芯片級(jí)，測(cè)試設(shè)備可以接觸ESD保護(hù)電路的焊盤(pán)，且與器件分開(kāi)測(cè)試ESD保護(hù)電路。相似地，測(cè)試設(shè)備可以接觸器件的焊盤(pán)且分開(kāi)測(cè)試器件。ESD保護(hù)電路不阻礙器件的測(cè)試。如果器件和ESD保護(hù)電路共享焊盤(pán)，則器件的測(cè)試可以因此使用比否則可能使用的更高的電壓。因此測(cè)試可以迅速地識(shí)別器件或ESD保護(hù)電路中的缺陷，且如需要從制造的產(chǎn)品的總體去除有缺陷的部件(或防止其進(jìn)一步的使用)或防止該有缺陷的部件的進(jìn)一步的使用。在測(cè)試之后，封裝工藝可以電連接ESD保護(hù)電路來(lái)提供所需的器件的ESD保護(hù)。如果ESD二極管和器件的電連接通過(guò)在測(cè)試期間限制最大電壓，或者通過(guò)增加過(guò)多的與ESD器件相關(guān)的泄漏使得器件測(cè)試沒(méi)有意義，從而干擾了器件的測(cè)試，所公開(kāi)的制造方法和原理特別有益。該條件一般當(dāng)ESD二極管形成為多晶硅的層時(shí)發(fā)生，該材料已知產(chǎn)生有泄漏的PN結(jié)。測(cè)試方法260的流程圖。方法260包括晶片制造262、晶片探測(cè)或測(cè)試264、管芯分離和組裝或封裝266以及產(chǎn)品的最后測(cè)試268。晶片制造262可以使用任何期望的技術(shù)，包括那些在本領(lǐng)域中眾所周知的技術(shù)來(lái)制造包含多個(gè)管芯的晶片。如晶片制造方法262的步驟272所示，晶片制造在每個(gè)管芯上形成至少一個(gè)ESD保護(hù)電路的焊盤(pán)，且ESD保護(hù)電路的焊盤(pán)從功率MOSFET的柵極、漏極或源極接觸的焊盤(pán)分開(kāi)。(為了簡(jiǎn)化術(shù)語(yǔ)，ESD保護(hù)電路的焊盤(pán)有時(shí)稱(chēng)為"二極管焊盤(pán)"，因?yàn)镋SD保護(hù)電路通常包含二極管)。應(yīng)注意在本說(shuō)明書(shū)中術(shù)語(yǔ)"焊盤(pán)"用于最廣泛的意義，作為任何來(lái)自芯片的對(duì)半導(dǎo)體器件的電連接，無(wú)論使用引線鍵合、焊料凸點(diǎn)、導(dǎo)電環(huán)氧、微加工彈簧，或任何在半導(dǎo)體元件和芯片內(nèi)促進(jìn)對(duì)金屬導(dǎo)電層的電連接的其它裝置。芯片上電連接(無(wú)論使用一個(gè)或幾個(gè)前述技術(shù)的任意組合)連接來(lái)自半導(dǎo)體芯片的導(dǎo)體，其可能是封裝引線框架、印刷電路板導(dǎo)電跡線、模塊或混和集成電路內(nèi)的導(dǎo)電跡線、或多個(gè)芯片封裝內(nèi)的導(dǎo)體，只要芯片外的(off-chip)連接是電導(dǎo)體。每個(gè)管芯中的ESD保護(hù)電路和功率MOSFET可以是傳統(tǒng)的結(jié)構(gòu)，除了二極管焊盤(pán)在管芯上之外，其中ESD保護(hù)電路的操作所需的連接的至少一個(gè)不在晶片內(nèi)。以下描述二極管焊盤(pán)的具體的設(shè)置的實(shí)例來(lái)說(shuō)明依據(jù)本發(fā)明的電路設(shè)置的實(shí)例。在晶片探測(cè)工藝264期間，利用通過(guò)二極管焊盤(pán)的電信號(hào)的測(cè)試274測(cè)試ESD保護(hù)電路的操作。如果ESD保護(hù)電路不能按需執(zhí)行，管芯會(huì)被廢棄(由此避免如果不合規(guī)格的管芯在使用期間遇到ESD現(xiàn)象管芯過(guò)早失效)。如果ESD保護(hù)電路通過(guò)測(cè)試274,則測(cè)試275測(cè)試功率MOSFET。測(cè)試275可以在柵極氧化物執(zhí)行過(guò)載測(cè)試且使用正常運(yùn)行的ESD保護(hù)電路不會(huì)允許的柵極電壓。較高的過(guò)載測(cè)試電壓導(dǎo)致具有潛在的柵極氧化物缺陷的功率MOSFET更快地失效。高柵極過(guò)載導(dǎo)致有缺陷的氧化物斷裂，引起柵極短路。施加過(guò)載后短路的MOSFET柵極氧化物將不能通過(guò)柵極泄漏測(cè)試。無(wú)過(guò)載的柵極相反將很有可能通過(guò)柵極泄漏測(cè)試，盡管包含潛在的缺陷。由此，測(cè)試275可以在短時(shí)間內(nèi)測(cè)試和去除有缺陷的功率MOSFET,與高生產(chǎn)能力和低制造成本一致。另外，利用該方法，有缺陷的和脆弱元件將不能從測(cè)試和組裝過(guò)程中存活，且因此對(duì)顧客和這樣的產(chǎn)品的用戶不引起可靠性的危險(xiǎn)。另外，由于ESD保護(hù)和功率MOSFET(或半導(dǎo)體器件)測(cè)試在組裝之前，壞的部件不會(huì)被組裝。在組裝之前去除有缺陷的和脆弱的元件避免可能在組裝器件和最后的測(cè)試操作期間失效的部件的附加的成本，進(jìn)一步減少總的制造成本。去除有缺陷的元件所用的過(guò)載條件依賴(lài)于被測(cè)試的缺陷。對(duì)于功率MOSFET,最大的失效模式是柵極氧化物質(zhì)量失效，特別地對(duì)于具有在蝕刻的溝槽中和沿蝕刻的溝槽的側(cè)壁形成的柵極氧化物的器件更是如此。這樣的氧化物的質(zhì)量不僅依賴(lài)于氧化條件，而且依賴(lài)于清潔和溝槽蝕刻條件。氧化物相關(guān)的缺陷不僅代表在功率MOSFET制造中的成品率損失的最大的組成部分，而且代表最大的ESD和潛在的氧化物缺陷失效的危險(xiǎn)。為了測(cè)試和篩選氧化物質(zhì)量，包含無(wú)缺陷的二氧化硅的柵極氧化物通常對(duì)于厚氧化物在8MV/cm失效而對(duì)于薄氧化物在10MV/cm失效。對(duì)于較薄層(通常在200A以下)在介電體中雪崩擊穿的臨界電場(chǎng)改善的原因是隧道電流的增加減少了高動(dòng)量載流子的影響。由于介電體可以在半臨界電場(chǎng)運(yùn)行下，即，4至5MV/cm下容易地?zé)o限期地存活，所以短的篩選操作必須比臨界電場(chǎng)的大約一半的該電場(chǎng)大而比雪崩臨界電場(chǎng)小。在該范圍內(nèi)，場(chǎng)越高，篩選和淘汰有缺陷的產(chǎn)品所需的測(cè)試時(shí)間越短。理論上，篩選測(cè)試可以因此從導(dǎo)致介電體中雪崩的臨界電場(chǎng)的60%至90%執(zhí)行。但是，實(shí)際上，最大場(chǎng)的60%可能在適當(dāng)?shù)臅r(shí)間內(nèi)不能篩選所有的缺陷。相反地，雪崩場(chǎng)的90%可能實(shí)際上損傷某些此前沒(méi)有缺陷的器件。因此，65%至80%的電場(chǎng)強(qiáng)度更實(shí)際，而推薦臨界場(chǎng)的70%至75%。將場(chǎng)強(qiáng)轉(zhuǎn)化為柵極至源極電壓V(3s依賴(lài)于氧化物厚度，且由等式VGS=X。xXE^給出，其中Vcs是施加的柵極電壓，X。x是氧化物厚度，而Eaval是表l所示的雪崩的臨界電場(chǎng)。表1用于去除潛在的氧化物缺陷的柵極過(guò)過(guò)載條件的實(shí)例<table>tableseeoriginaldocumentpage15</column></row><table>組裝工藝266期間，諸如鋸或劃的傳統(tǒng)的技術(shù)切割晶片且分開(kāi)管芯用于封裝。依據(jù)本發(fā)明的一方面，組裝工藝266包括連接ESD保護(hù)電路的一個(gè)或更多的焊盤(pán)(例如，二極管焊盤(pán))與功率MOSFET的一個(gè)或更多的焊盤(pán)(例如，柵極焊盤(pán)或源極焊盤(pán))的工藝。在封裝期間二極管焊盤(pán)或諸焊盤(pán)的連接按所需連接ESD保護(hù)電路或來(lái)保護(hù)功率MOSFET。在更寬的意義上，由ESD器件或保護(hù)電路成為與需要保護(hù)的器件、元件或電路并聯(lián)連接(其中ESD保護(hù)和需要保護(hù)的元件在組裝工藝之前沒(méi)有并聯(lián))，組裝工藝完成電路。存在連接ESD保護(hù)電路的焊盤(pán)和功率MOSFET的焊盤(pán)的多種技術(shù)。以下進(jìn)一步描述某些用于焊盤(pán)連接的封裝技術(shù)和結(jié)構(gòu)。所使用連接技術(shù)將一般地依賴(lài)于焊盤(pán)的位置和封裝的期望的類(lèi)型(例如，反轉(zhuǎn)片封裝、板上芯片或具有引線鍵合的封裝)。在組裝或封裝266之后，最后測(cè)試268在步驟278中決定是否封裝的產(chǎn)品是好的或有缺陷的。有缺陷的產(chǎn)品被廢棄。因?yàn)橛糜跈z測(cè)和去除有缺陷的產(chǎn)品的更嚴(yán)格的過(guò)載條件發(fā)生在先，所以利用產(chǎn)品的通常的操作規(guī)范的常規(guī)的偏置條件執(zhí)行最后的測(cè)試。圖5A顯示包含具有二極管焊盤(pán)302的ESD保護(hù)電路的半導(dǎo)體管芯300的電路圖。管芯300還包括具有柵極焊盤(pán)301、源極焊盤(pán)303和漏極焊盤(pán)304的MOSFET308。MOSFET308可以是包括多個(gè)具有諸如圖1C或1D所示的水平或垂直溝道的晶體管單元的功率MOSFET。可選的電阻器305位于MOSFET308的柵極焊盤(pán)301和柵極之間，且PN二極管309位于源極焊盤(pán)303和漏極焊盤(pán)304之間。二極管焊盤(pán)302連接背對(duì)背齊納二極管306和307，其位于二極管焊盤(pán)302和源極焊盤(pán)303之間。在管芯300中，二極管焊盤(pán)302被分開(kāi)，且除了通過(guò)二極管306和307的連接之外從MOSFET308的焊盤(pán)301、303和304電隔離。圖1A的器件100與管芯300的不同之處在于二極管104和105在器件100中連接于柵極焊盤(pán)101和源極焊盤(pán)102之間，不像在管芯300中二極管305和306不連接至柵極焊盤(pán)301。柵極焊盤(pán)301和二極管焊盤(pán)302的分離允許測(cè)試MOSFET308而不受來(lái)自ESD保護(hù)電路的干擾。具體地，與柵極焊盤(pán)301連接的測(cè)試器可以控制施加于MOSFET308的柵極的電壓且提高柵極電壓至接近或高于ESD保護(hù)電路中的二極管306和307的擊穿電壓。另外，連接二極管焊盤(pán)302和源極焊盤(pán)303的傳統(tǒng)的測(cè)試器可以測(cè)試二極管306和307的運(yùn)行。在管芯300的一實(shí)施例中，二極管焊盤(pán)302與柵極焊盤(pán)301相鄰，使得柵極焊盤(pán)301和二極管焊盤(pán)302通過(guò)覆蓋功率管芯300的絕緣層或鈍化層而位于相同的開(kāi)口中。圖5B代表組裝后的封裝320,其中柵極4定合引線的鍵合球(bondball)310電接觸柵極焊盤(pán)301且相似地短路柵極焊盤(pán)301和二極管焊盤(pán)302，由此完成ESD二極管和柵極氧化物的并聯(lián)連接。圖6A顯示包括4冊(cè)極焊盤(pán)301和二極管焊盤(pán)302的管芯300的部分的橫截面圖，斥冊(cè)極焊盤(pán)301和二極管焊盤(pán)302分別包含金屬焊盤(pán)353A和353B。焊盤(pán)(通常為Al、Al-Si或Al-Cu-Si)位于絕緣層351上(通常為Si02或玻璃)，且可以包括勢(shì)壘或改善絕緣層351與鍵合金屬焊盤(pán)353A和353B之間粘接的粘接層352。鍵合金屬焊盤(pán)353A和353B可以在管芯300上的任意位置形成，且在圖6A中，鍵合金屬焊盤(pán)353A和353B位于部分的P型本體或深P+區(qū)350上。柵極焊盤(pán)301和MOSFET的柵極的電連接以及二極管焊盤(pán)302和二極管306和307的電連接在圖6A中未示出的部分的管芯300中制作。由旋涂玻璃(SOG)、硅酸磷玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、或氮化硅制成的絕緣鈍化層355中的開(kāi)口具有開(kāi)口，其允許來(lái)自測(cè)試系統(tǒng)的探測(cè)器354接觸焊盤(pán)353A和353B用于測(cè)試。圖6A中，部分的絕緣層355保留于焊盤(pán)353A和353B之間的間隙，但是可替換的，在絕緣層355中形成開(kāi)口的蝕刻工藝可以從間隙去除材料。在本發(fā)明的示范性實(shí)施例中，單一開(kāi)口暴露部分的金屬焊盤(pán)353A和353B。每個(gè)鍵合金屬焊盤(pán)353A和353B的尺寸依賴(lài)于引線鍵合的尺寸，但是通常將不小于50x50(om且經(jīng)?？梢允?00x100|im或更大。鈍化層355被遮蔽且橫跨金屬焊盤(pán)353A和353B從金屬焊盤(pán)353A和353B之間的間隙去除。如圖5B的示意圖和6B的橫截面所示，該結(jié)構(gòu)允許利用引線鍵合360的傳統(tǒng)的引線4定合工藝來(lái)形成接觸和電連接焊盤(pán)301和302(即，結(jié)構(gòu)上為元件353A和353B)的鍵合球連接310。采用引線鍵合360和球鍵合310，圖5B的器件具有連接的ESD保護(hù)電路來(lái)在ESD沖擊期間保護(hù)MOSFET308的柵極免受損傷。圖7A示意性地顯示用于包含具有ESD保護(hù)的功率MOSFET的引線鍵合封裝380的布局。注射成型塑料382隔離并保護(hù)管芯383,且保持引線和管芯于原位，而引線框架部分381A、381B和381C提供用于分別與管芯383中的功率MOSFET的漏極、源極和柵極電連接的外部引線。在封裝380中，在管芯383的背面上的漏極焊盤(pán)或接觸連接于引線框架部分381A(漏極引線)，該部分包括電連接和用于熱傳導(dǎo)的通道。導(dǎo)電粘接劑可以電連接功率MOSFET的漏極焊盤(pán)(管芯的背側(cè))與引線框架部分381A。自引線框架部分381A延伸的引線由此提供與功率MOSFET的漏極的電連接。引線框架部分381B(源極引線)在管芯383的表面上利用傳統(tǒng)的技術(shù)引線連接(wirebonded)至源極焊盤(pán)(未顯示)。自引線框架部分381B延伸的引線由此通過(guò)引線384提供與功率MOSFET的源極的電連接。或者，金屬夾可以用于將引線框架連接至MOSFET的源極金屬。引線385電連接引線框架部分381C(柵極引線)至管芯383上的柵極焊盤(pán)386。另一引線387連接引線框架部分381C與管芯383上的二極管焊盤(pán)388。與柵極焊盤(pán)386和二極管焊盤(pán)388均連接的引線框架381C提供功率MOSFET和ESD保護(hù)電路之間所需的電連接，且還提供用于電連接功率MOSFET的柵極的外部引線。圖7B是如圖7A中的將焊盤(pán)404和405引線鍵合至引線框架之前在管芯383中的結(jié)構(gòu)400的4黃截面。作為焊盤(pán)結(jié)構(gòu)的實(shí)例，焊盤(pán)404和405具有粘接層463,其加強(qiáng)焊盤(pán)404和405與下面的絕緣層402的粘接。該粘接層可能在功率MOSFET中還用作厚絕緣層(通常為鋁-銅-硅)和硅平臺(tái)區(qū)(源極本體接觸)之間的勢(shì)壘金屬。通常地，勢(shì)壘材料是集成電路和功率MOSFET制造中形成為接觸掩模工序的標(biāo)準(zhǔn)部分的氮化鈦(TiN)。焊盤(pán)404和405可以處于管芯383上的任意位置，但是在圖7B中位于P本體區(qū)401之上。在絕緣或鈍化層406中的分開(kāi)的開(kāi)口暴露部分的柵極焊盤(pán)404和二極管焊盤(pán)405。開(kāi)口具有一^:依據(jù)封裝工藝的需要選擇的尺寸且可以分開(kāi)任何期望的距離。圖7B顯示分開(kāi)的探測(cè)器407，其通過(guò)層406中的開(kāi)口接觸焊盤(pán)404和405用于測(cè)試如上述的MOSFET和ESD保護(hù)電路。圖7C示出在測(cè)試之后當(dāng)分開(kāi)的引線鍵合407連接?xùn)艠O焊盤(pán)404和二極管焊盤(pán)405至引線框架時(shí)的結(jié)構(gòu)410。圖8A示出二極管焊盤(pán)405和柵極焊盤(pán)404的可選結(jié)構(gòu)。焊盤(pán)405和404具有通過(guò)焊料凸點(diǎn)423的外部的電連接。為了形成焊料凸點(diǎn)423，諸如鴒(W)或鈦(Ti)的材料的勢(shì)壘層421和諸如鈦鎳(Ti-Ni)的材料的焊盤(pán)層422形成于絕緣體406中的焊盤(pán)開(kāi)口中和該開(kāi)口的周?chē)？梢岳脗鹘y(tǒng)的諸如構(gòu)圖的沉積或鍍的技術(shù)來(lái)形成這樣的層。諸如銀錫(Ag-Sn)焊料或鉛錫(Pb-Sn)焊料的材料的焊料凸點(diǎn)423利用傳統(tǒng)的技術(shù)形成于焊盤(pán)層422上。圖8B示出探測(cè)器431可以接觸焊料凸點(diǎn)423，用于分開(kāi)功率MOSFET和ESD保護(hù)電路的測(cè)試。圖8C顯示測(cè)試之后和倒裝封裝工藝之后的結(jié)構(gòu)440的橫截面，該封裝工藝貼附包含功率MOSFET的管芯于諸如印刷電路板或金屬引線框架的襯底(未顯示)。焊料回流工藝連接凸點(diǎn)423至導(dǎo)電區(qū)或跡線圖案441。在結(jié)構(gòu)440中，倒裝片封裝工藝連接?xùn)艠O焊盤(pán)404和二極管焊盤(pán)405上的焊料凸點(diǎn)423至襯底的相同的導(dǎo)電區(qū)441。本發(fā)明的上述實(shí)施例示出器件的結(jié)構(gòu)和方法，所示器件包括一個(gè)柵極焊盤(pán)和一個(gè)二極管焊盤(pán)，其如圖5A所示被分開(kāi)用于測(cè)試，且如圖5B所示電連接，以利ESD保護(hù)電路的正常運(yùn)行。許多其它的結(jié)構(gòu)是可能的。圖9是包括功率MOSFET512和ESD保護(hù)電路的管芯500。管芯500包括連接于功率MOSFET512的源極和漏極的源極焊盤(pán)505和漏極焊盤(pán)506,以及在漏極焊盤(pán)506和源極焊盤(pán)505之間連接的齊納二極管513。功率MOSFET512具有兩個(gè)柵極焊盤(pán)501和503。4冊(cè)極焊盤(pán)503位于功率MOSFET512的柵極和電阻元件507之間，且柵極焊盤(pán)501連接至電阻元件507的一端，其相對(duì)于柵極焊盤(pán)503?？梢酝ㄟ^(guò)測(cè)試^:測(cè)器接觸焊盤(pán)503、505和506來(lái)測(cè)試功率MOSFET512。為了ESD保護(hù)，管芯500還包括在第一二極管焊盤(pán)502和源極焊盤(pán)505之間連接的背對(duì)背二極管508和509。背對(duì)背二極管510和511相似地在第二二極管焊盤(pán)504和源極焊盤(pán)505之間連接。采用該結(jié)構(gòu)，可以通過(guò)探測(cè)器接觸二極管焊盤(pán)502和源極焊盤(pán)505來(lái)測(cè)試二極管508和509，且可以通過(guò)探測(cè)器接觸二極管焊盤(pán)504和源極焊盤(pán)505來(lái)測(cè)試二極管510和511。在測(cè)試之后，封裝工藝連接?xùn)艠O焊盤(pán)501至二極管焊盤(pán)502,并連接?xùn)艠O焊盤(pán)503至二極管焊盤(pán)504,使得ESD保護(hù)以與圖1E的器件200中的ESD保護(hù)相似的方式運(yùn)行。一般地，焊盤(pán)501和502連接至包含管芯500的封裝的外部端子。焊盤(pán)503和504不需要外部連接但可以利用上述的技術(shù)連接。例如，重疊焊盤(pán)503和504(相似于圖6B中所示的鍵合)的單一引線鍵合或焊料凸點(diǎn)可以電連接焊盤(pán)503和504。對(duì)于連接至焊盤(pán)503和504的單一的引線鍵合，從引線鍵合的引線可以被省略、切開(kāi)或連接至沒(méi)有外部端子的引線框架。可替換的，一端鍵合至柵極焊盤(pán)503而另一端鍵合至二極管焊盤(pán)504的引線可以電連接焊盤(pán)503和504。在另一可選實(shí)例中，在焊盤(pán)503和504上的分開(kāi)的焊料凸點(diǎn)可以連接至倒裝片封裝中的襯底的相同的導(dǎo)電區(qū)或印刷電路板上，且導(dǎo)電區(qū)不需要至外部端子或電路的連接。圖IO是管芯600的電路圖，管芯600對(duì)于與圖9的管芯500的相同的ESD保護(hù)電路具有不同的焊盤(pán)。具體地，管芯600具有單一的柵極焊盤(pán)601和單一的二極管焊盤(pán)602,且二極管510連接至功率MOSFET512的柵極和電阻元件507。另外，二極管508連接至柵極焊盤(pán)601,而不是連接至二極管焊盤(pán)，且二極管509和511連接至二極管焊盤(pán)602。對(duì)管芯600而言，^接觸^^及焊盤(pán)602、源^L焊盤(pán)603、和漏;歐焊盤(pán)506的測(cè)試系統(tǒng)可以測(cè)試功率MOSFET而不受來(lái)自ESD保護(hù)電路的干擾。接觸柵極焊盤(pán)601和二極管焊盤(pán)602的測(cè)試系統(tǒng)可以測(cè)試ESD保護(hù)電路，盡管焊盤(pán)的數(shù)量的減小不允許測(cè)試二極管508和509與測(cè)試二極管510和511分開(kāi)。在測(cè)試之后，連接二極管焊盤(pán)602至源極焊盤(pán)603使得ESD保護(hù)電路的運(yùn)行能夠保護(hù)功率MOSFET512。二極管焊盤(pán)602和4冊(cè)^l焊盤(pán)603可以利用用于連接^^極和二極管焊盤(pán)接觸的任何技術(shù)連接。圖。管芯700包括柵極焊盤(pán)701，其通過(guò)電阻元件705連接至MOSFET710的柵極。漏極焊盤(pán)或接觸703連接至功率MOSFET710的漏極，且源極焊盤(pán)704連接至功率MOSFET710的源極。功率MOSFET中保護(hù)器件不被擊穿的二極管711位于漏極焊盤(pán)703和源極焊盤(pán)704之間。為了ESD保護(hù)，器件管芯700包括四個(gè)二極管706、707、708和709，其在二極管焊盤(pán)702和源極焊盤(pán)704之間串聯(lián)連接。二極管706和707連接為背對(duì)背，如二極管708和709。除了ESD保護(hù)電路的不同之外，可以以與圖5A的器件500相同的方式測(cè)試管芯700,利用用于測(cè)試功率MOSFET710的焊盤(pán)701、703和704以及用于測(cè)試ESD保護(hù)電路的焊盤(pán)702和704。測(cè)試之后，封裝工藝連接?xùn)艠O焊盤(pán)701至二極管焊盤(pán)702來(lái)使ESD保護(hù)電路起作用。雖然參考特別的實(shí)施例具體描述了本發(fā)明，該描述只是本發(fā)明的應(yīng)用的實(shí)例且不應(yīng)作為限制。例如，雖然以上的實(shí)施例使用特定類(lèi)型的ESD保護(hù)電路，本發(fā)明的原理可以更一般地用可以從所保護(hù)的器件分開(kāi)的ESD保護(hù)電路的任何類(lèi)型或設(shè)計(jì)來(lái)得到使用。實(shí)施例所公開(kāi)的各種其它改編和組合在由權(quán)利要求所界定的本發(fā)明的范圍內(nèi)。權(quán)利要求1.一種半導(dǎo)體器件，包括管芯，所述管芯包括晶體管，具有第一焊盤(pán)；和靜電放電保護(hù)電路，具有第二焊盤(pán)，其中所述靜電放電保護(hù)電路只在連接所述第一焊盤(pán)和所述第二焊盤(pán)之后起到保護(hù)所述器件免受靜電放電破壞的作用；和絕緣層，所述絕緣層位于所述晶體管和靜電放電保護(hù)電路之上，所述絕緣層包括連續(xù)的開(kāi)口，所述開(kāi)口暴露部分的所述第一焊盤(pán)和部分的所述第二焊盤(pán)；和引線鍵合，所述引線鍵合位于所述絕緣層中的所述開(kāi)口中，其中所述引線鍵合橫跨所述第一和第二焊盤(pán)之間的間隙延伸，且電連接所述第一焊盤(pán)和所述第二焊盤(pán)。2.—種半導(dǎo)體器件，包括管芯，所述管芯包括晶體管，具有第一焊盤(pán)；和靜電放電保護(hù)電路，具有第二焊盤(pán)，其中所述靜電放電保護(hù)電路只在連接所述第一焊盤(pán)和所述第二焊盤(pán)之后起到保護(hù)所述器件免受靜電放電破壞的作用；連接到所述靜電放電保護(hù)電路的第一端子，使得在所述第一端子和所述第二焊盤(pán)之間施加電壓可導(dǎo)致所述靜電放電保護(hù)電路的擊穿，而在所述晶體管的柵極上不產(chǎn)生電壓集中；和連接到所述晶體管的第二端子，其中，當(dāng)連接所述第一和第二焊盤(pán)時(shí)，分別對(duì)于第一焊盤(pán)、第一端子和第二端子施加第一組電壓導(dǎo)致在所述靜電放電保護(hù)電路中導(dǎo)致?lián)舸蚁拗屏耸┘拥剿鼍w管的柵極的電壓；以及當(dāng)斷開(kāi)所述第一和第二焊盤(pán)時(shí)，分別對(duì)于第一悍盤(pán)、第一端子和第二端子施加第一組電壓操作所述晶體管，而不導(dǎo)致所述靜電放電保護(hù)電路擊穿。3.—種半導(dǎo)體器件，包括管芯，所述管芯包括晶體管，具有第一焊盤(pán)；和靜電放電保護(hù)電路，具有第二焊盤(pán)，其中所述靜電放電保護(hù)電路只在連接所述第一焊盤(pán)和所述第二焊盤(pán)之后起到保護(hù)所述器件免受靜電放電破壞的作用；和連接到所述靜電放電保護(hù)電路的第一端子，使得在所述第一端子和所述第二焊盤(pán)之間施加電壓可導(dǎo)致所述靜電放電保護(hù)電路的擊穿，而在所述晶體管的柵極上不產(chǎn)生電壓集中；和在所述管芯之外且將所述第一焊盤(pán)連接到所述第二焊盤(pán)的連接結(jié)構(gòu)。4.一種半導(dǎo)體器件，包括管芯，所述管芯包括第一焊盤(pán)；第二焊盤(pán)；晶體管，具有連接到第一焊盤(pán)的柵極；和靜電放電保護(hù)電路，連接在所述第二焊盤(pán)和所述晶體管的源極之間；和在所述管芯之外且將所述第一焊盤(pán)連接到所述第二焊盤(pán)的連接結(jié)構(gòu)，其中所述靜電放電保護(hù)電路只在所述連接結(jié)構(gòu)連接所述第一焊盤(pán)和所述第二焊盤(pán)之后起到保護(hù)所述器件免受靜電放電破壞的作用。5.如權(quán)利要求4所述的器件，其中，所述靜電放電保護(hù)電路包括第一二極管，連接至所述第二焊盤(pán)；和第二二極管，連接在所述第一二極管和所述晶體管的源極之間。6.如權(quán)利要求5所述的器件，其中所述管芯還包括第三焊盤(pán)；電阻元件，所述電阻元件連接所述第三焊盤(pán)至所述第一焊盤(pán)；第四焊盤(pán)；第二靜電放電保護(hù)電路，連接所述第四焊盤(pán)至所述晶體管的源極。7.如權(quán)利要求6所述的器件，其中，所述第二靜電放電保護(hù)電路包括第三二極管，連接至所述第四焊盤(pán)；和第四二極管，連接在所述第三二極管和所述晶體管的源極之間。8.如權(quán)利要求4所述的器件，其中，所述連接結(jié)構(gòu)包括接觸所述第一焊盤(pán)和所述第二焊盤(pán)的引線。9.如權(quán)利要求4所述的器件，其中，所述連接結(jié)構(gòu)包括倒裝片封裝的一部分。10.—種半導(dǎo)體器件，包括管芯，所述管芯包括第一焊盤(pán)；第二焊盤(pán)；晶體管，具有連接到所述第一焊盤(pán)的源極；和靜電放電保護(hù)電路，連接在所述第二焊盤(pán)和所述晶體管的柵極之間；和在所述管芯之外且將所述第一悍盤(pán)連接到所述第二焊盤(pán)的連接結(jié)構(gòu)，其中所述靜電放電保護(hù)電路只在所述連接結(jié)構(gòu)連接所述第一焊盤(pán)和所述第二焊盤(pán)之后起到保護(hù)所述器件免受靜電放電破壞的作用。11.如權(quán)利要求IO所述的器件，其中，所述靜電放電保護(hù)電路包括第一二極管，連接至所述第二焊盤(pán)；和第二二極管，連接在所述第一二極管和所述晶體管的柵極之間。12.如權(quán)利要求10所述的器件，其中所述連接結(jié)構(gòu)包括接觸所述第一焊盤(pán)和所述第二焊盤(pán)的引線。13.如權(quán)利要求10所述的器件，其中，所述連接結(jié)構(gòu)包括倒裝片封裝的一部分。全文摘要半導(dǎo)體管芯具有諸如功率MOSFET(308)的MOSFET的焊盤(pán)(301)和分開(kāi)的用于ESD保護(hù)電路(306、307)的焊盤(pán)(302)。連接焊盤(pán)(301、302)到一起使得ESD保護(hù)電路(306、307)起到保護(hù)MOSFET(308)的作用。在連接焊盤(pán)到一起之前，ESD保護(hù)電路(306、307)和/或MOSFET(308)可以被分開(kāi)地測(cè)試。當(dāng)測(cè)試MOSFET(308)時(shí)可以使用高于運(yùn)行的ESD保護(hù)電路允許的電壓。諸如引線鍵合或在倒裝片封裝中將管芯連接至襯底的封裝工藝可以在測(cè)試之后電連接焊盤(pán)(301、302)。文檔編號(hào)H01L23/64GK101582421SQ20091013423公開(kāi)日2009年11月18日申請(qǐng)日期2003年12月19日優(yōu)先權(quán)日2002年12月20日發(fā)明者理查德·威廉,邁克爾·康奈爾,陳偉鈿申請(qǐng)人:先進(jìn)模擬科技公司;先進(jìn)模擬科技(香港)有限公司