靜電放電保護裝置及其制造方法

文檔序號：7230328閱讀：178來源：國知局

專利名稱：靜電放電保護裝置及其制造方法
技術領域：
本發(fā)明涉及一種靜電放電保護裝置，特別是涉及一種靜電放電保護裝置及其制造方法。
背景技術：
電子組件(例如集成電路)于實際環(huán)境中往往會遭受靜電放電(electrostatic discharge, ESD)的沖擊。最常見的作法是在核心電路(Core Circuit)與焊墊(PAD)間，設計一靜電放電防護裝置，以保護其內(nèi)部電路。依靜電放電產(chǎn)生的電壓程度不同，靜電放電大致上可分為人體放電模式 (Human-Body Model,讓)、機械放電模式(Machine Model, MM)以及充電組件模式(Charge-Device Model, C畫)等。靜電放電的電壓比正常狀況下所提供的系統(tǒng)電壓大出許多。當靜電放電發(fā)生時，此靜電放電電流很可能會將電子組件燒毀。因此必須針對電子組件安排若干靜電放電防護措施，以期有效隔離靜電放電電流而避免組件損毀。靜電放電防護裝置的測試有幾種模式，分別為PD、 PS、 ND、以及NS模式。PD模式為于焊墊輸入正脈沖，而使系統(tǒng) 電壓軌線VDD接地。ND模式為于焊墊輸入負脈沖，而^:系統(tǒng)電壓軌線VDD 接地。PS模式為于焊墊輸入正脈沖，而使接地電壓軌線VSS接地。NS模式為于焊墊輸入負脈沖，而使接地電壓軌線VSS接地。圖1示出了美國專利公告第6， 459， 127號專利的靜電放電防護裝置的布局剖面圖。請參照圖1，高壓工藝的N型金屬氧化物半導體(n-channel metal-oxide-semiconductor, NMOS)晶體管Tl與T2藉由其寄生硅控整流器 (silicon-controlled rectifier, SCR)來防護靜電放電。此麗0S晶體管 Tl與T2以及其寄生SCR被設計成完全對稱的配置方式，以使流經(jīng)寄生SCR 的電流能夠達到完全均勻。雖然此已知技術足以防護人體放電模式的高電壓電平，但是卻只能防護PS以及NS模式的靜電放電事件。亦即，此已知技術無法防護PD以及ND模式的靜電放電事件。對于PD模式以及ND模式的靜電放電，此已知技術是先將靜電放電電流/電壓從焊墊IIO經(jīng)由寄生SCR組件導引至集成電路中的接地電壓軌線VSS, 然后再經(jīng)由集成電路中耦接于系統(tǒng)電壓軌線VDD與接地電壓軌線VSS之間的另一個靜電放電防護裝置(未示出)將靜電放電電流/電壓從接地電壓軌線 VSS導引至系統(tǒng)電壓軌線VDD。最后，此靜電放電電流/電壓經(jīng)由系統(tǒng)電壓軌線VDD而從電源接腳被引出集成電路外。由于不是直接將靜電放電電流/電壓從焊墊110導引至系統(tǒng)電壓軌線VDD,導致前述靜電放電電流/電壓的導引路徑具有較大的寄生電阻與寄生電容，使得此靜電放電電流/電壓仍然會損毀欲保護的核心電路。發(fā)明內(nèi)容本發(fā)明提供一種靜電放電保護裝置，以防護PD模式以及ND模式的靜電放電。本發(fā)明提供一種靜電放電保護裝置的制造方法，以制造高壓靜電放電保護裝置。為解決上述問題，本發(fā)明提出一種靜電放電保護裝置，其包括襯底、N 型阱、P型摻雜區(qū)、第一與第二N+型摻雜區(qū)、第一與第二P+型摻雜區(qū)、柵極、第一與第二電極。N型阱配置于襯底中。P型摻雜區(qū)配置于N型阱中。第一 N+型摻雜區(qū)與第一 P+型摻雜區(qū)均配置于P型摻雜區(qū)中。第二 N+型摻雜區(qū)與第二P+型摻雜區(qū)均配置于N型阱中以及P型摻雜區(qū)外，且與P型摻雜區(qū)不相接觸。柵極配置于N型阱上以及于第二P+型摻雜區(qū)與P型摻雜區(qū)之間。第一電極電連接第一 N+型摻雜區(qū)與第一 P+型摻雜區(qū)。第二電極電連接第二 N+型摻雜區(qū)、第二P+型摻雜區(qū)與柵極。本發(fā)明還提出一種靜電放電保護裝置，包括N型襯底、P型摻雜區(qū)、第一與第二N+型摻雜區(qū)、第一與第二P+型摻雜區(qū)、柵極、第一與第二電極。P 型摻雜區(qū)配置于N型襯底中。第一N+型摻雜區(qū)與第一 P+型摻雜區(qū)均配置于P 型摻雜區(qū)中。第二N+型摻雜區(qū)與第二P+型摻雜區(qū)均配置于N型襯底中以及P 型摻雜區(qū)外，且與P型摻雜區(qū)不相接觸。柵極配置于N型襯底上以及于第二 P+型摻雜區(qū)與P型摻雜區(qū)之間。第一電極經(jīng)由第一電性導體連接第一 N+型摻雜區(qū)與第一P+型摻雜區(qū)。第二電極經(jīng)由第二電性導體連接第二N+型摻雜區(qū)、第二P+型摻雜區(qū)與柵極。本發(fā)明提出一種靜電放電保護裝置的制造方法，包括提供一襯底；于襯底中形成N型阱；于N型阱中形成P型摻雜區(qū)；于P型摻雜區(qū)中形成第一 N+ 型摻雜區(qū)與第一 P+型摻雜區(qū)；于N型阱中以及P型摻雜區(qū)外形成第二 N+型摻雜區(qū)與第二P+型摻雜區(qū)，而與P型摻雜區(qū)不相接觸；于N型阱上以及于第二P+型摻雜區(qū)與P型摻雜區(qū)之間形成一柵極；形成第一電極與第二電極。其中，第一電極經(jīng)由第一電性導體連接第一 N+型摻雜區(qū)與第一 P+型摻雜區(qū)；而第二電極經(jīng)由第二電性導體連接第二 N+型摻雜區(qū)、第二 P+型摻雜區(qū)與柵極。本發(fā)明提供具有內(nèi)嵌高壓P型SCR( embedded high-voltage p-type SCR， EHVPSCR)結構的靜電放電保護裝置，因此可以直接將靜電放電電流/電壓從焊墊導引至系統(tǒng)電壓軌線VDD。為使本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并結合附圖詳細說明如下。

圖1示出了美國專利公告第6,459， 127號專利的靜電放電防護裝置的布局剖面圖。圖2是依照本發(fā)明實施例說明一種靜電放電保護裝置的布局剖面圖。圖3是依照本發(fā)明說明圖2靜電放電保護裝置的應用范例。圖4為依據(jù)本發(fā)明說明圖2靜電放電保護裝置的另一種應用范例。圖5為依據(jù)本發(fā)明說明圖2靜電放電保護裝置的又一種應用范例。圖6是依照本發(fā)明說明靜電放電保護裝置的另一實施范例的布局剖面圖。附圖符號說明 110、 270:焊墊200、 320、 600:靜電放電保護裝置201、 601:高壓PMOS晶體管 210: P型襯底220: N型阱221、 231、 251、 621、 631、 651: N+型摻雜區(qū)222、232、 622、 632: P+型摻雜區(qū)230、630: P型漸進區(qū)240、640:柵極250、650: N型場區(qū)261、262、 661、 662:場氧化層271、272、 671、 672:電極310:核心電^各330、RESD:電阻420、520、 530:靜電放電檢測電路610:N型襯底電容Q叩n、 Qp叩內(nèi)嵌晶體管、R^化、RN:內(nèi)電阻Tl、T2:應OS晶體管濯、VSS:電壓軌線具體實施方式
圖2是依照本發(fā)明實施例說明一種靜電放電保護裝置的布局剖面圖。圖 3是依照本發(fā)明說明圖2靜電放電保護裝置200的應用范例。請同時參照圖 2與圖3，靜電放電保護裝置200包含高壓P型金屬氧化物半導體(p-channel metal-oxide-semiconductor, P歸S)晶體管201。此高壓PMOS晶體管201 配置在N型阱(例如高壓N型阱220 )中，而高壓N型阱220則形成于P型村底210內(nèi)。在高壓N型阱220中形成P型摻雜區(qū)做為高壓PMOS晶體管201 的汲極。前述P型摻雜區(qū)譬如以P型漸進區(qū)(P-Grade) 230實施的。第一 N+型摻雜區(qū)231與第一P+型摻雜區(qū)232配置在P型漸進區(qū)230。于本實施例中，第一P+型摻雜區(qū)232與第一N+型摻雜區(qū)231 二者可以相鄰接。第一電極271經(jīng)由第一電性導體(例如金屬導體)連接至第一 N+型摻雜區(qū)231與第一P+型摻雜區(qū)232。于本實施例中，此第一電極271電連接至焊墊(pad) 270。于集成電路中，核心電路310可以經(jīng)由電阻330與焊墊270 對外部輸入/輸出數(shù)據(jù)。第二N+型摻雜區(qū)221配置于高壓N型阱220中以及P型漸進區(qū)230夕卜，而第二 P+型摻雜區(qū)222配置于高壓N型阱220中以及第二 N+型摻雜區(qū)221 與P型漸進區(qū)230之間。其中，摻雜區(qū)221、 222與P型漸進區(qū)230不相接觸。其中，第二 P+型摻雜區(qū)222與第二 N+型摻雜區(qū)221 二者可以相鄰接。第二P+型摻雜區(qū)222做為高壓PMOS晶體管201的源極。第二電極272經(jīng)由第二電性導體(例如金屬導體)連接第二 N+型摻雜區(qū)221與第二 P+型摻雜區(qū)222。于本實施例中，此第二電極272電連接至系統(tǒng)電壓軌線VDD。高壓PMOS晶體管201的柵極240配置于高壓N型阱220上方。在此以柵氧化層隔離柵極240與高壓N型阱220。柵極240配置于第二 P+型摻雜區(qū) 222與P型漸進區(qū)230之間。于本實施例中，第二電極272經(jīng)由電性導體連接柵極240。于集成電路中，核心電路310可以經(jīng)由系統(tǒng)電壓軌線VDD與接地電壓軌線VSS獲得外部所提供的操作電源。于本實施例中，更于高壓N型阱220中形成N型場區(qū)(N-Field) 250。第三N+型摻雜區(qū)251配置于N型場區(qū)250中。此第三N+型摻雜區(qū)251與N 型場區(qū)250做為高壓PMOS晶體管201的基體(bulk)電極。高壓PMOS晶體管201的基體電極亦經(jīng)由電性導體連接至系統(tǒng)電壓軌線VDD。場氧化層262 配置于高壓N型阱220中，以及配置于第二 N+型摻雜區(qū)"1與第三N+型摻雜區(qū)251之間。由第二P+型摻雜區(qū)222、高壓N型阱220與P型漸進區(qū)230構成一個內(nèi) 嵌晶體管Qp叩，而高壓N型阱220、 P型漸進區(qū)230與第一N+型摻雜區(qū)231 則構成另一個內(nèi)嵌晶體管Q叩n。此內(nèi)嵌晶體管Qp叩與Qnpn組成一個SCR 結構，亦即第二P+型摻雜區(qū)222、高壓N型阱220、 P型漸進區(qū)230與第一 N+型摻雜區(qū)231形成一個SCR路徑。此SCR結構的陽極柵極通過第二N+型摻雜區(qū)221與高壓N型阱220的內(nèi)電阻IV^連接至系統(tǒng)電壓軌線VDD,而SCR 結構的陰極柵極則通過P型漸進區(qū)2 30與第一 P+型摻雜區(qū)2 32的內(nèi)電阻RCrafc 連接至焊墊270。若系統(tǒng)電壓軌線VDD接地且焊墊270發(fā)生靜電放電的正脈沖，此靜電放電電流將會經(jīng)過第一P+型摻雜區(qū)232、 P型漸進區(qū)230、高壓N型阱220、第二N+型摻雜區(qū)221而到達系統(tǒng)電壓軌線VDD。因此，使得靜電放電電流從焊墊270經(jīng)過此靜電放電保護裝置200的寄生二極管與系統(tǒng)電壓軌線VDD而被導引至集成電路外部。所以靜電放電保護裝置200可以防止PD模式的靜電放電電流/電壓毀損核心電路310。若系統(tǒng)電壓軌線VDD接地且焊墊270發(fā)生靜電放電的負脈沖，此靜電放電電壓將會耦合至內(nèi)嵌SCR結構的陽極柵極。藉由內(nèi)電阻Rn,u使得內(nèi)嵌SCR 結構的陽極柵極電壓遠小于內(nèi)嵌SCR結構的陽極電壓(即系統(tǒng)電壓軌線VDD 電壓)。因此，內(nèi)嵌SCR結構便被觸發(fā)，使得靜電放電電流從系統(tǒng)電壓軌線 VDD經(jīng)過此SCR路徑與焊墊270而被導引至集成電路外部。所以靜電放電保護裝置200可以防止ND模式的靜電放電電流/電壓毀損核心電路310。本領域的技術人員可以在焊墊270與接地電壓軌線VSS之間配置另一個靜電放電保護裝置320。此靜電放電保護裝置32Q可以任何手段實施，例如以圖1所示的裝置實施靜電放電保護裝置320。若電壓軌線VSS接地且焊墊 270發(fā)生靜電放電的正脈沖，此靜電放電電壓將會觸發(fā)靜電放電保護裝置 320,使得靜電放電電流從焊墊270經(jīng)過靜電放電保護裝置320與電壓軌線 VSS而被導引至集成電路外部。若電壓軌線VSS接地且焊墊270發(fā)生靜電放電的負脈沖，此靜電放電電壓將會觸發(fā)靜電放電保護裝置320,使得靜電放電電流從電壓軌線VSS經(jīng)過靜電放電保護裝置320與焊墊270而被導引至集成電路外部。在正常操作狀態(tài)，為了避免誤觸發(fā)靜電放電保護裝置200，因此需要適當?shù)卣{高靜電放電保護裝置200的觸發(fā)電平。本實施例中更于高壓N型阱220 中以與柵極240與第一 P+型摻雜區(qū)232之間配置場氧化層261。藉由決定場氧化層261的寬度與深度，而對應地調整靜電放電保護裝置200的觸發(fā)電平。上述靜電放電保護裝置200可以參照下述制造方法實施。首先提供一襯底210，此襯底210例如是P型摻雜的襯底。然后在襯底210中形成高壓N 型阱220。接下來在高壓N型阱220中形成P型摻雜區(qū)(本實施例中為P型漸進區(qū)230 ),以及形成N型場區(qū)250。于高壓N型阱220上側形成N+型摻雜區(qū)221、 231以及251,然后于高壓N型阱220上側另形成P+型摻雜區(qū)222以及232。其中，N+型摻雜區(qū)221 與P+型摻雜區(qū)222是配置于P型漸進區(qū)230與N型場區(qū)250的外，N+型摻雜區(qū)231與P+型摻雜區(qū)232是配置于P型漸進區(qū)230之內(nèi)，而N+型摻雜區(qū)251 則是配置于N型場區(qū)250之內(nèi)。于本實施例中，N+型摻雜區(qū)221與P+型摻雜區(qū)222 二者相鄰接，但二者與P型漸進區(qū)230/ N型場區(qū)250不相接觸。另外，N+型摻雜區(qū)231與P+型摻雜區(qū)232 二者相鄰接。于高壓N型阱220中形成場氧化層261以及262,其中場氧化層261是配置在柵極240與P+型摻雜區(qū)232之間，而場氧化層262是配置在N+型摻雜區(qū)221與N+型摻雜區(qū)251之間。然后于高壓N型阱220上方以及于P+型摻雜區(qū)222與P型漸進區(qū)230之間形成柵極240，其中柵極240與高壓N型阱220之間以柵氧化層相隔離。接下來于襯底210上方形成電極271以及272。電極271經(jīng)由電性導體連接N+型摻雜區(qū)231與P+型摻雜區(qū)232。電極272經(jīng)由電性導體連接N+型摻雜區(qū)221、 P+型摻雜區(qū)222、柵極240以及N+型摻雜區(qū)251。于本實施例中，電極271電連接至焊墊270,而電極272電連接至系統(tǒng)電壓軌線VDD。上述實施例是以圖3說明靜電放電保護裝置200的其中一個實施例。本領域的技術人員可依其需求，而將圖2的靜電放電保護裝置200應用于其它電路中。例如，可以將靜電放電保護裝置200耦接于電壓軌線VDD與VSS之間。圖4即為依據(jù)本發(fā)明說明圖2靜電放電保護裝置200的另一種應用范例。請參照圖4，為求附圖簡明，在此僅以方塊PSCR表示靜電放電保護裝置 200的內(nèi)嵌SCR結構。于本實施例中以多個靜電放電保護裝置200串接于電壓軌線VDD與VSS之間，設計者可以依據(jù)需求而決定靜電放電保護裝置200 的串接個數(shù)。因此，當靜電放電事件發(fā)生在電壓軌線VDD(或是電壓軌線VSS )，靜電放電保護裝置200的內(nèi)嵌SCR結構便會被觸發(fā)而實時將靜電放電電流導引至電壓軌線VSS (或是電壓軌線VDD)。值得注意的是，本實施例的靜電放電保護裝置200與圖2的靜電放電保護裝置200有些許不同，其不同之處在于本實施例將靜電放電保護裝置200 的柵極24 0耦接至靜電放電檢測電路42 0 ，而不與電壓軌線VDD相連接。在此是以電阻R咖與電容C咖相串聯(lián)而構成靜電放電檢測電路420。本領域的技術人員可依其需求，而以其它手段實現(xiàn)靜電放電檢測電路420。靜電放電檢測電路420串接于電壓軌線VDD與VSS之間，以便檢測電壓軌線VDD與VSS 有無發(fā)生靜電放電事件。在正常操作下，由于電容C咖完成充電而使得各靜電放電保護裝置200 的柵極240保持在高電壓電平(近似于電壓軌線VDD的電壓電平)。因此，各靜電放電保護裝置200保持截止狀態(tài)。當靜電放電事件發(fā)生在電壓軌線VDD (或是電壓軌線VSS)，靜電放電檢測電路420會輸出低電壓電平(介于電壓軌線VDD與VSS電壓電平之間)給各靜電放電保護裝置200的柵極240。因此，靜電放電保護裝置200的PMOS晶體管便會被開啟(turn on)而實時將靜電放電電流導引至電壓軌線VSS (或是電壓軌線VDD)。圖5為依據(jù)本發(fā)明說明圖2靜電放電保護裝置200的又一種應用范例。為求附圖簡明，在此僅以方塊PSCR表示靜電放電保護裝置200的內(nèi)嵌SCR 結構。圖5與圖3相似，故不再贅述其相同部分。值得注意的是，本實施例的靜電放電保護裝置200與圖2的靜電放電保護裝置200有些許不同，其不同之處在于本實施例將靜電放電保護裝置200的柵極240耦接至靜電放電檢測電路520，而不與電壓軌線VDD相連接。本領域的技術人員可依其需求，而以任何手段實現(xiàn)靜電放電檢測電路520。請參照圖5，靜電放電檢測電路 520串接于電壓軌線VDD與焊墊270之間，以便檢測電壓軌線VDD與焊墊270 有無發(fā)生靜電放電事件。靜電放電檢測電路530串接于焊墊270與電壓軌線 VSS之間，以便檢測焊墊270與電壓軌線VSS有無發(fā)生靜電放電事件。在正常操作下，靜電放電檢測電路520輸出高電壓電平(近似于電壓軌線VDD的電壓電平)給靜電放電保護裝置200的柵極240，而靜電放電檢測電路530會輸出低電壓電平(近似于電壓軌線VSS的電壓電平)給靜電放電保護裝置320的柵極。因此，靜電放電保護裝置200與320保持截止狀態(tài)。當發(fā)生靜電放電事件時，若系統(tǒng)電壓軌線VDD接地且焊墊2 0發(fā)生靜電放電脈沖，靜電放電檢測電路520會輸出低電壓電平(介于焊墊270與電壓軌線VDD電壓電平之間)給靜電放電保護裝置200的柵極240。因此，靜電放電保護裝置200的PMOS晶體管便會被開啟(turn on)，而實時地將靜電放電電流從焊墊270導引至電壓軌線VDD，或是將靜電放電電流從電壓軌線 VDD導引至焊墊270。若系統(tǒng)電壓軌線VSS接地且焊墊270發(fā)生靜電》文電脈沖，靜電放電檢測電路530會輸出高電壓電平(介于焊墊270與電壓軌線VSS電壓電平之間) 給靜電放電保護裝置320的柵極。因此，靜電放電保護裝置320的NMOS晶體管便會被開啟(turn on),而實時地將靜電放電電流從焊墊270導引至電壓軌線VSS，或是將靜電放電電流從電壓軌線VSS導引至焊墊270。以下將依照本發(fā)明另舉一實施例。圖6是依照本發(fā)明說明一種靜電放電保護裝置的另一實施范例的布局剖面圖。請參照圖6,靜電放電保護裝置600包含高壓PMOS晶體管601。此高壓PMOS晶體管601配置在N型襯底610中。在N型襯底610中形成P型摻雜區(qū)做為高壓PMOS晶體管601的汲極。前述P 型摻雜區(qū)譬如以P型漸進區(qū)630實施。第一 N+型摻雜區(qū)631與第一 P+型摻雜區(qū)632配置在P型漸進區(qū)630。于本實施例中，第一P+型摻雜區(qū)632與第一N+型摻雜區(qū)631 二者可以相鄰接。第一電極671經(jīng)由電性導體(例如金屬導體)連接至第一N+型摻雜區(qū)631與第一P+型摻雜區(qū)632。此第一電極671 可以電連接至焊墊270。第二N+型摻雜區(qū)621配置于N型襯底610中以及P型漸進區(qū)630夕卜，而第二 P+型摻雜區(qū)622配置于N型襯底610中以及第二 N+型摻雜區(qū)621與P 型漸進區(qū)630之間。其中，摻雜區(qū)621、 622與P型漸進區(qū)630不相接觸，而型摻雜區(qū)622與621 二者可以相鄰接。第二P+型摻雜區(qū)622做為高壓PM0S 晶體管601的源極。第二電極672經(jīng)由電性導體(例如金屬導體)連接第二 N+型摻雜區(qū)621與第二P+型摻雜區(qū)622。于本實施例中，此第二電極672電連接至系統(tǒng)電壓軌線VDD。高壓PMOS晶體管601的柵極640配置于N型襯底610上方。在此以柵氧化層隔離柵極640與N型襯底610。柵極640配置于第二P+型摻雜區(qū)622 與P型漸進區(qū)630之間。于本實施例中，第二電極672經(jīng)由電性導體連接柵極640。于本實施例中，更于N型襯底610中形成N型場區(qū)(N-Field) 650。第三N+型^^參雜區(qū)651配置于N型場區(qū)650中。此第三N+型"t參雜區(qū)651與N型場區(qū)650做為高壓PMOS晶體管601的基體電極。高壓PMOS晶體管601的基體電極亦經(jīng)由電性導體連接至系統(tǒng)電壓軌線VDD。于N型襯底610中，以及于第二N+型摻雜區(qū)621與第三N+型摻雜區(qū)651之間配置場氧化層662。由第二P+型摻雜區(qū)622、 N型襯底610與P型漸進區(qū)630構成一個內(nèi)嵌晶體管Qpnp，而N型襯底610、 P型漸進區(qū)630與第一N+型摻雜區(qū)631則構成另一個內(nèi)嵌晶體管Q叩n。此內(nèi)嵌晶體管Qp叩與Q叩n組成一個內(nèi)嵌SCR 結構，亦即第二 P+型摻雜區(qū)622、 N型襯底610、 P型漸進區(qū)630與第一忖+ 型摻雜區(qū)631形成一個SCR路徑。此內(nèi)嵌SCR結構的陽極柵極通過第二 N+ 型摻雜區(qū)621與N型襯底610的內(nèi)電阻IU連接至系統(tǒng)電壓軌線VDD,而內(nèi)嵌 SCR結構的陰極柵極則通過P型漸進區(qū)630與第一P+型摻雜區(qū)632的內(nèi)電阻 Rc^連接至焊墊270。若系統(tǒng)電壓軌線VDD接地且焊墊270發(fā)生靜電放電的正脈沖，此靜電放電電流將會經(jīng)過第一P+型摻雜區(qū)632、 P型漸進區(qū)630、 N型襯底610、第二 N+型摻雜區(qū)621而到達系統(tǒng)電壓軌線VDD。因此，使得靜電放電電流從焊墊 270經(jīng)過此靜電放電保護裝置600的寄生二極管與系統(tǒng)電壓軌線VDD而被導引至集成電路外部。若系統(tǒng)電壓軌線VDD接地且焊墊27 0發(fā)生靜電放電的負脈沖，此靜電放電電壓將會耦合至內(nèi)嵌SCR結構的陽極柵極。藉由內(nèi)電阻RN 使得內(nèi)嵌SCR結構的陽極柵極電壓遠小于內(nèi)嵌SCR結構的陽極電壓(即系統(tǒng) 電壓軌線VDD電壓)。因此，內(nèi)嵌SCR結構便被觸發(fā)，使得靜電放電電流從系統(tǒng)電壓軌線VDD經(jīng)過此SCR路徑與焊墊270而被導引至集成電路外部。在正常操作狀態(tài)，為了避免誤觸發(fā)靜電放電保護裝置600,因此需要適當?shù)卣{高靜電放電保護裝置600的觸發(fā)電平。本實施例中還于N型襯底610 中以與柵極640與第一 P+型摻雜區(qū)632之間配置場氧化層661。藉由決定場氧化層661的寬度與深度，而對應地調整靜電放電保護裝置600的觸發(fā)電平。綜上所述，上述諸實施例提供具有內(nèi)嵌高壓P型SCR (embedded high-voltage p-type SCR， EHVPSCR )結構的靜電放電保護裝置，因此可以直接將靜電放電電流/電壓從焊墊導引至系統(tǒng)電壓軌線VDD。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，本領域的技術人員在不脫離本發(fā)明的精神和范圍的前提下可作若干的更動與潤飾，因此本發(fā)明的保護范圍以本發(fā)明的權利要求為準。
權利要求
1. 一種靜電放電保護裝置，包括一襯底；一N型阱，配置于該襯底中；一P型摻雜區(qū)，配置于該N型阱中；一第一N+型摻雜區(qū)，配置于該P型摻雜區(qū)中；一第一P+型摻雜區(qū)，配置于該P型摻雜區(qū)中；一第二P+型摻雜區(qū)，配置于該N型阱中以及該P型摻雜區(qū)外，其中該第二P+型摻雜區(qū)與該P型摻雜區(qū)不相接觸；一柵極，其配置于該N型阱上以及于該第二P+型摻雜區(qū)與該P型摻雜區(qū)之間；一第一電極，其經(jīng)由一第一電性導體連接該第一N+型摻雜區(qū)與該第一P+型摻雜區(qū)；以及一第二電極，其經(jīng)由一第二電性導體連接該第二P+型摻雜區(qū)與該柵極。
2. 如權利要求1所述的靜電放電保護裝置，其中該P型一參雜區(qū)為P型漸進區(qū)。
3. 如權利要求1所述的靜電放電保護裝置，還包括一第一場氧化層，其配置于該N型阱中以及該柵極與該第一 P+型摻雜區(qū)之間。
4. 如權利要求1所述的靜電放電保護裝置，還包括一第二N+型摻雜區(qū)，配置于該N型阱中以及該P型摻雜區(qū)外，其中該第二N+型摻雜區(qū)與該P型摻雜區(qū)不相接觸。
5. 如權利要求4所述的該靜電放電保護裝置，其中該第二 P+型摻雜區(qū)與該第二 N+型摻雜區(qū)二者相鄰接。
6. 如權利要求1所述的靜電放電保護裝置，還包括一N型場區(qū)，配置于該N型阱中；以及一第三N+型摻雜區(qū)，配置于該N型場區(qū)中，其中該第二電極經(jīng)由該第二電性導體連接該第三N+型摻雜區(qū)。
7. 如權利要求6所述的靜電放電保護裝置，還包括一第二場氧化層，其配置于該N型阱中以及該第二 P+型摻雜區(qū)與該第三N+型摻雜區(qū)之間。
8. 如權利要求1所述的靜電放電保護裝置，其中該第一電極電連接至一焊墊。
9. 如權利要求1所述的靜電放電保護裝置，其中該第二電極電連接至一系統(tǒng)電壓軌線。
10. 如權利要求1所述的該靜電放電保護裝置，其中該第一電性導體與該第二電性導體為金屬。
11. 如權利要求1所述的該靜電放電保護裝置，其中該第一 P+型摻雜區(qū) 與該第一 N+型摻雜區(qū)二者相鄰接。
12. —種靜電放電保護裝置，包括一N型襯底；一P型"t參雜區(qū)，配置于該N型襯底中；一第一N+型摻雜區(qū)，配置于該P型摻雜區(qū)中；一第一P+型摻雜區(qū)，配置于該P型摻雜區(qū)中；一第二P+型摻雜區(qū)，配置于該N型襯底中以及該P型摻雜區(qū)外，其中該第二 P+型摻雜區(qū)與該P型摻雜區(qū)不相接觸；一柵極，其配置于該N型襯底上以及于該第二 P+型摻雜區(qū)與該P型摻雜區(qū)之間；一第一電極，其經(jīng)由一第一電性導體連接該第一 N+型摻雜區(qū)與該第一 P+型摻雜區(qū)；以及一第二電極，其經(jīng)由一第二電性導體連接該第二P+型摻雜區(qū)與該柵極。
13. 如權利要求12所述的靜電放電保護裝置，其中該P型摻雜區(qū)為P型漸進區(qū)。
14. 如權利要求12所述的靜電放電保護裝置，還包括一第一場氧化層，其配置于該N型襯底中以及該柵極與該第一 P+型摻雜區(qū)之間。
15. 如權利要求12所述的靜電放電保護裝置，還包括一第二N+型摻雜區(qū)，配置于該N型襯底中以及該P型摻雜區(qū)外，其中該第二N+型摻雜區(qū)與該P型摻雜區(qū)不相接觸。
16. 如權利要求15所述的該靜電放電保護裝置，其中該第二 P+型摻雜區(qū) 與該第二N+型摻雜區(qū)二者相鄰接。
17. 如權利要求12所述的靜電放電保護裝置，還包括一N型場區(qū)，配置于該N型襯底中；以及一第三N+型摻雜區(qū)，配置于該N型場區(qū)中，其中該第二電極經(jīng)由該第二電性導體連接該第三N+型摻雜區(qū)。
18. 如權利要求17所述的靜電放電保護裝置，還包括一第二場氧化層，其配置于該N型襯底中以及該第二 P+型摻雜區(qū)與該第三N+型摻雜區(qū)之間。
19. 如權利要求12所述的靜電放電保護裝置，其中該第一電極電連接至一焊墊。
20. 如權利要求12所述的靜電放電保護裝置，其中該第二電極電連接至一系統(tǒng)電壓軌線。
21. 如權利要求12所述的該靜電放電保護裝置，其中該第一電性導體與該第二電性導體為金屬。
22. 如權利要求12所述的該靜電放電保護裝置，其中該第一 P+型摻雜區(qū) 與該第一 N+型摻雜區(qū)二者相鄰接。
23. —種靜電放電保護裝置的制造方法，包括提供一襯底；于該村底中形成一N型阱；于該N型阱中形成一 P型摻雜區(qū)；于該P型摻雜區(qū)中形成一第一 N+型摻雜區(qū)；于該P型摻雜區(qū)中形成一第一 P+型摻雜區(qū)；于該N型阱中以及該P型摻雜區(qū)外形成一第二 P+型摻雜區(qū)，其中該第二 P+型摻雜區(qū)與該P型摻雜區(qū)不相接觸；于該N型阱上以及于該第二 P+型摻雜區(qū)與該P型摻雜區(qū)之間形成一柵極；形成一第一電極，其中該第一電極經(jīng)由一第一電性導體連接該第一 N+ 型摻雜區(qū)與該第一P+型摻雜區(qū)；以及形成一第二電極，其中該第二電極經(jīng)由一第二電性導體連接該第二 P+ 型摻雜區(qū)與該柵極。
24. 如權利要求23所述靜電放電保護裝置的制造方法，其中該P型摻雜區(qū)為P型漸進區(qū)。
25. 如權利要求23所述靜電放電保護裝置的制造方法，還包括于該N型阱中以及該柵極與該第一 P+型^^雜區(qū)之間形成一第一場氧化層。
26. 如權利要求23所述靜電放電保護裝置的制造方法，還包括于該N型阱中以及該P型摻雜區(qū)外形成一第二N+型摻雜區(qū)，其中該第二 N+型摻雜區(qū)與該P型摻雜區(qū)不相接觸。
27. 如權利要求26所述該靜電放電保護裝置的制造方法，其中該第二 P+ 型摻雜區(qū)與該第二N+型摻雜區(qū)二者相鄰接。
28. 如權利要求23所述靜電放電保護裝置的制造方法，還包括于該N型阱中形成一N型場區(qū)；以及于該N型場區(qū)中形成一第三N+型摻雜區(qū)，其中該第二電極經(jīng)由該第二電性導體連接該第三N+型摻雜區(qū)。
29. 如權利要求28所述靜電放電保護裝置的制造方法，還包括于該N型阱中以及該第二 P+型摻雜區(qū)與該第三N+型摻雜區(qū)之間形成一第二場氧化層。
30. 如權利要求23所述靜電放電保護裝置的制造方法，其中該第一電極電連接至一焊墊。
31. 如權利要求23所述靜電放電保護裝置的制造方法，其中該第二電極電連接至一系統(tǒng)電壓軌線。
32. 如權利要求23所述該靜電放電保護裝置的制造方法，其中該第一電性導體與該第二電性導體為金屬。
33. 如權利要求23所述該靜電放電保護裝置的制造方法，其中該第一？+ 型摻雜區(qū)與該第一N+型摻雜區(qū)二者相鄰接。
全文摘要
一種靜電放電保護裝置及其制造方法。此靜電放電保護裝置包括襯底、N型阱、P型摻雜區(qū)、第一與第二N+型摻雜區(qū)、第一與第二P+型摻雜區(qū)、柵極、第一與第二電極。N型阱配置于襯底中。P型摻雜區(qū)配置于N型阱中。第一N+型摻雜區(qū)與第一P+型摻雜區(qū)均配置于P型摻雜區(qū)中。第二N+型摻雜區(qū)與第二P+型摻雜區(qū)均配置于N型阱中以及P型摻雜區(qū)外，且與P型摻雜區(qū)不相接觸。柵極配置于N型阱上以及于第二P+型摻雜區(qū)與P型摻雜區(qū)之間。第一電極電連接第一N+型摻雜區(qū)與第一P+型摻雜區(qū)。第二電極電連接第二N+型摻雜區(qū)、第二P+型摻雜區(qū)與柵極。
文檔編號H01L21/82GK101271891SQ20071009183
公開日2008年9月24日申請日期2007年3月23日優(yōu)先權日2007年3月23日
發(fā)明者唐天浩, 張瑋仁, 柯明道, 賴泰翔申請人:聯(lián)華電子股份有限公司

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