專利名稱：非易失性存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件，且特別是涉及一種非易失性存儲器。
背景技術(shù)：
非易失性存儲器(non-volatile memory)由于具有可多次進(jìn)行數(shù)據(jù)的存入、讀取、 擦除等動作，且存入的數(shù)據(jù)在斷電后也不會消失的優(yōu)點(diǎn)，因此，非易失性存儲器被廣泛采用 在個人電腦和電子設(shè)備等等。 已知提出一種利用N型阱區(qū)作為控制柵極的非易失性存儲器，由于此種非易失性 存儲器的控制柵極是位于基底中的N型阱區(qū)而非堆疊于浮置柵極上，因此能夠減少一道導(dǎo) 電膜的沉積與定義步驟，而只需形成單層多晶硅層作為浮置柵極。在此種單層多晶硅層 的非易失性存儲器中，存儲單元的編程及擦除操作是分別利用通道熱電子(channel hot electrons ;CHEs)及通道熱空穴(channel hot holes ;CHHs)注入的方式來進(jìn)行的，但是， 以上述方式進(jìn)行的編程及擦除操作較耗電且操作裕度(window)狹窄。
再者，由于需要在基底中形成用以作為控制柵極的N型阱區(qū)，因而使得此種單層 多晶硅層的非易失性存儲器的設(shè)計規(guī)則(design rule)也與一般雙層多晶硅層的非易失 性存儲器不同，舉例來說，為了在基底中形成可用來作為控制柵極的N型阱區(qū)，因此需要將 N型阱區(qū)的制作整合在邏輯電路工藝中，例如是將此種非易失性存儲器的工藝與CMOS晶體 管的工藝進(jìn)行整合，然而，這將使得此種非易失性存儲器的周邊電路的設(shè)計復(fù)雜化，其應(yīng)用 性也嚴(yán)重受限。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種非易失性存儲器，可以解決上述的問題，提升元件操作 的彈性及應(yīng)用性。 本發(fā)明提出一種非易失性存儲器，包括基底、兩個第一導(dǎo)體層、第二導(dǎo)體層、第一 介電層、第二介電層及兩個重?fù)诫s區(qū)?；字芯哂兄辽俣綦x結(jié)構(gòu)以及這些隔離結(jié)構(gòu)之間 的有源區(qū)。兩個第一導(dǎo)體層分別配置于這些隔離結(jié)構(gòu)上。第二導(dǎo)體層配置于基底上，且覆 蓋部分的有源區(qū)以及部分的各第一導(dǎo)體層。第一介電層配置于各第一導(dǎo)體層與第二導(dǎo)體層 之間。第二介電層配置于有源區(qū)上的第二導(dǎo)體層與基底之間。兩個重?fù)诫s區(qū)分別配置于有 源區(qū)上的第二導(dǎo)體層的兩側(cè)的基底中。 在本發(fā)明的實(shí)施例中，上述的各第一導(dǎo)體層的材料包括多晶硅、摻雜多晶硅、功函 數(shù)金屬或其任意組合。 在本發(fā)明的實(shí)施例中，上述的第二導(dǎo)體層的材料包括多晶硅、摻雜多晶硅、功函數(shù) 金屬或其任意組合。 在本發(fā)明的實(shí)施例中，上述的第一介電層包括氧化物、氮化物、碳化物、高介電常 數(shù)的金屬氧化物或其任意組合。 在本發(fā)明的實(shí)施例中，上述的第二介電層的材料包括氧化物、氮化物、金屬氧化物或其任意組合。 在本發(fā)明的實(shí)施例中，上述的非易失性存儲器還包括阱區(qū)，配置于基底中。 在本發(fā)明的實(shí)施例中，上述的非易失性存儲器還包括兩個輕摻雜區(qū)，分別配置于
有源區(qū)上的第二導(dǎo)體層與各重?fù)诫s區(qū)之間的基底中。 在本發(fā)明的實(shí)施例中，上述的非易失性存儲器還包括間隙壁，配置于有源區(qū)上的 第二導(dǎo)體層的側(cè)壁上。 在本發(fā)明的實(shí)施例中，上述的各第一導(dǎo)體層與第二導(dǎo)體層的重疊部分的面積相 同。 在本發(fā)明的實(shí)施例中，上述的各第一導(dǎo)體層為控制柵極，第二導(dǎo)體層為浮置柵極， 第一介電層為柵間介電層，以及第二介電層為隧穿介電層。 本發(fā)明的非易失性存儲器由于具有兩個控制柵極，因此其供電電壓(即Vcc)可以
降低，元件操作的彈性也會提升。另外，本發(fā)明的非易失性存儲器的設(shè)計規(guī)則能夠整合于一
般的晶體管工藝中，并且不需要復(fù)雜的周邊電路設(shè)計，因此能夠大幅提升其應(yīng)用性。 為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合附圖，
作詳細(xì)說明如下。


圖1為依照本發(fā)明的實(shí)施例所繪示的非易失性存儲器的俯視示意圖。 圖2為沿圖1中的I-I'線所繪示的非易失性存儲器的剖面示意圖。 圖3為本發(fā)明的非易失性存儲器的編程、擦除與讀取的操作示意圖。 圖4A至4D為依照本發(fā)明的實(shí)施例所繪示的非易失性存儲器的制造方法的俯視示意圖。 圖5A至5D為沿圖4A至4D中的線所繪示的非易失性存儲器的制造方法的
剖面示意圖。 附圖標(biāo)記說明 100:非易失性存儲器 101a、101b :隔離結(jié)構(gòu) 102 :基底 103 :有源區(qū) 104、104a、104b :第一導(dǎo)體層 105 :阱區(qū) 106、106a、106b、106c :第二導(dǎo)體層 108、 108a、 108b :第一介電層 IIO:第二介電層 112a、112b :重?fù)诫s區(qū) 114a、114b :輕摻雜區(qū) 116:間隙壁 118、120、122 :圖案化光致抗蝕劑層
具體實(shí)施例方式
圖1為依照本發(fā)明的實(shí)施例所繪示的非易失性存儲器的俯視示意圖。圖2為沿圖 1中的I-I'線所繪示的非易失性存儲器的剖面示意圖。 請參照圖1和圖2，非易失性存儲器100包括基底102、第一導(dǎo)體層104a和104b、 第二導(dǎo)體層106、第一介電層108a和108b、第二介電層110及重?fù)诫s區(qū)112a和112b。
基底102例如是半導(dǎo)體基底如硅基底。基底102具有至少二隔離結(jié)構(gòu)101a和101b
4及有源區(qū)103。隔離結(jié)構(gòu)101a和101b例如為淺溝槽隔離結(jié)構(gòu)(STI)，分別配置在基底102 中。有源區(qū)103配置在隔離結(jié)構(gòu)101a和101b之間。 第一導(dǎo)體層104a和104b分別配置于隔離結(jié)構(gòu)101a和101b上。第一導(dǎo)體層104a 和104b的材料包括多晶硅、摻雜多晶硅、功函數(shù)金屬或其任意組合。 第二導(dǎo)體層106配置于基底102上。在實(shí)施例中，第二導(dǎo)體層106的形狀例如為 n字型，如圖1所示，可以依位置的不同分為第二導(dǎo)體層106a、106b和106c。第二導(dǎo)體層 106c覆蓋部分的有源區(qū)103。第二導(dǎo)體層106a和106b分別覆蓋部分的第一導(dǎo)體層104a 和104b。第二導(dǎo)體層106的材料包括多晶硅、摻雜多晶硅、功函數(shù)金屬或其任意組合。
第一介電層108a配置于第一導(dǎo)體層104a與第二導(dǎo)體層106a之間。第一介電層 108b配置于第一導(dǎo)體層104b與第二導(dǎo)體層106b之間。第一介電層108a和108b的材料可 以是任何介電材料如氧化物、氮化物、碳化物、高介電常數(shù)的金屬氧化物或其任意組合，例 如是包括氧化硅及氮化硅的復(fù)合材料。在實(shí)施例中，第一介電層108a和108b例如是由氧 化硅_氮化硅_氧化硅所組成的ONO復(fù)合層。 第二介電層110配置于有源區(qū)103上的第二導(dǎo)體層106c與基底102之間。第二 介電層110的材料包括氧化物、氮化物、或金屬氧化物或其任意組合。 重?fù)诫s區(qū)112a和112b分別配置于有源區(qū)103上的第二導(dǎo)體層106c的兩側(cè)的基 底102中。在實(shí)施例中，重?fù)诫s區(qū)112a和112b例如是N型重?fù)诫s區(qū)，其摻雜的雜質(zhì)包括砷 或磷等N型雜質(zhì)。在另一實(shí)施例中，重?fù)诫s區(qū)112a和112b例如是P型重?fù)诫s區(qū)，其摻雜的 雜質(zhì)包括硼等P型雜質(zhì)。 另外，本發(fā)明的非易失性存儲器IOO還包括阱區(qū)105、輕摻雜區(qū)114a和114b、及間 隙壁116。阱區(qū)105配置于基底102中。在實(shí)施例中，阱區(qū)105例如是P型阱區(qū)，其摻雜的 雜質(zhì)包括硼等P型雜質(zhì)。在另一實(shí)施例中，阱區(qū)105例如是N型阱區(qū)，其摻雜的雜質(zhì)包括砷 或磷等N型雜質(zhì)。 輕摻雜區(qū)114a配置于有源區(qū)103上的第二導(dǎo)體層106c與重?fù)诫s區(qū)112a之間的 基底102中。輕摻雜區(qū)114b配置于有源區(qū)103上的第二導(dǎo)體層106c與重?fù)诫s區(qū)112b之 間的基底102中。在實(shí)施例中，當(dāng)阱區(qū)105例如是P型阱區(qū)時，輕摻雜區(qū)114a和114b例如 是N型輕摻雜區(qū)，其摻雜的雜質(zhì)包括砷或磷等N型雜質(zhì)。在另一實(shí)施例中，當(dāng)阱區(qū)105例如 是N型阱區(qū)時，輕摻雜區(qū)114a和114b例如是P型輕摻雜區(qū)，其摻雜的雜質(zhì)包括硼等P型雜 質(zhì)。 間隙壁116配置于有源區(qū)103上的第二導(dǎo)體層106c的側(cè)壁上。間隙壁116的材 料包括氧化物、氮化物、氮氧化物或其任意組合。 在本發(fā)明的非易失性存儲器100中，第一導(dǎo)體層104a和104b為控制柵極，第二導(dǎo) 體層106(包括106a、106b及106c)為浮置柵極，第一介電層108a和108b為柵間介電層， 以及第二介電層110為隧穿介電層。 在實(shí)施例中，第一導(dǎo)體層104a和104b分別與第二導(dǎo)體層106的耦合面積相同，如 圖l所示。詳而言之，第一導(dǎo)體層104a與第二導(dǎo)體層106a的重疊部分的面積為Al，第一導(dǎo) 體層104b與第二導(dǎo)體層106b的重疊部分的面積為A2，且Al與A2相同。在另一實(shí)施例中 (未繪示)，第一導(dǎo)體層104a和104b分別與第二導(dǎo)體層106的耦合面積可以依設(shè)計需求而 不同。當(dāng)然，本領(lǐng)域一般技術(shù)人員應(yīng)了解，第一導(dǎo)體層104a和104b以及第二導(dǎo)體層106的形狀并不以圖1為限，可以依設(shè)計需求而加以調(diào)整。 另外，在圖1與圖2中，均以單一個存儲器單元為例來說明，但不用以限定本發(fā)明。 本領(lǐng)域一般技術(shù)人員應(yīng)了解，本發(fā)明的非易失性存儲器可以重復(fù)排列以形成非易失性存儲 器陣列。 以下，將以圖2的非易失性存儲器來說明本發(fā)明的非易失性存儲器的編程 (program)操作、擦除(erase)操作與讀取(read)操作。圖3為本發(fā)明的非易失性存儲器 的編程、擦除與讀取的操作示意圖。 請參照圖3，進(jìn)行編程操作時，可于第一導(dǎo)體層104a上施加電壓V^，第一導(dǎo)體 層104b上施加電壓Vra2，而于阱區(qū)105上施加電壓VWE^。電壓Vra與Vra例如是足以進(jìn)行 編程操作的正電壓，而電壓VJ列如為0伏特。由于第二導(dǎo)體層106 (包括106a、106b及 106c)在布局上為彼此相連，如圖l所示，因此這些第二導(dǎo)體層106a、 106b及106c為等電位 (equalpotential)。當(dāng)施加控制柵極電壓至第一導(dǎo)體層104a及104b時，這些第二導(dǎo)體層 106a、 106b及106c的電壓是相同的，因此電子會以FN隧穿(Fowler-Nordheim tunneling) 的方式由基底102進(jìn)入第二導(dǎo)體層106c中而進(jìn)行編程。 進(jìn)行擦除操作時，可于第一導(dǎo)體層104a上施加電壓V^，第一導(dǎo)體層104b上施加 電壓Vra2，而于阱區(qū)105上施加電壓VWE^。電壓Vra與Vra例如為0伏特，而電壓V^例如 是足以進(jìn)行擦除操作的正電壓，因此電子以FN隧穿的方式由第二導(dǎo)體層106c中進(jìn)入基底 102而進(jìn)行擦除。 進(jìn)行讀取操作時，可于第一導(dǎo)體層104a上施加電壓V^，重?fù)诫s區(qū)112a上施加電 壓、，重?fù)诫s區(qū)112b上施加電壓V。，且阱區(qū)105上施加電壓V^電壓Vra與VD例如是足 以進(jìn)行讀取操作的正電壓的正電壓，而電壓VWE^與Vs例如為0伏特，以進(jìn)行讀取。
特別要說明的是，由于本發(fā)明的浮置柵極電壓Vre是耦合至兩個控制柵極電壓Vra 與Vra2，因此Vra與Vra2的電壓可以降低。換句話說，本發(fā)明的非易失性存儲器因?yàn)榫哂袃蓚€ 控制柵極，與已知的單一控制柵極的非易失性存儲器比較，可以大幅降低供電電壓(即Vcc ; charge connection voltage)來達(dá)到相同的耦合電壓，因此較不耗電。
接下來，將說明本發(fā)明的易失性存儲器的制造方法。圖4A至4D為依照本發(fā)明的 實(shí)施例所繪示的非易失性存儲器的制造方法的俯視示意圖。圖5A至5D為沿圖4A至4D中 的I-I'線所繪示的非易失性存儲器的制造方法的剖面示意圖。 首先，請參照4A及5A，在基底102中形成隔離結(jié)構(gòu)101a及101b，以定義有源區(qū) 103?；?02例如是半導(dǎo)體基底如硅基底。隔離結(jié)構(gòu)101a和lOlb例如為局部氧化隔離 結(jié)構(gòu)(LOCOS)或淺溝槽隔離結(jié)構(gòu)(STI)，且其形成方法包括進(jìn)行光刻、蝕刻、選擇性的熱氧 化、選擇性的化學(xué)氣相沉積、選擇性的化學(xué)機(jī)械拋光工藝。然后，在基底102上依序形成全 面性的第一導(dǎo)體層104及圖案化光致抗蝕劑層118。全面形成(blanketly formed)第一導(dǎo) 體層104的材料例如是多晶硅、摻雜多晶硅、功函數(shù)金屬層或其任意組合。形成第一導(dǎo)體層 104的方法包括進(jìn)行化學(xué)氣相沉積工藝。 接著，請參照4B及5B，以圖案化光致抗蝕劑層118為掩模，移除部分的第一導(dǎo)體 層104，以于隔離結(jié)構(gòu)101a及101b上分別形成第一導(dǎo)體層104a及104b。之后，移除圖案 化光致抗蝕劑層118。繼之，在基底102上依序形成全面性的第一介電層108及圖案化光致 抗蝕劑層120。第一介電層108的材料包括氧化物、氮化物、碳化物、高介電常數(shù)的金屬氧化物或其任意組合。形成第一介電層108的方法包括進(jìn)行熱氧化法或化學(xué)氣相沉積工藝。在 實(shí)施例中，第一介電層108例如是由化學(xué)氣相沉積工藝形成的氧化硅_氮化硅_氧化硅的 ONO復(fù)合層。 然后，請參照4C及5C，以圖案化光致抗蝕劑層120為掩模，移除部分的第一介電層 108，以于第一導(dǎo)體層104a及104b上分別形成第一介電層108a及108b。接著，移除圖案 化光致抗蝕劑層120。之后，在基底102中形成阱區(qū)105。形成阱區(qū)105的方法包括進(jìn)行光 刻工藝遮蔽不欲注入的區(qū)域及對欲注入的區(qū)域進(jìn)行離子注入工藝。繼之，在有源區(qū)103的 基底102上形成第二介電層110。第二介電層110的材料例如是氧化物、氮化物、金屬氧化 物或其任意組合。形成第二介電層110的方法包括進(jìn)行熱氧化法或化學(xué)氣相沉積工藝。在 實(shí)施例中，第二介電層110例如是由熱氧化法形成的氧化硅層。然后，在基底102上依序形 成全面性的第二導(dǎo)體層106及圖案化光致抗蝕劑層122。第二導(dǎo)體層106的材料包括多晶 硅、摻雜多晶硅、功函數(shù)金屬層或其任意組合。形成第二導(dǎo)體層106的方法包括進(jìn)行化學(xué)氣 相沉積工藝。 接著，請參照4D及5D，以圖案化光致抗蝕劑層122為掩模，移除部分的第二導(dǎo)體 層106，以形成第二導(dǎo)體層106a、106b、106c。詳而言之，第二導(dǎo)體層106a及106b分別形成 于第一導(dǎo)體層104a及104b上，且第二導(dǎo)體層106c形成于有源區(qū)103的部分基底102上。 在形成第二導(dǎo)體層106a、106b、106c步驟中，部分的第一介電層108a與108b以及部分的 第二介電層110也會同時被移除。繼之，移除圖案化光致抗蝕劑層122。然后，以第二導(dǎo)體 層106c為掩模，進(jìn)行離子注入工藝，以于第二導(dǎo)體層106c兩側(cè)的基底102中形成輕摻雜區(qū) 114a及114b。接著，在第二導(dǎo)體層106c的側(cè)壁上形成間隙壁116。間隙壁116的材料包括 氧化物、氮化物、氮氧化物或其任意組合。形成間隙壁116的方法包括先于基底102上順應(yīng) 性地形成間隙壁材料層(未繪示)，再以各向異性蝕刻工藝移除部分的間隙壁材料層以形 成之。之后，以間隙壁116為掩模，進(jìn)行離子注入工藝，以于間隙壁116兩側(cè)的基底102中 形成重?fù)诫s區(qū)112a及112b。至此，完成本發(fā)明的非易失性存儲器的制造。
綜上所述，本發(fā)明的非易失性存儲器由于具有兩個控制柵極，因此其供電電壓 (即VJ可以降低，也可以視設(shè)計需求將此兩個控制柵極的電壓調(diào)整為彼此相同或不同，增 加元件操作的彈性(flexibility)。 另外，本發(fā)明的非易失性存儲器因?yàn)轭~外形成在隔離結(jié)構(gòu)上的第一導(dǎo)體層、第一 介電層，所以可以和一般的晶體管工藝整合，并且與已知的單層多晶硅層的易失性存儲器 相較之下可簡化周邊電路設(shè)計，因此不會增加設(shè)計上的困難度且能夠大幅提升其應(yīng)用性。
再者，本發(fā)明的非易失性存儲器在編程及擦除的操作中，是以FN隧穿的方式來進(jìn) 行，較已知的通道熱電子(CHEs)及通道熱空穴(CHHs)的方式省電。 雖然本發(fā)明已以優(yōu)選實(shí)施例披露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù) 領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本 發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
一種非易失性存儲器，包括基底，該基底中具有至少二隔離結(jié)構(gòu)以及所述隔離結(jié)構(gòu)之間的有源區(qū)；兩個第一導(dǎo)體層，分別配置于所述隔離結(jié)構(gòu)上；第二導(dǎo)體層，配置于該基底上，且覆蓋部分的有源區(qū)以及部分的各第一導(dǎo)體層；第一介電層，配置于各第一導(dǎo)體層與該第二導(dǎo)體層之間；第二介電層，配置于該有源區(qū)上的該第二導(dǎo)體層與該基底之間；以及兩個重?fù)诫s區(qū)，分別配置于該有源區(qū)上的該第二導(dǎo)體層的兩側(cè)的該基底中。
2. 如權(quán)利要求1所述的非易失性存儲器，其中各第一導(dǎo)體層的材料包括多晶硅、摻雜多晶硅、功函數(shù)金屬或其任意組合。
3. 如權(quán)利要求1所述的非易失性存儲器，其中該第二導(dǎo)體層的材料包括多晶硅、摻雜多晶硅、功函數(shù)金屬或其任意組合。
4. 如權(quán)利要求1所述的非易失性存儲器，其中該第一介電層包括氧化物、氮化物、碳化物、高介電常數(shù)的金屬氧化物或其任意組合。
5. 如權(quán)利要求1所述的非易失性存儲器，其中該第二介電層的材料包括氧化物、氮化物、金屬氧化物或其任意組合。
6. 如權(quán)利要求1所述的非易失性存儲器，還包括阱區(qū)，配置于該基底中。
7. 如權(quán)利要求1所述的非易失性存儲器，還包括二輕摻雜區(qū)，分別配置于該有源區(qū)上的該第二導(dǎo)體層與各重?fù)诫s區(qū)之間的該基底中。
8. 如權(quán)利要求1所述的非易失性存儲器，還包括間隙壁，配置于該有源區(qū)上的該第二導(dǎo)體層的側(cè)壁上。
9. 如權(quán)利要求1所述的非易失性存儲器，其中各第一導(dǎo)體層與該第二導(dǎo)體層的重疊部分的面積相同。
10. 如權(quán)利要求1所述的非易失性存儲器，其中各第一導(dǎo)體層為控制柵極，該第二導(dǎo)體層為浮置柵極，該第一介電層為柵間介電層，以及該第二介電層為隧穿介電層。
全文摘要
一種非易失性存儲器，包括基底、兩個第一導(dǎo)體層、第二導(dǎo)體層、第一介電層、第二介電層及兩個重?fù)诫s區(qū)。基底中具有至少二隔離結(jié)構(gòu)以及這些隔離結(jié)構(gòu)之間的有源區(qū)。兩個第一導(dǎo)體層分別配置于這些隔離結(jié)構(gòu)上。第二導(dǎo)體層配置于基底上，且覆蓋部分的有源區(qū)以及部分的各第一導(dǎo)體層。第一介電層配置于各第一導(dǎo)體層與第二導(dǎo)體層之間。第二介電層配置于有源區(qū)上的第二導(dǎo)體層與基底之間。兩個重?fù)诫s區(qū)分別配置于有源區(qū)上的第二導(dǎo)體層的兩側(cè)的基底中。
文檔編號H01L29/40GK101783347SQ20091000505
公開日2010年7月21日 申請日期2009年1月21日 優(yōu)先權(quán)日2009年1月21日
發(fā)明者葉宇寰, 張原祥, 林哲列, 林松斌 申請人:聯(lián)華電子股份有限公司