專利名稱：用于非易失性存儲器的第一層間電介質(zhì)堆疊的制作方法
技術領域：
本發(fā)明一般涉及半導體器件領域。在一方面中，本發(fā)明涉及用于 浮柵或其他半導體器件結構的層間電介質(zhì)層的制造。
背景技術：
半導體器件典型地包括在襯底上形成的或者在襯底中形成的器件組件(諸如晶體管和電容器)，作為前段制程(FEOL)處理中的一部 分。另外，將器件組件連接到外部世界的互連部件(諸如接觸、金屬 線和通孔)被包括作為后段制程(BEOL)集成工藝的一部分，由此在 互連部件中以及在互連部件之間形成一個或多個電介質(zhì)層，用于將互 連部件和器件組件電隔離。為了保護半導體器件不受移動離子和其他 不期望的雜質(zhì)的電荷損失/獲取效應的影響，BEOL電介質(zhì)層典型地包 括形成所有或一部分第一層間電介質(zhì)(ILD0)的磷硼正硅酸乙酯(BPTEOS)的層，其有時候也被稱為金屬前電介質(zhì)(PMD)。例如， BPTE0S層提供吸除(gettering)功能以幫助保護非易失性存儲器(NVM)不受能夠影響NVM單元的數(shù)據(jù)保持性能的移動離子的影響。 BPTEOS層還幫助控制半導體晶體管之間的場泄漏，諸如以晶體管陣列 形成的那些半導體晶體管之間的場泄漏。該種半導體器件的示例是如圖1中所示，其描述了半導體器件10， 其中，器件組件(諸如，晶體管12、 13)被形成在襯底ll上或者被形 成在襯底11中。在簡化示意形式中示出的所描述的器件組件12、 13 可以表示任何種類的晶體管器件(諸如M0SFET、 DRAM或NVM器 件)，并且可以使用任何所期望的晶體管制造順序來形成，所述晶體管 制造順序在襯底11上方形成柵電極和柵電介質(zhì)層，并且使用在柵電極 上的側(cè)壁間隔層以在襯底11中形成源/漏區(qū)的至少一部分(未示出)。6利用現(xiàn)有的制造過程，通過在器件組件12、 13上方沉積BPTEOS層14 來形成吸除層。然而，當沉積不保形時，BPTEOS層14在器件組件12、 13的頂部形成得更迅速，并且夾斷開口，由此在BPTEOS層14中形成 空隙區(qū)域15。在ILD0層中的空隙的存在能夠誘捕在隨后處理步驟的過 程中產(chǎn)生的移動離子，諸如來自在后續(xù)的拋光步驟中使用的化學機械 拋光漿液材料和來自其他處理和/或清洗步驟的離子。在器件中移動離 子的存在會減小器件的良品率并且降低性能，對于NVM器件而言更是 如此。此外，后續(xù)的接觸形成步驟可以在空隙中產(chǎn)生導電桁條(stringer) (例如，鎢桁條)，由此使得兩個或者更多個接觸一起短路。
除了引入移動離子之外，后續(xù)的拋光步驟還可以減小或消除由 BPTEOS層14提供的保護功能。當BPTEOS層14是在ILD0堆疊中包 括的膜堆疊的一部分，并且其被拋光以暴露下面半導體器件20的至少 一部分時，這將在對ILDO層平坦化時發(fā)生，如圖2中所示。特別地， 當化學機械拋光(CMP)步驟被用于拋光BPTEOS層14時，在一些區(qū) 域中，CMP拋光速率的變化(如在密集和隔離的區(qū)域之間)可以去除 或減薄BPTEOS層14，由此，去除了在這些區(qū)域中的吸除保護功能。 即使拋光僅去除BPTEOS層14的一部分之處，剩余的暴露的BPTEOS 層也可以暴露到在BPTEOS層中能夠被誘捕的空氣中的雜質(zhì)，由此減 小了其吸除的效率。
因此，需要用于制造無空隙的ILDO層的改善工藝。此外，存在對 提供完全的吸除保護和能夠有效、有效率且可靠地集成到諸如中段制 程的制造工藝中的無空隙ILDO堆疊的需要。還有對提供抵抗移動離子 的有效保護、提高器件良品率和/或減小桁條短路形成的ILD0堆疊形成 工藝進行改善的需要。還存在對諸如上述的用于克服現(xiàn)有技術的問題 的改善半導體工藝和器件的需要。參考附圖和以下的詳細說明，在回 顧本申請的剩余部分之后，對于本領域的技術人員，傳統(tǒng)工藝和技術 的進一步限制和缺點將變得更加明顯。


當結合以下附圖，考慮以下的詳細說明時，可以理解本發(fā)明以及 其獲得的各種目的、特征和優(yōu)點，其中
圖1是在其上形成具有空隙的單層BPTEOS層的半導體器件的部 分橫截面圖2示出在BPTEOS層平坦化之后的圖1的后續(xù)處理； 圖3是在其中在襯底上形成NVM器件組件的半導體器件的部分 橫截面圖4示出在沉積蝕刻停止層之后的圖3的后續(xù)處理；
圖5示出在沉積利用一個或者多個電介質(zhì)膜層形成的空隙填充層
之后的圖4的后續(xù)處理；
圖6示出利用化學機械拋光步驟平坦化空隙填充層之后的圖5的 后續(xù)處理；
圖7示出在沉積第一吸除電介質(zhì)層之后的圖6的后續(xù)處理；
圖8示出在沉積第二電介質(zhì)層之后的圖7的后續(xù)處理；
圖9示出在接觸開口被形成為暴露一個或多個器件組件之后的圖
8的后續(xù)處理；以及
圖10是示出用于形成具有基本均勻厚度的吸除層的ILD0堆疊的
工藝的流程圖。
應該理解，為了進行簡單和清楚的說明，在附圖中所示的元件不 需要按照比例進行繪制。例如，為了方便和提高清楚性和加強理解， 一些元件的尺寸相對于其他元件被放大。此外，如適當考慮地，在附 圖之中重復附圖標記來表示相應或者相似的元件。
具體實施例方式
描述了一種用于在半導體器件上形成第一層間電介質(zhì)(ILD0)的 方法和裝置，其中，所述ILDO層包括具有基本上均勻厚度的保護吸除 層。在所選的實施例中，通過在半導體器件上方沉積蝕刻停止層(例 如，等離子體增強氮化硅)來形成ILD0層，以在后續(xù)的接觸蝕刻處理期間保護下面的柵堆疊，并且提供抵抗移動離子的某些保護。為了解 決在蝕刻停止層中的潛在缺陷，諸如能夠為離子路徑遷移提供路徑的 接縫線，需要更強壯的保護。在各種的實施例中，通過在蝕刻停止層 上方首先形成空隙填充層，在ILD0堆疊中提供強壯的吸除保護，其中， 所述空隙填充層具有完全覆蓋柵并且在半導體器件之間的區(qū)域中過度 填充的厚度，以便減小或消除空隙或核的形成?？障短畛鋵涌梢酝ㄟ^
保形地沉積次氣壓(sub-atmospheric)正硅酸乙酯(SATEOS)或高密 度等離子體(HDP)氧化物的電介質(zhì)層，或者通過使用能夠完全填充 空隙的任何電介質(zhì)來形成。如果空隙填充材料具有不期望的高拋光速 率，或者不能經(jīng)受CMP處理，則可以使用適當?shù)碾娊橘|(zhì)材料，諸如摻 雜磷的TEOS (PTEOS)，在空隙填充材料上方形成穩(wěn)定的拋光層。在 平坦化空隙填充層或堆疊之后，諸如通過沉積BPTEOS、 PTEOS或摻 雜硼的TEOS (BTEOS)，在平坦化的空隙填充層或堆疊上方形成吸除 層。另外，通過沉積致密電介質(zhì)層，諸如等離子體增強的TEOS (PETEOS)，在吸除層的上方可以形成附加的電介質(zhì)。附加的電介質(zhì) 層用作用于吸除膜的蓋，以保護吸除膜不受在后續(xù)處理期間暴露到大 氣雜質(zhì)的影響。致密電介質(zhì)層還提供結構支撐以錨定后續(xù)形成的金屬 溝槽(例如，銅)，并且還可以提供銅擴散阻擋功能以防止后續(xù)形成的 銅擴散穿過ILD0層。在利用高密度等離子體(HDP)電介質(zhì)膜來形成 空隙填充層的情況下，因為HDP層提供保護和結構支撐功能，所以對 附加的致密電介質(zhì)層的需要較少。在又一實施例中，利用摻雜了 HDP 的電介質(zhì)膜(諸如HDPBPTEOS或HDPPTEOS)和可選的拋光蓋層來 形成空隙填充層，并且然后利用CMP工藝來進行拋光，使得后續(xù)沉積 的TEOS金屬錨定蓋層可以形成在平坦的表面上。如將理解的，可以 利用一個或者多個退火工藝步驟來使空隙填充層、吸除層和附加的電 介質(zhì)層中的一個或多個可選地被致密化。通過公開用于形成整體的 ILD0堆疊的方法論，其中，在ILD0平坦化步驟之后，形成吸除層(和 任何附加的電介質(zhì)層)，在平坦化的電介質(zhì)上形成具有良好界面的吸除 層，并且其具有基本上均勻厚度，并且沒有被拋光掉或暴露。在形成
ILD0堆疊層之后，蝕刻接觸開口以暴露下面的半導體器件，并且然后
9可以利用諸如標準CMOS BEOL處理的任何所期望的后段制程處理來完成該器件。雖然利用公開的技術論和裝置，減少或消除在ILDO層中的空隙，并且增強吸除保護，由此，增加了制造良品率，尤其是對于具有較強的接觸插塞(contactplug)縱橫比的NVM產(chǎn)品而言，但是公開的技術可以用于其中插頭的空隙限制良品率的任何產(chǎn)品或者技術。
現(xiàn)在將參考所附附圖，對本發(fā)明的各種說明性實施例進行描述。雖然在以下的說明中闡明了各種細節(jié)，應該理解的是，在沒有這些特定細節(jié)的情況下，本發(fā)明也可以被實施，并且對于在此描述的本發(fā)明可以進行多種實施專用的決定，以實現(xiàn)器件設計者特定的目標，諸如與工藝技術或者設計有關的限制相適應，其將從一個實施方式變化為另一個實施方式。雖然該種發(fā)展努力可能是復雜而且是耗時的，但是其通常確保本領域的技術人員從該公開中獲益。例如，應該注意的是，在整個詳細描述中，材料的特定層將被沉積和去除，以形成所描述的半導體結構。其中，用于沉積或去除該層的特定的程序沒有在下文中詳述，用于以適當?shù)暮穸瘸练e、去除或以其他方式形成該層的對于本領域的技術人員而言為傳統(tǒng)的技術將被包含在內(nèi)。該細節(jié)是眾所周知的，并且被認為不需要教導本領域技術人員如何制作或者使用本發(fā)明。此外，在不包括每個器件特征或幾何形狀的情況下，參考半導體器件的簡化的橫截面圖來對選擇的方面進行描繪，以避免限制或混淆本發(fā)明。通過本領域的技術人員使用該種描述和表示，向本領域的其他技術人員描述和傳達他們工作的內(nèi)容。還應該理解的是，在整個詳細的描述中，為了簡化和清楚而示出了在附圖中的特定元件，并且其不需要按照比例來進行繪制。例如，在附圖中一些元件的尺寸可以相對于其他元件被放大，以幫助提高對本發(fā)明實施例的理解。
從圖3開始，示出半導體器件30的部分橫截面圖，在其中晶體管器件組件(諸如MOS、 NVM或DRAM器件)32、 33被形成在襯底31上。根據(jù)被制造的晶體管器件32、 33的類型，襯底31可以被實施為體硅襯底；單晶硅(摻雜或未摻雜)；或者包括，例如，Si、 SiC、 SiGe、SiGeC、 Ge、 GaAs、 InAs、 InP以及其他III-IV族化合物半導體或其的任意組合的任何半導體材料，并且其可以可選地被形成為體處理晶片。此外，襯底31可以被實施為絕緣體上半導體(SOI)結構的頂部半導體層，或者由具有不同晶體取向的體和/或SOI區(qū)域組成的混合襯底。
在圖3中所示的簡化的器件示例中，每個器件組件32、 33是具有溝道區(qū)域的非易失性存儲器(NVM)器件，在所述溝道區(qū)域上方形成NVM柵堆疊，所述NVM柵堆疊包括第一絕緣或隧道電介質(zhì)層；在第一層上方形成的浮柵34;在浮柵34上方形成的控制電介質(zhì)層35 (例如，ONO層)；以及在電介質(zhì)層35上方形成的控制柵36。此外，在NVM柵堆疊32、 33的側(cè)面上形成的一個或多個側(cè)壁間隔層37通常用于在襯底31中形成源和漏區(qū)(未示出)。雖然浮柵34被示出為由于氧化物侵蝕而在邊緣處被抬升，但是這并不是本發(fā)明所要求的特征。在操作中，浮柵層34用作在控制柵36和隧道電介質(zhì)的控制下被充電的電荷存儲層。在形成器件組件32、 33中，可以使用任何期望的前段制程處理順序。如將認識到的，除了浮柵器件之外，存在其他類型的NVM器件，包括納米晶體器件和SONOS (硅-氧化物-氮化物-氧化物-硅)器件。此外，應該理解，器件組件可以表示任何類型的半導體器件組件，諸如MOSFET晶體管、雙柵全耗盡絕緣體上半導體(FDSOI)晶體管、NVM晶體管、電容器、二極管或任何其他集成電路組件。
圖4示出在沉積蝕刻停止層42之后，圖3之后的半導體器件40的處理，所述蝕刻停止層42可以通過沉積氮化硅來形成，以用作第一移動離子阻擋層。任何所期望的材料可以用于形成蝕刻停止層42，只要在接觸孔被開口時該材料保護下面的器件組件32、 33免受蝕刻和/或灰化的損害。根據(jù)各種實施例，通過使用化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其的任意組合沉積等離子體增強氮化硅(SiN)或者碳氮化硅(SiCN)，可以形成蝕刻停止層42。在選擇的實施例中，蝕刻停止層42通過沉積大約20-50納米厚的等離子體增強氮化硅而形成，但是也可以使用其他的厚度。如此形成的蝕刻停止層42在后續(xù)的接觸蝕刻工藝中保護下面的器件32、 33，并且還提供抵抗移動離子的保護，在這方面而言，氮化硅用作移動離子的阻擋物。然而，在移動離子能夠在接縫線44處穿透氮化硅蝕刻停止層42這方面而言，氮化硅層42僅提供用于器件32、 33的吸除保護功能的一部分。
圖5示出在蝕刻停止層42上方沉積空隙填充層52之后，圖4之后的半導體器件50的處理。沉積的空隙填充層52形成第一層間電介質(zhì)堆疊的至少一部分，其將在襯底31上形成的器件組件32、 33彼此電隔離。如在此所述的，第一層間電介質(zhì)堆疊(ILD0)利用一個或者多個電介質(zhì)金屬前層間電介質(zhì)層來形成，包括在器件組件32、 33上方形成的厚度為大約500-10000埃的空隙填充層52,但是其他厚度也可以使用?？梢允褂萌魏嗡谕碾娊橘|(zhì)材料來形成空隙填充層52，雖然，根據(jù)各種實施例，通過使用CVD、 PECVD、 PVD、 ALD或任何其的組合沉積二氧化硅或其他電介質(zhì)材料的保形層，來形成空隙填充層52。在選擇的實施例中，用于形成空隙填充層52的材料被選擇來完全地填充在器件組件32、 33之間的高縱橫比區(qū)域(諸如，尤其是利用NVM陣列來存在)，使得不形成空隙和金屬桁條短路(如上所述)。此外，為了減小或消除在器件組件上方的基本的拓撲變化或者空隙縱橫比的問題，如將在下文中所述，沉積的空隙填充層52可以被平坦化為形成ILD0基層，在其上，可以形成一個或多個吸除電介質(zhì)層(例如，BPTEOS層)。在選擇的實施例中，通過沉積至少大約1000-4000埃厚的次氣壓正硅酸乙酯(SATEOS)來形成空隙填充層52，其足以填充器件組件之間的區(qū)域，但是也可以使用其他的厚度。此外或者可替選地，空隙填充層52可以利用低壓力TEOS (LPTEOS) CVD、等離子體增強TEOS (PETEOS)、 CVD和/或SiOxNy、大氣壓力TEOS(APTEOS)CVD、HDP BPTEOS或HDP等離子體增強PTEOS來形成。在這一點上，可以利用一個或多個退火工藝步驟來使空隙填充層52致密，但是應理解退火工藝也被應用于在后續(xù)的制造工藝中。雖然未示出，但是可以使用諸如PETEOS的適當?shù)碾娊橘|(zhì)材料，在空隙填充層52上方形成穩(wěn)定
12的拋光層。然而，形成的空隙填充層52形成了 ILD0基層，其基本上填充器件組件32、 33之間的區(qū)域，由此減小或消除了空隙或核的形成。此外或者可替選地，沉積足夠厚的空隙填充層52，使得后續(xù)的拋光步驟將產(chǎn)生基本上平坦的表面，在其上可以形成BPTEOS、 BTEOS和/或PTEOS材料的吸除層。
圖6示出在將空隙填充層52平坦化之后，圖5之后的半導體器件60的處理。雖然可以使用任何所期望的平坦化工藝，但是根據(jù)各種實施例，利用ILD0平坦化工藝來對空隙填充層52進行平坦化，其中，所述ILD0平坦化工藝使用化學機械拋光步驟以在空隙填充層52上形成基本上平坦的表面62。通過使用時控的CMP工藝，在沒有去除或暴露蝕刻停止層42的情況下，去除來自空隙填充層52的上部區(qū)域的材料。
圖7示出在沉積第一吸除電介質(zhì)層72之后，圖6之后的半導體器件70的處理?？梢允褂萌魏嗡谕牟牧蟻硇纬晌娊橘|(zhì)層72，只要該材料能夠保護下面的層不受移動離子的影響。根據(jù)各種實施例，通過使用CVD、 PECVD、 PVD、 ALD或其的任何組合沉積BPTEOS、PTEOS、 BTEOS或其的組合的層，可以形成吸除電介質(zhì)層72。在選擇的實施例中，通過沉積厚度為大約10-100納米，并且更優(yōu)選的是厚度為20-50納米的BPTEOS來形成吸除電介質(zhì)層72，但是也可以使用其他厚度。因為BPTEOS層72可以誘捕移動離子，所以吸除電介質(zhì)層72有效地用作對移動離子的吸除器，其可以影響諸如NVM存儲器的器件的性能。在該點上，可以利用一個或多個的退火工藝步驟來使吸除電介質(zhì)層72致密，但是應理解，退火工藝還可以應用于后續(xù)的制造工藝中。由此形成的吸除電介質(zhì)層72保護下面的器件32、 33不受移動離子的影響。具體的，通過在ILD0平坦化步驟之后沉積吸除膜層72，吸除膜層72被形成為連續(xù)的層，其在對移動離子進行吸除過程中更加有效。此外，在空隙填充材料與吸除材料之間的界面得以改善。此外，即使在ILD0平坦化步驟過度地對ILD0堆疊進行平坦化(并且，尤其是空隙填充層52)，公開的技術產(chǎn)生完整無缺和連續(xù)的吸除材料層。
圖8示出在沉積第二或者覆蓋電介質(zhì)層82之后，圖7之后的半導體器件80的處理。雖然可以使用任何所期望的材料來形成覆蓋電介質(zhì)層82，但是本發(fā)明的各種實施例可以通過使用CVD、 PECVD、 PVD、ALD或其的組合沉積TEOS的層，來形成覆蓋電介質(zhì)層82。在選擇的實施例中，通過沉積厚度為大約500-5000埃，并且更可優(yōu)選的是厚度為1000埃的PETEOS來形成附加的覆蓋電介質(zhì)層82，但是也可以使用其他厚度。當利用諸如TEOS的致密電介質(zhì)層來形成時，附加的電介質(zhì)層82提供支撐結構以錨定后續(xù)形成的金屬接觸區(qū)域，并且還可以提供銅擴散阻擋功能以防止后續(xù)形成的銅擴散穿過較低的ILDO層。此外，該TEOS蓋保護吸除膜不暴露到大氣中，其中，該TEOS蓋能夠暴露到可能減小其作為吸除材料的效率的其他雜質(zhì)中。
圖9示出在一個或多個接觸開口 92、 94、 96被形成為暴露一個或多個器件組件之后，圖8之后的半導體器件90的處理。如所示地，穿過ILDO堆疊來蝕刻每個接觸開口 92、 94、 96，以暴露在諸如襯底31中形成的源/漏區(qū)(未示出)或者在器件組件32、 33上的柵電極的下面器件組件的預期接觸區(qū)域上方的蝕刻停止層42。對于當前技術水平的電路設計，在源/漏區(qū)上方的接觸開口 94具有大約500-3000埃的寬度，更可優(yōu)選地小于大約2000埃。雖然在未來的生產(chǎn)工藝技術中的縱橫比將更高，但是利用在器件組件32、 33之間的具有大約3000-8000埃，更可優(yōu)選的是大約5000埃的高度的典型的ILDO堆疊，對于該種器件的得到的縱橫比(高度寬度)大于大約1.5到大于4: 1?？梢允褂萌魏嗡谕墓饪毯?或選擇性蝕刻技術來形成接觸開口 92、 94、 96。例如，可以如下地形成接觸開口 94，通過在其中限定了接觸孔(未示出)的吸除電介質(zhì)層72和/或附加的電介質(zhì)層82上方沉積和構圖保護掩模或光致抗蝕劑層，并且然后通過各向異性蝕刻(例如，反應離子蝕刻)使暴露的ILDO堆疊來形成接觸開口 94。在另一實施例中，使用三個階段的蝕刻工藝，其在達到在選擇的接觸區(qū)域(和/或柵電極)上方形成的蝕刻停止層42之前，去除第二電介質(zhì)層82、吸除層72以及 空隙填充層52的選擇部分。作為開始的步驟，可以直接在第二電介質(zhì) 層82上涂覆并構圖光致抗蝕劑層(未示出)，雖然也可以使用多層掩 模技術來限定接觸開口 92、 94、 96的位置。然后，第二電介質(zhì)層82、 吸除電介質(zhì)層72以及空隙填充層52的暴露部分通過使用諸如，使用 02、 N2或者含氟氣體的各向異性反應離子蝕刻(RIE)工藝的適當?shù)奈g 刻工藝來去除，以蝕刻接觸開口92、 94、 96。例如，對于在ILDO堆疊 層82、 72、 52中的電介質(zhì)材料(諸如氬、CHF3或CF4的用于蝕刻摻碳 的氧化物膜的化學劑)有選擇性的一個或多個蝕刻工藝被用于蝕刻穿 通到蝕刻停止層42的暴露部分?？梢允褂靡粋€或多個附加的蝕刻和/ 或灰化工藝來去除任何保留的層。
雖然圖7-9描述了其中在拋光的空隙填充層52上方形成吸除膜層 72和錨定層82的選定實施例，但是這些層可以利用在平坦化的空隙填 充層52上方形成的單PETOS層(未示出)來代替。根據(jù)各種實施例， 單PTEOS層可以通過使用CVD、 PECVD、 PVD、 ALD或其的任意組 合沉積摻磷的TEOS的保形層來形成。因為該種PETOS層的相對密度， 可以提供吸除和錨定功能，以錨定后續(xù)形成的金屬接觸。
如將理解的，可以使用附加的處理步驟來完成將半導體器件90變 為功能性的NVM器件的制造。除了各種前段處理步驟之外(諸如犧牲 氧化物形成、拆模(stripping)、隔離區(qū)域形成、柵電極形成、擴展注 入、暈輪(halo)注入、間隔層形成、源/漏注入、退火、硅化物形成 以及拋光步驟)，還可以執(zhí)行附加的后段處理步驟，諸如形成接觸插塞 和多層互連，其用于以期望的方式來連接器件組件，以實現(xiàn)期望的功 能性。因而，用于完成器件組件的制造的特定步驟順序可以根據(jù)工藝 和/或設計要求而變化。
圖10是示出用于形成具有基本上均勻厚度的吸除層的ILD0堆疊 的示例工藝100的流程圖。如所示出的，該工藝在前段制程(FEOL)工藝之后進行，并且開始于形成蝕刻停止層(步驟101)，諸如通過沉
積等離子體增強的氮化物蝕刻停止層(PENESL)。接下來，在步驟102， 通過沉積空隙填充電介質(zhì)層(諸如SATEOS、 HDPPTEOS等)來形成 ILD0堆疊。在該點處，還可以沉積CMP蓋層。隨后，在步驟103處， 對蓋填充電介質(zhì)層進行平坦化(例如，利用CMP工藝)，在步驟104 處沉積吸除層(諸如BPTEOS)，并且在步驟105處沉積阻擋電介質(zhì)層 (諸如PETEOS)。然而，如通過步驟104和步驟106之間的旁路線所 表示的，可以跳過阻擋電介質(zhì)沉積步驟。當形成ILDO堆疊時， 一個或 多個接觸開口被蝕刻穿過ILDO堆疊(步驟106)，由此在期望的接觸區(qū) 域上方暴露蝕刻停止層，此后，可以使用標準的BEOL處理來完成該 器件。
至此，應該理解，已經(jīng)提供了用于在半導體結構上形成第一層間 電介質(zhì)堆疊的方法。在一種形式中，通過在諸如NVM晶體管器件的多 個器件組件上方首先形成蝕刻停止層(例如，利用沉積的等離子體增 強氮化物)來形成第一層間電介質(zhì)堆疊，其中，所述器件組件形成在 半導體結構上。隨后，(諸如通過沉積SATEOS或HDPPTEOS層)在 在蝕刻停止層上方形成電介質(zhì)空隙填充層，以填充在器件組件之間的 區(qū)域。然后，(例如，利用CMP工藝)對電介質(zhì)空隙填充層進行平坦 化，使其下至基本平坦的表面。在平坦化步驟之前，可以在電介質(zhì)空 隙填充層上方形成穩(wěn)定的拋光蓋層，使得對電介質(zhì)空隙填充層進行平 坦化的同時，對穩(wěn)定的拋光蓋層和電介質(zhì)空隙填充層進行平坦化。在 基本上平坦的表面上，諸如通過沉積BPTEOS、 BTEOS或PTEOS層或 其的組合，形成電介質(zhì)吸除層。此外，可以在電介質(zhì)吸除層上方形成 電介質(zhì)覆蓋層(例如，PETEOS)。當形成第一層間電介質(zhì)堆疊(ILD0) 時，電介質(zhì)吸除層和電介質(zhì)空隙填充層被選擇性地蝕刻成暴露在一個 或多個器件組件中的一個或者多個接觸區(qū)域上方的蝕刻停止層，并且 然后，暴露的蝕刻停止層被選擇性地蝕刻成暴露接觸區(qū)域。
在另一形式中，提供一種用于制造在其上形成多個器件組件的半導體器件的方法和系統(tǒng)。如所公開的，通過在多個器件組件上方沉積 電介質(zhì)層來形成空隙填充層，以填充在多個器件組件之間的區(qū)域。為 了保護器件組件，在形成空隙填充層之前，可以在多個器件組件上方
形成蝕刻停止層。通過在多個器件組件上方沉積SATEOS或HDP摻雜 的TEOS層來部分地形成空隙填充層，以填充在多個器件組件之間的 空隙中，并且所述空隙填充層還可以包括在電介質(zhì)層上方沉積的穩(wěn)定 的拋光蓋層。在空隙填充層被拋光下至基本上平坦的表面(例如，通 過利用化學機械拋光工藝來對空隙填充層進行平坦化)之后，在空隙 填充層的基本上平坦的表面上方沉積吸除層。通過沉積BPTEOS層、 PTEOS層或BTEOS層或者其的組合，可以在空隙填充層的基本上平坦 的表面上方部分地形成吸除層。例如，吸除層通過以下步驟形成通 過在空隙填充層的基本上平坦的表面上方沉積一個或多個摻雜的 TEOS層，并且然后在一個或多個摻雜的TEOS層上方沉積由TEOS或 者等離子體增強TEOS形成的錨定層?？梢赃x擇性地蝕刻如此形成的 吸除層和空隙填充層電介質(zhì)層，以暴露在一個或多個器件組件中的一 個或多個接觸區(qū)域。
在另一種形式中，提供一種用于通過以下方式形成第一層間電介 質(zhì)堆疊的方法和系統(tǒng)通過首先在多個器件組件上方形成平坦化的空 隙填充層，以覆蓋多個器件組件并且填充在多個器件組件之間的區(qū)域。 在選擇的實施例中，可以通過在多個器件組件上方沉積SATEOS或 HDP摻雜的TEOS層，以填充在多個器件組件之間的區(qū)域，并且然后 將SATEOS或HDP摻雜的TEOS層拋光下至基本上平坦的表面，來形 成平坦化的空隙填充層。在平坦的空隙填充層上方，沉積一個或多個 吸除層，使得可以在一個或者多個吸除層以及平坦化的空隙填充層中 選擇性地蝕刻開口，以暴露在一個或者多個器件組件中的一個或多個 接觸區(qū)域。在選擇的實施例中，通過在平坦化的空隙填充層上方沉積 一個或多個沉積的TEOS層，并且然后在一個或多個沉積的TEOS層 上方沉積由TEOS或等離子體增強TEOS形成的錨定層，來形成吸除 層。雖然在此公開的示例性實施例涉及各種半導體器件結構及其制造 方法，但是本發(fā)明并不必限制于說明了可應用于各種各樣的半導體工 藝和/或器件的本發(fā)明的發(fā)明方面的示例實施例。例如，本發(fā)明的選擇 的實施例可以用于填充在高縱橫比(高與間距的比)的部件之間的空
隙，并且提供對污染的保護，并且其不限于MOSFET、 DRAM、 NVM 或二極管器件，而是可以利用任何種類的半導體器件。因而，以上公 開的具體實施例僅僅是說明性的，并且不應該作為本發(fā)明的限制，因 為對于根據(jù)在此的教導獲得利益的本領域的技術人員顯而易見的是， 可以以不同但是等價的形式來對發(fā)明進行修改和實踐。例如，可以使 用除了在此明確闡明之外的材料來應用本發(fā)明的方法論。此外，本發(fā) 明不限于在此描述的集成電路的任何特定類型。因此，上述描述不旨 在將本發(fā)明限制在己經(jīng)闡明的特定形式上，而相反地，因為其可以包
括在由所附的權利要求所限定的本發(fā)明的精神和范圍內(nèi)，所以其旨在 包括這些替選物、修改和等價物，使得本領域的技術人員能夠理解， 在不脫離本發(fā)明的最廣泛形式的精神和范圍的情況下，可以進行各種 的改變、替代和變換。
相對于特定的實施例，以上已經(jīng)描述了優(yōu)勢、其他優(yōu)點和問題的 解決方法。然而，優(yōu)勢、優(yōu)點、問題的解決方法以及能夠?qū)е聝?yōu)勢、 優(yōu)點或解決方法發(fā)生或者變得更加顯著的元素不應該被理解為是任何 或者所有的權利要求的關鍵的、必須的或本質(zhì)的特征或者元素。如在 此使用的，術語"包括"或者其的任意變形旨在覆蓋非排他性的包含， 使得包括一系列元素的工藝、方法、物品或裝置不僅僅包含那些元素， 而是可以包含沒有被明確列出或者對該工藝、方法、物品或裝置所固 有的其他元素。
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權利要求
1.一種在半導體結構上形成第一層間電介質(zhì)的方法，包括在所述半導體結構上形成多個器件組件；在所述多個器件組件上方形成蝕刻停止層；在所述蝕刻停止層上方形成電介質(zhì)空隙填充層，以填充在所述多個器件組件之間的區(qū)域；將所述電介質(zhì)空隙填充層平坦化下至基本上平坦的表面；在所述電介質(zhì)空隙填充層的基本上平坦的表面上方形成電介質(zhì)吸除層；以及選擇性地蝕刻所述電介質(zhì)吸除層和所述電介質(zhì)空隙填充層，以在一個或多個所述器件組件中的一個或多個接觸區(qū)域上方暴露所述蝕刻停止層。
2. 根據(jù)權利要求l所述的方法，其中，形成蝕刻停止層包括在 所述多個器件組件上方沉積等離子體增強的氮化物層。
3. 根據(jù)權利要求l所述的方法，其中，形成電介質(zhì)空隙填充層包 括沉積SATEOS或HDP PTEOS層，以填充在所述多個器件組件之 間的區(qū)域。
4. 根據(jù)權利要求l所述的方法，其中，平坦化所述電介質(zhì)空隙填 充層包括使用化學機械拋光工藝以將所述電介質(zhì)空隙填充層平坦化 下至基本上平坦的表面。
5. 根據(jù)權利要求l所述的方法，其中，形成電介質(zhì)吸除層包括 在所述電介質(zhì)空隙填充層的基本上平坦的表面上方沉積BPTEOS層、 PTEOS層或BTEOS層或者其組合，以提供移動離子阻擋層。
6. 根據(jù)權利要求l所述的方法，進一步包括在選擇性地蝕刻所述電介質(zhì)吸除層之前，在所述電介質(zhì)吸除層上方形成電介質(zhì)覆蓋層。
7. 根據(jù)權利要求6所述的方法，其中，形成電介質(zhì)覆蓋層包括在所述電介質(zhì)吸除層上方沉積等離子體增強的正硅酸乙酯(PETEOS) 層。
8. 根據(jù)權利要求l所述的方法，進一步包括選擇性地蝕刻所述 暴露的蝕刻停止層，以暴露在一個或多個器件組件中的一個或多個接 觸區(qū)域。
9. 根據(jù)權利要求l所述的方法，進一步包括在所述電介質(zhì)空隙 填充層上方形成穩(wěn)定的拋光蓋層，使得在對所述電介質(zhì)空隙填充層進 行平坦化的同時，平坦化所述穩(wěn)定的拋光蓋層和電介質(zhì)空隙填充層。
10. —種制造半導體器件的方法，包括 在所述半導體結構上形成多個器件組件；通過在所述多個器件組件上方沉積電介質(zhì)層來形成空隙填充層，以填充在所述多個器件組件之間的區(qū)域；將所述空隙填充層拋光下至基本上平坦的表面；以及 在所述空隙填充層的基本上平坦的表面上方沉積吸除層。
11. 根據(jù)權利要求IO所述的方法，其中，形成空隙填充層包括在所述電介質(zhì)層上方形成穩(wěn)定的拋光蓋層。
12. 根據(jù)權利要求IO所述的方法，其中，形成空隙填充層包括 在所述多個器件組件上方沉積SATEOS或HDP摻雜的TEOS層，以填 充在所述多個器件組件之間的區(qū)域。
13. 根據(jù)權利要求IO所述的方法，其中，拋光所述空隙填充層包 括利用化學機械拋光工藝來平坦化所述空隙填充層。
14. 根據(jù)權利要求IO所述的方法，其中，沉積吸除層包括在所述空隙填充層的基本上平坦的表面上方沉積BPTEOS層、PTEOS層或 BTEOS層或者其組合。
15. 根據(jù)權利要求IO所述的方法，其中，沉積吸除層包括在所述空隙填充層的基本上平坦的表面上方沉積一個或多個摻雜的TEOS層;以及在一個或多個摻雜的TEOS層上方沉積由TEOS或等離子體增強 的TEOS形成的錨定層。
16. 根據(jù)權利要求IO所述的方法，進一步包括在形成所述空隙 填充層之前，在所述多個器件組件上方形成蝕刻停止層。
17. 根據(jù)權利要求IO所述的方法，進一步包括選擇性地蝕刻所 述吸除層以及所述空隙填充層電介質(zhì)層，以暴露在一個或多個器件組 件中的一個或者多個接觸區(qū)域。
18. —種形成第一層間電介質(zhì)堆疊的方法，包括在多個器件組件的上方形成平坦化的空隙填充層，以覆蓋所述多個器件組件并且填充所述多個器件組件之間的區(qū)域；然后在所述平坦化的空隙填充層上方沉積一個或多個吸除層；然后 在所述一個或多個吸除層以及所述平坦化的空隙填充層中選擇性地蝕刻開口，以暴露在一個或多個器件組件中的一個或多個接觸區(qū)域。
19. 根據(jù)權利要求18所述的方法，其中，形成平坦化的空隙填充 層包括在所述多個器件組件上方沉積SATEOS或HDP摻雜的TEOS層， 以填充在所述多個器件組件之間的區(qū)域；以及將所述SATEOS或HDP摻雜的TEOS層拋光下至基本上平坦的表面。
20.根據(jù)權利要求18所述的方法，其中，沉積一個或多個吸除 層包括在所述平坦的空隙填充層上方沉積一個或多個摻雜的TEOS層；以及在所述一個或多個摻雜的TEOS層上方沉積由TEOS或等離子體 增強的TEOS形成的錨定層。
全文摘要
描述了一種用于形成具有基本上均勻厚度的保護吸除層(72)的第一層間電介質(zhì)(ILD0)堆疊的方法和裝置。在襯底(31)上形成器件組件(32、33)之后，在PEN ESL的蝕刻停止層(42)上方沉積SATEOS的空隙填充電介質(zhì)層(52)，并且然后在后續(xù)的在平坦化的空隙填充電介質(zhì)層(52)上沉積BPTEOS的吸除層(72)和覆蓋電介質(zhì)層(82)之前，進行平坦化。一旦形成ILD0堆疊，一個或多個接觸開口(92、94、96)被蝕刻穿過該ILD0堆疊，由此在預期的接觸區(qū)域上方暴露蝕刻停止層(42)。
文檔編號H01L21/31GK101647105SQ200880010706
公開日2010年2月10日 申請日期2008年3月12日 優(yōu)先權日2007年4月5日
發(fā)明者保羅·A·因格索爾, 克里斯托弗·B·胡恩德利, 克雷格·T·斯維夫特, 奧盧邦米·O·阿德 申請人:飛思卡爾半導體公司