專利名稱：集成電路芯片及集成電路裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及裸片(die)的單一化工藝，特別涉及平行芯片探針(chip probe) 測試產(chǎn)品，其使用切割道(scribe line)蝕刻以單一化裸片的技術(shù)。
背景技術(shù)：
裸片刀具切割步驟(diesawing)經(jīng)常使用于單一化裸片。然而，裸片分具 切割步驟無法使用于切割道為60微米或者小于60微米的產(chǎn)品。當(dāng)使用蝕刻 工藝于切割道以分割裸片時，切割道之中的金屬布線(metal routing)需要昂貴 以及復(fù)雜的光刻以及蝕刻工藝，而切割道的蝕刻往往會導(dǎo)致各種問題，包括 密封環(huán)(sealingring)損壞、銅蝕刻以及暴露出的銅的腐蝕等問題。因此，有需 要一種集成電路芯片及集成電路裝置的制造方法，能夠針對上述問題加以改 善。

發(fā)明內(nèi)容
有鑒于此，為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種集成電路裝置的制
造方法，包括在一半導(dǎo)體基底之中形成一第一集成電路圖案以及一第二集 成電路圖案，上述第一集成電路圖案以及上述第二集成電路圖案通過一切割 區(qū)域?qū)⒈舜烁糸_；在上述半導(dǎo)體基底之中的至少部分的切割區(qū)域內(nèi)形成一摻 雜布線圖案，用以連接第一以及第二集成電路圖案；在上述半導(dǎo)體基底上方 形成一多層內(nèi)連線結(jié)構(gòu)以及一層間介電層，其中在切割區(qū)域不形成該多層內(nèi) 連線結(jié)構(gòu)；以及在上述切割區(qū)域內(nèi)蝕刻該層間介電層以及該半導(dǎo)體基底以形 成一切割道溝槽。
本發(fā)明也提供一種集成電路芯片，包括 一半導(dǎo)體基底，具有一切割側(cè) 壁，該切割側(cè)壁實質(zhì)上垂直于上述半導(dǎo)體基底，且無金屬內(nèi)連線結(jié)構(gòu)； 一電 路裝置，形成于上述半導(dǎo)體基底之中；以及一導(dǎo)電圖案，形成于該半導(dǎo)體基 底之中，且由上述切割側(cè)壁露出，其中此導(dǎo)電圖案包括至少一摻雜硅以及一金屬硅化物。
本發(fā)明提供一種集成電路裝置(芯片)及其制造方法，特別是在集成電路 裝置的切割道結(jié)構(gòu)的設(shè)計，能夠改善上述問題。在各個實施例中，在切割道 之中，使用摻雜硅圖案(擴(kuò)散區(qū)域)作為內(nèi)連線圖案。也即，切割道之中不存 在金屬內(nèi)連線，因此對于集成電路裝置的整個可靠度、品質(zhì)以及工藝效率能 夠有效地提升。


圖1為根據(jù)本發(fā)明實施例的蝕刻切割道的方法流程圖。
圖2-圖3為根據(jù)一或多個本發(fā)明實施例的集成電路裝置于不同工藝階段 的剖面圖。
上述附圖中的附圖標(biāo)記說明如下 100 方法；
102、 104、 106、 108、 llO-步驟；
200 集成電路； 210 半導(dǎo)體基底；
210a、 210b 集成電路單元區(qū)域； 210c 切割道；
212 摻雜布線圖案；
214、 216 摻雜圖案；
218 金屬硅化物圖案； 220 隔離介電質(zhì)；
222 金屬層； 224 保護(hù)層； 226 光致抗蝕劑層； 228 切割道溝槽。
具體實施例方式
圖1為一實施例中，制造集成電路裸片的方法100的流程圖。圖2及圖 3為根據(jù)一或多個本發(fā)明實施例的集成電路裝置200于不同工藝階段的剖面圖。通過參考圖1~圖3共同地說明方法100及集成電路裝置200。
參照圖1及圖2，方法100的起始步驟102為，提供集成電路裝置200 的半導(dǎo)體基底210。根據(jù)本發(fā)明實施例的半導(dǎo)體基底210為硅基底。半導(dǎo)體 基底210可以用其他例如鍺元素的半導(dǎo)體取代，或者還包括其他例如鍺的元 素半導(dǎo)體。半導(dǎo)體基底210也可以包括化合物半導(dǎo)體，例如碳化硅、砷化鍺、 砷化銦或者磷化銦。
半導(dǎo)體基底210包括多個例如210a以及210b所示的集成電路單元區(qū)域， 這些集成電路單元區(qū)域由切割道210c隔開。每個單元區(qū)域的設(shè)計是供集成 電路形成于此，且每個單元區(qū)域在切割道的位置被分割成裸片(芯片)。每個 單元區(qū)域包括密封環(huán)(圖未顯示)，用以將集成電路包含于上述單元區(qū)域內(nèi)。 密封環(huán)包括例如銅的金屬，用來在半導(dǎo)體基底單一化成為裸片之后，密封集 成電路，而防止水份或外部環(huán)境對于集成電路的影響。半導(dǎo)體基底210包括 數(shù)個摻雜的阱以及其他摻雜的圖案，設(shè)置并連接以形成數(shù)個微電子裝置，例 如包括互補(bǔ)式金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(complementary;CMOS)的金 屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(metal-oxide-semiconductor field effect transistor; MOSFET)。在另一實施例中，半導(dǎo)體基底210包括微機(jī)電系統(tǒng) (MEMS)、 CMOS圖像傳感器(CMOS image sensor; CIS)和/或其他適合的有 源(active)和/或無源(passive)裝置。此摻雜的阱以及其他摻雜的圖案包括通過 例如離子注入的摻雜工藝形成的p-型摻雜區(qū)域和/或n型摻雜區(qū)域。其他例如 柵極介電質(zhì)及多晶硅柵極電極也可以形成于半導(dǎo)體基底上，以供例如CMOS 晶體管的裝置使用。半導(dǎo)體基底210也包括數(shù)個隔離圖案，用來將數(shù)個裝置 彼此隔開以電性隔離。隔離圖案可以包括不同的結(jié)構(gòu)，且可利用特別的工藝 技術(shù)形成。在一例子中，隔離結(jié)構(gòu)包括介電質(zhì)隔離物，例如淺溝槽隔離物 (shallow trench isolation; STI)。此淺溝槽隔離物可通過蝕刻半導(dǎo)體基底以形 成一溝槽，再填入一或多個介電材料層以形成。
方法100包括步驟104，用以在切割道210c的位置形成一或多個摻雜布 線圖案(擴(kuò)散布線圖案)212。摻雜布線圖案是形成于半導(dǎo)體基底之中的摻雜 半導(dǎo)體區(qū)域(例如摻雜的硅圖案)，其具有有效電性連接。摻雜布線圖案212 被設(shè)置為耦接于兩個IC裝置。在一例子中，摻雜布線圖案212被設(shè)置為連 接第一 IC單元區(qū)域的裝置至一測試工具(test vehicle)。此測試工具可形成于第二 IC單元區(qū)域。在另一實施例中，此測試工具被形成于介于切割道以及 第二 IC單元區(qū)域的開放區(qū)域。
摻雜布線圖案212被設(shè)置為接觸兩個隔開的裝置圖案，例如摻雜圖案214 及216。在一例子中，摻雜圖案214是在第一IC單元區(qū)域的裝置的一部分， 摻雜圖案216則是測試工具的一部分。在另一例子中，摻雜圖案214及216 的至少一者為連結(jié)的CMOS晶體管的源極/漏極區(qū)域。
在數(shù)個實施例中，摻雜布線圖案212包括利用離子注入法形成的N型雜 質(zhì)或P型雜質(zhì)。例如，摻雜布線圖案212包括硼(B)、磷(P)或其他適合的雜 質(zhì)。再者，在一實施例中，通過離子注入將硼雜質(zhì)結(jié)合于硅基底以形成摻雜 布線圖案212。，離子注入釆用的的注入能量是介于大約10keV以及100keV 之間。在另一實施例中，離子注入采用的劑量是介于大約1013ions/cm3以及 大約1017ions/cm3之間。在其他實施例中，通過離子注入將磷雜質(zhì)結(jié)合于硅 基底以形成摻雜布線圖案212。在一實施例中，離子注入采用的注入能量是 介于大約20keV以及200keV之間。在另一實施例中，離子注入采用的劑量 是介于大約1013 ions/cm3以及大約1017ions/cm3之間。摻雜布線圖案212可 使用單獨進(jìn)行的離子注入工藝形成。在另一實施例中，摻雜布線圖案212也 可以使用單一離子注入工藝和其他裝置圖案同時形成。例如，摻雜布線圖案 212可使用單一離子注入工藝和源極/漏極同時形成。在其他實施例中，摻雜 布線圖案212可以使用單一離子注入工藝和摻雜圖案214與216同時形成。
如圖2所示，在其他實施例中，可在摻雜布線圖案212上設(shè)置外加的金 屬硅化物層218，以強(qiáng)化電性導(dǎo)通。金屬硅化物層218可包括硅化鎳、硅化 鈷或者硅化鈦。在其他實施例中，金屬硅化物層218可包括硅化鎢、硅化鉭、 硅化鉑、硅化鉺、硅化鈀或其組合。金屬硅化物層218可利用自我對準(zhǔn)硅化 物工藝來形成。進(jìn)行自我對準(zhǔn)硅化物工藝時，在硅基底上沉積一金屬層，然 后進(jìn)行硅基底的回火使得金屬與硅反應(yīng)以形成硅化物，之后，利用蝕刻工藝 去除未反應(yīng)的金屬，而留下對準(zhǔn)硅區(qū)域的硅化物。也可以再進(jìn)行硅基底的第 二次回火工藝，將硅化物轉(zhuǎn)變成為更高的導(dǎo)電相。在切割道中，位于摻雜布 線圖案212上方的金屬硅化物層218可利用同一金屬硅化物工藝，與其他的 硅化物圖案同時形成，例如柵極硅化物以及源極/漏極硅化物圖案。
再參照圖1及圖2，進(jìn)行方法100的步驟106，在半導(dǎo)體基底210上方
7形成一或多個金屬層222(或內(nèi)連線)，在此實施例中，內(nèi)連線222包括銅。 如圖2所示，內(nèi)連線222包括水平金屬導(dǎo)線及垂直金屬圖案(導(dǎo)通孔(via)及接 觸物(contact))。然而，不設(shè)置金屬內(nèi)連線于切割道區(qū)域。任何跨越切割道的 必要內(nèi)連線是通過使用一或更多個被適當(dāng)?shù)卦O(shè)置的摻雜布線圖案及/或硅化 物圖案來完成。因此，切割道210c內(nèi)的內(nèi)連線不形成任何金屬內(nèi)連線圖案。
在一實施例中，以銅鑲嵌工藝進(jìn)行金屬內(nèi)連線結(jié)構(gòu)的形成。在本實施例 中，形成數(shù)個溝槽于隔離介電質(zhì)，再利用物理氣相沉積法在溝槽之中形成銅 晶種層。然后，利用鍍膜方式(plating)在溝槽內(nèi)填入銅，并研磨以提供圖案 化的銅層。在一例子中，研磨為化學(xué)機(jī)械研磨。銅鑲嵌工藝可進(jìn)行一次以上， 以形成多層內(nèi)連線。隔離介電質(zhì)220包括二氧化硅。在其他實施例中，隔離 介電質(zhì)220包括其他適合的介電材料，例如低介電常數(shù)介電材料。
集成電路裝置200還包括設(shè)置于金屬化層上方的保護(hù)層(passivation layer)224。在一例子中，保護(hù)層224包括形成于金屬化層上的第一保護(hù)層。 在其他例子中，保護(hù)層224還包括形成于第一保護(hù)層上的第二保護(hù)層。第一 及第二保護(hù)層各包括各種適當(dāng)?shù)谋Ｗo(hù)材料，在一例子中，第一保護(hù)層包括二 氧化硅，而第二保護(hù)層包括氮化硅。
參照圖1、圖2以及圖3，進(jìn)行方法100的步驟108，蝕刻隔離介電質(zhì) 220與半導(dǎo)體基底210以形成切割道溝槽228。在步驟108，切割道溝槽228 可利用傳統(tǒng)的光刻圖案化方法來形成，上述光刻圖案化方法使用光刻工藝及 蝕刻工藝。例如，利用例如旋轉(zhuǎn)涂布等適當(dāng)?shù)姆椒ㄔ诩呻娐?00上涂布光 致抗蝕劑層226。光致抗蝕劑層226再進(jìn)一步圖案化以具有一或多個用來定 義切割道210c的開口，如圖2所示。在一實施例中，定義切割道的光致抗 蝕劑開口可具有大約8微米的寬度。接著，經(jīng)由光致抗蝕劑層226的開口， 在切割道的范圍內(nèi)進(jìn)行保護(hù)層224以及隔離介電質(zhì)220的介電質(zhì)蝕刻(如干蝕 刻)，以形成切割道溝槽228。然后進(jìn)行硅蝕刻，經(jīng)由切割道溝槽228朝半導(dǎo) 體基底210繼續(xù)蝕刻。例如，利用具有CF4、 C3F8、 C4F8、 CHF3和/或CH2F2 的蝕刻劑的干蝕刻工藝以蝕刻二氧化硅。另一例子中，利用具有HBr、 C12、 SF6和/或02的蝕刻劑的干蝕刻工藝以蝕刻硅基底。在其他例子中，使用氮 化硅作為保護(hù)層時，可利用能夠有效去除氮化硅的已知蝕刻劑，于分開的蝕 刻工藝進(jìn)行氮化硅蝕刻。在另一例子中，當(dāng)使用硅化物時，可使用能夠有效去除形成于摻雜的硅布線圖案的硅化物的蝕刻劑。在一實施例中，切割道溝
槽228的深度為介于大約100微米以及大約250微米之間。在其他實施例中， 切割道溝槽228的深度為大約175微米。如圖3所示，進(jìn)行切割道溝槽228 的蝕刻之后，利用例如濕剝除或等離子體灰化等適合的工藝來去除光致抗蝕 劑層?？梢岳斫獾氖?，可利用各種此技術(shù)領(lǐng)域中已知的一系列技術(shù)來形成切 割道溝槽228。
由于金屬化工藝不形成金屬內(nèi)連線圖案于切割道區(qū)域210c內(nèi)，且由于 任何跨越切割道的內(nèi)連線是通過使用形成于硅基底的摻雜布線圖案完成，所 以形成切割道溝槽的蝕刻工藝會消除例如銅蝕刻的金屬蝕刻造成的不利影 響，且會實質(zhì)上降低由金屬蝕刻造成的密封環(huán)損壞。
圖3之中，接著研磨半導(dǎo)體基底210的背面，直到至少切割道溝槽228 的底側(cè)為止，使得各個IC裸片彼此分開以達(dá)成裸片(芯片)的單一化。在一例 子中，硅基底210的厚度大約為750微米，而形成金屬化層于前側(cè)以及由基 底的背面研磨之后的厚度大約為175微米。
本實施例提供數(shù)個優(yōu)點。相對于裸片刀具切割步驟(例如，裸片切割所需 的切割道的寬度為大約60微米或超過60微米)，溝槽蝕刻步驟需要較少的占 位面積(footprint)，因此整體的切割道面積會減少。因較小的復(fù)雜度與較高的 工藝效率，因此制造過程能夠簡化。并且，可提升IC裸片的可靠度(例如對 于密封環(huán)的損傷會降低)。
本發(fā)明提供集成電路裝置及其制造方法，雖然提供各種實施例，在不脫 離本發(fā)明的精神及范圍內(nèi)，當(dāng)可做些許更動與潤飾。例如在切割道區(qū)域210c 的摻雜布線圖案212可通過適合的擴(kuò)散工藝來形成。在其他實施例中，為了 電性連接，切割道的導(dǎo)電布線圖案可被減少至只包含金屬硅化物層218，而 消除下方的摻雜硅圖案。其他實施例中，摻雜圖案214形成于一裝置單元區(qū) 域210a，但是摻雜圖案216是測試電路(測試工具)的一部分，其形成于切割 道溝槽與密封環(huán)之間的開放區(qū)域。在此例子中，具有摻雜圖案216的電路單 元區(qū)域210b以及上方的內(nèi)連線是位于切割道溝槽以及密封環(huán)之間的開放區(qū) 域內(nèi)。方法100可還包括形成其他裝置圖案，例如包括柵極介電質(zhì)以及柵極 電極的柵極疊層，以供CMOS晶體管、存儲器裝置和/或傳感器使用。
金屬內(nèi)連線形成于半導(dǎo)體基底210上，用以適當(dāng)?shù)剡B接各種半導(dǎo)體基底210中的摻雜區(qū)域。在本實施例，金屬內(nèi)連線包括多層內(nèi)連線，此多層內(nèi)連 線具有設(shè)置于多個金屬層的水平導(dǎo)電圖案(金屬導(dǎo)線)以及垂直導(dǎo)電圖案，例 如導(dǎo)通孔及接觸物。導(dǎo)通孔被設(shè)置于連接位于不同金屬層的兩個金屬導(dǎo)線， 而接觸物則是用來連線金屬導(dǎo)線以及半導(dǎo)體基底?？墒褂勉~內(nèi)連線。在一實 施例中，銅內(nèi)連線包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶硅、 金屬硅化物或其組合。銅內(nèi)連線可利用化學(xué)氣相沉積法、濺鍍、鍍膜或其他 適合的工藝來形成。金屬硅化物可使用于接觸物以及其他導(dǎo)電圖案。使用于 多層內(nèi)連線的金屬硅化物包括硅化鎳、硅化鈷、硅化鎢、硅化鉭、硅化鈦、 硅化鉑、硅化鉺、硅化鈀或其組合。
在內(nèi)連線結(jié)構(gòu)之中設(shè)置隔離介電質(zhì)，用以隔離各種導(dǎo)電圖案。隔離介電 質(zhì)包括設(shè)置于半導(dǎo)體基底以及第一金屬層之間的層間介電質(zhì)(ILD)。隔離介電 質(zhì)也包括設(shè)置于相鄰的金屬層之間的金屬間介電質(zhì)。隔離介電質(zhì)包括介電材 料，例如二氧化硅、氮化硅、氮氧硅化物或旋涂玻璃(spin on glass; SOG)。 或者，介電材料包括低介電常數(shù)材料(lowk)，例如介電常數(shù)小于3.5的材料。 其各種例子中，介電材料包括二氧化硅、氮化硅、氮氧硅化物或旋涂玻璃 (SOG)、摻氟硅玻璃(fluorinated silicate glass; FSG)、摻碳二氧化硅、黑鉆 石(Black Diamond ,加州Santa Clara、應(yīng)用材料)、干凝膠Xerogel)、氣凝 膠(Aerogel)、非晶系氟碳化合物、派瑞林(Parylene)、苯環(huán)丁烯(BCB、 bisbenzocyclobutenes)、芳香族碳?xì)浠衔?SiLK(密西根Midland、陶氏化學(xué) (Dowchemical))、聚酰亞胺和/或其他適合的材料。這些隔離介電質(zhì)是以包括 旋轉(zhuǎn)涂布法、化學(xué)氣相沉積法或其他適合的工藝的技術(shù)形成。
半導(dǎo)體基底210可包括外延層。例如半導(dǎo)體基底210可包括位于整體半 導(dǎo)體上方的外延層。再者，為了提升性能，半導(dǎo)體基底210可包括應(yīng)力層。 在其他實施例中，外延層可包括與整體半導(dǎo)體不同材料的半導(dǎo)體材料，例如 位于整體硅上方的硅-鍺層或者位于硅-鍺整體材料的硅層。
在另一例子中，保護(hù)層包括使用TEOS(四乙基硅酸鹽或者等同于四乙氧 基硅垸)為反應(yīng)氣體的化學(xué)氣相沉積法(CVD)所形成的二氧化硅。在其他實施 例中，保護(hù)層包括通過CVD工藝形成的氮化硅(SiN)層。在更進(jìn)一步的實施 例中，用來形成SiN層的CVD工藝包括使用六氯二硅垸(Si2C16)、 二氯硅垸 (SiH2C12)、雙第三丁胺硅垸(C8H22N2Si)或者二硅垸(Si2H6)等前驅(qū)物(precursor)。
因此，本發(fā)明提供集成電路(IC)裝置及其制造方法。上述集成電路裝置
的制造方法包括在一半導(dǎo)體基底之中形成一第一集成電路圖案以及一第二 集成電路圖案，上述第一集成電路圖案以及上述第二集成電路圖案通過一切 割區(qū)域?qū)⒈舜烁糸_；在上述半導(dǎo)體基底之中的至少部分的切割區(qū)域內(nèi)形成一 摻雜布線圖案，用以連接第一以及第二集成電路圖案；在上述半導(dǎo)體基底上 方形成一多層內(nèi)連線結(jié)構(gòu)以及一層間介電層，其中在切割區(qū)域不形成該多層 內(nèi)連線結(jié)構(gòu)；以及在上述切割區(qū)域內(nèi)蝕刻該層間介電層以及該半導(dǎo)體基底以 形成一切割道溝槽。
在一實施例中，本方法還包括由背面研磨半導(dǎo)體基底以薄化半導(dǎo)體基底 的步驟。在其他實施例中，蝕刻層間介電層以及半導(dǎo)體基底包括蝕刻二氧化 硅以及硅。層間介電層以及半導(dǎo)體基底的蝕刻可利用干蝕刻進(jìn)行。摻雜布線 圖案的形成，可利用注入能量介于大約10keV以及100keV之間，且離子注 入劑量介于大約1013 ions/cm3以及大約1017ions/cm3之間的硼離子注入完 成。摻雜布線圖案的形成，可利用注入能量介于大約20keV以及200keV之 間，且離子注入劑量介于大約1013 ions/cm3以及大約1017ions/cm3之間的磷 離子注入完成。
本發(fā)明也提供形成集成電路裝置的方法的另一實施例。本方法包括在硅 基底上形成多個裝置，其中這些裝置分別由切割區(qū)域隔開。在硅基底上形成 多層內(nèi)連線結(jié)構(gòu)以及層間介電層，多層內(nèi)連線結(jié)構(gòu)不形成于切割區(qū)域。為了 切割區(qū)域內(nèi)的任何電性連接，在硅基底上形成摻雜硅圖案，再蝕刻層間介電 層以硅基底以形成切割道溝槽。
在上述的方法的各種實施例中，此方法還包括由背面研磨硅基底以薄化 硅基底的步驟。此方法可還包括在摻雜硅圖案上形成金屬硅化物。蝕刻層間 介電層以及硅基底可利用干蝕刻進(jìn)行。摻雜布線圖案的形成，可利用注入能 量介于大約10keV以及100keV之間，且離子注入劑量介于大約1013 ions/cm 3以及大約1017ions/cn^之間的硼離子注入完成。摻雜布線圖案的形成，可 利用注入能量介于大約20keV以及200keV之間，且離子注入劑量介于大約 1013 ions/cm3以及大約1017ions/cm3之間的磷離子注入完成。
本發(fā)明也提供一種集成電路芯片，包括 一半導(dǎo)體基底，具有一切割側(cè)
ii壁，該切割側(cè)壁實質(zhì)上垂直于上述半導(dǎo)體基底，且無金屬內(nèi)連線結(jié)構(gòu)； 一電 路裝置，形成于上述半導(dǎo)體基底之中；以及一導(dǎo)電圖案，形成于該半導(dǎo)體基 底之中，且由上述切割側(cè)壁露出，其中此導(dǎo)電圖案包括至少一摻雜硅以及一 金屬硅化物。
在一實施例中，集成電路芯片還包括形成于半導(dǎo)體基底的金屬內(nèi)連線， 用以連接各種電路裝置的圖案。在其他實施例中，集成電路芯片還包括位于 半導(dǎo)體基底之中的摻雜區(qū)域，上述摻雜區(qū)域與導(dǎo)線圖案接觸。摻雜區(qū)域可以 是測試工具的一部分，此摻雜區(qū)域可與電路裝置接觸。上述集成電路芯片可 還包括介于摻雜區(qū)域以及電路裝置之間的密封環(huán)。此集成電路芯片可還包括 位于導(dǎo)電圖案的一部分上方的密封環(huán)。此半導(dǎo)體基底包括硅。
雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與 潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路裝置的制造方法，包括在一半導(dǎo)體基底之中形成一第一集成電路圖案以及一第二集成電路圖案，該第一集成電路圖案以及該第二集成電路圖案通過一切割區(qū)域?qū)⒈舜烁糸_；在該半導(dǎo)體基底之中的至少部分的該切割區(qū)域內(nèi)形成一摻雜布線圖案，用以連接該第一以及該第二集成電路圖案；在該半導(dǎo)體基底上方形成一多層內(nèi)連線結(jié)構(gòu)以及一層間介電層，其中在該切割區(qū)域不形成該多層內(nèi)連線結(jié)構(gòu)；以及在該切割區(qū)域內(nèi)蝕刻該層間介電層以及該半導(dǎo)體基底以形成一切割道溝槽。
2. 如權(quán)利要求1所述的集成電路裝置的制造方法，還包括一研磨工藝， 用以由該半導(dǎo)體基底的背面薄化該半導(dǎo)體基底。
3. 如權(quán)利要求1所述的集成電路裝置的制造方法，其中蝕刻該層間介電 層以及該半導(dǎo)體基底包括蝕刻二氧化硅以及硅。
4. 如權(quán)利要求1所述的集成電路裝置的制造方法，蝕刻該層間介電層以 及該半導(dǎo)體基底是通過干蝕刻進(jìn)行。
5. 如權(quán)利要求1所述的集成電路裝置的制造方法，其中形成該摻雜布線 圖案包括進(jìn)行硼離子注入，其注入能量介于大約10keV以及100keV之間， 而離子注入劑量介于大約1013 ions/cm3以及大約1017ions/cm3之間。
6. 如權(quán)利要求1所述的集成電路裝置的制造方法，其中形成該摻雜布線 圖案包括進(jìn)行磷離子注入，其注入能量介于大約20keV以及200keV之間， 而離子注入劑量介于大約1013 ions/cm3以及大約1017ions/cm3之間。
7. —種集成電路芯片，包括一半導(dǎo)體基底，具有一切割側(cè)壁，該切割側(cè)壁實質(zhì)上垂直于該半導(dǎo)體基 底，且無金屬內(nèi)連線結(jié)構(gòu)；一電路裝置，形成于該半導(dǎo)體基底之中；以及一導(dǎo)電圖案，形成于該半導(dǎo)體基底之中，且由該切割側(cè)壁露出，其中該 導(dǎo)電圖案包括至少一摻雜硅以及一金屬硅化物。
8. 如權(quán)利要求7所述的集成電路芯片，還包括一金屬內(nèi)連線，形成于該半導(dǎo)體基底上，用以連接該電路裝置的各種圖案。
9. 如權(quán)利要求7所述的集成電路芯片，還包括一摻雜區(qū)域，形成于該半 導(dǎo)體基底之中，該摻雜區(qū)域與該導(dǎo)電圖案接觸。
10. 如權(quán)利要求9所述的集成電路芯片，其中該摻雜區(qū)域為一測試工具的 一部分。
11 .如權(quán)利要求9所述的集成電路芯片，其中該摻雜區(qū)域與該電路裝置接觸。
12. 如權(quán)利要求7所述的集成電路芯片，還包括一密封環(huán)，設(shè)置于該慘雜 區(qū)域以及該電路裝置之間。
13. 如權(quán)利要求7所述的集成電路芯片，還包括一密封環(huán)，位于該導(dǎo)電圖 案的一部分的上方。
14. 如權(quán)利要求7所述的集成電路芯片，其中該半導(dǎo)體基底為硅基底。
全文摘要
本發(fā)明提供一種集成電路芯片及集成電路裝置的制造方法，上述集成電路芯片，包括一半導(dǎo)體基底，具有一切割側(cè)壁，上述切割側(cè)壁實質(zhì)上垂直于上述半導(dǎo)體基底，且無金屬內(nèi)連線結(jié)構(gòu)。上述集成電路芯片也包括一電路裝置，形成于上述半導(dǎo)體基底之中以及一導(dǎo)電圖案，形成于該半導(dǎo)體基底之中，且由上述切割側(cè)壁露出，其中此導(dǎo)電圖案包括至少一摻雜硅以及一金屬硅化物。本發(fā)明的切割道之中，使用摻雜硅圖案(擴(kuò)散區(qū)域)作為內(nèi)連線圖案。也即，切割道之中不存在金屬內(nèi)連線，因此對于集成電路裝置的整個可靠度、品質(zhì)以及工藝效率能夠有效地提升。
文檔編號H01L21/78GK101630657SQ20081018953
公開日2010年1月20日 申請日期2008年12月29日 優(yōu)先權(quán)日2008年7月15日
發(fā)明者李東隆, 游秀美, 藍(lán)錦坤, 謝明昌, 陳鴻霖 申請人:臺灣積體電路制造股份有限公司