專利名稱：三維集成電路、處理器、半導(dǎo)體芯片及三維集成電路的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將多個半導(dǎo)體芯片層疊而構(gòu)成的三維集成電路的電源電壓穩(wěn)定化技術(shù)。
背景技術(shù)：
·將層疊多個半導(dǎo)體芯片、用TSV (Through Silicon Via)及微凸塊等將芯片間連接的結(jié)構(gòu)稱作“三維集成電路”。三維集成電路由于將多個半導(dǎo)體芯片堆疊，所以與將多個半導(dǎo)體芯片平置的集成電路相比，能夠使電路的總布線長變短。電路的總布線長越短，越能夠削減與動作頻率成比例的耗電，所以三維集成電路在動作頻率較高的處理器等中是特別有用的技術(shù)。在三維集成電路中，當(dāng)一個半導(dǎo)體芯片的負(fù)荷變動時，在另一個半導(dǎo)體芯片中電源電壓有可能下降。特別是，在消耗電流較大的高性能的處理器等中容易發(fā)生電源電壓的下降。因此，在層疊三維集成電路的基板上設(shè)置電容器，通過用儲存在電容器中的電容量補償電壓下降，使作用在負(fù)荷上的電壓穩(wěn)定化。將這樣的電容器稱作“去耦電容器”。但是，如果在基板上設(shè)置電容器，則從電容器到負(fù)荷的布線變長，由布線形成的電感的值變大。這樣，流入到電容器中的電荷量減少，所以作為去耦電容器不怎么有效。在專利文獻(xiàn)I中，公開了在負(fù)荷的附近設(shè)置去耦電容器的技術(shù)。專利文獻(xiàn)I的半導(dǎo)體裝置是將多個芯片層疊的層疊型的半導(dǎo)體裝置，通過在芯片間夾著薄膜狀的電容器，在各芯片的附近形成去耦電容器?，F(xiàn)有技術(shù)專利文獻(xiàn)專利文獻(xiàn)I :特開2005 - 244068號公報專利文獻(xiàn)2 :國際公開第2005/122257號非專利文獻(xiàn)非專利文獻(xiàn)I :Mark I. Montrose著，“印刷基板的EMC設(shè)計”,3章，Ohmsha公司發(fā)明概要發(fā)明要解決的課題但是，在專利文獻(xiàn)I的半導(dǎo)體裝置中，薄膜狀的電容器是必須的，并且增加了在芯片間夾入薄膜狀的電容器的工序。因此有成本增加的問題。進(jìn)而，專利文獻(xiàn)I的半導(dǎo)體裝置由于在各芯片與薄膜之間觸點增加，所以成品率下降，有成本進(jìn)一步增加的問題。解決課題的手段本申請是鑒于上述問題而做出的，目的是提供一種不追加新的部件及工序而在半導(dǎo)體芯片的附近形成去耦電容器的三維集成電路、處理器、半導(dǎo)體芯片及三維集成電路的制造方法。

發(fā)明內(nèi)容
為了達(dá)到上述目的，作為本發(fā)明的一技術(shù)方案的三維集成電路，是一種將第一半導(dǎo)體芯片及第二半導(dǎo)體芯片層疊而成的三維集成電路，其特征在于，上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片將負(fù)荷與多個布線層層疊而構(gòu)成；上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的至少一個包括用來將芯片間的接合面絕緣的絕緣層；上述第一半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置、與上述第二半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同；上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分經(jīng)由上述絕緣層與上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置。發(fā)明效果·由此，能夠不對以往的三維集成電路的制造工序追加新的零件及工序而在三維集成電路的內(nèi)部中形成去耦電容器。此外，通過形成在電路內(nèi)部中的去耦電容器,能夠使向負(fù)荷供給的電壓穩(wěn)定化。


圖I是表示三維集成電路I的一部分截面的示意圖。圖2是表示布線層14的布線圖案的圖。圖3是用來對布線層14的布線圖案與半導(dǎo)體芯片10的貼合進(jìn)行說明的圖。圖4是用來對布線層14的布線圖案與半導(dǎo)體芯片10的貼合進(jìn)行說明的圖。圖5是用來對作為變形例的半導(dǎo)體芯片IOa進(jìn)行說明的圖。圖6是用來對作為變形例的三維集成電路2進(jìn)行說明的圖。圖7是用來對作為變形例的三維集成電路3進(jìn)行說明的圖。圖8是用來對作為變形例的三維集成電路4進(jìn)行說明的圖。圖9是表示作為在表面層中使用High - k材料膜的變形例的三維集成電路5的一部分截面的示意圖。圖10是表示作為變形例的三維集成電路6的一部分截面的示意圖。圖11是用來對在流再生裝置中使用的三維集成電路400的信號用導(dǎo)通孔進(jìn)行說明的圖。圖12是表示將三維集成電路I向基板70連接的具體例的圖。
具體實施例方式〈I.實施方式〉這里，作為有關(guān)本發(fā)明的一個實施方式，對三維集成電路I進(jìn)行說明。<1 - I.概要 >首先，本發(fā)明者得到三維集成電路I的原委進(jìn)行說明。已經(jīng)說明了去耦電容器越是設(shè)置在負(fù)荷的附近越有效率。在專利文獻(xiàn)2中公開了在負(fù)荷的附近形成去耦電容器的技術(shù)。專利文獻(xiàn)2的半導(dǎo)體裝置以裝置的小型化為目的，具有使形成有第I導(dǎo)體層的第I半導(dǎo)體芯片與形成有第2導(dǎo)體層的第2半導(dǎo)體芯片經(jīng)由粘接劑對置的結(jié)構(gòu)。即，該半導(dǎo)體裝置在內(nèi)部中形成有以粘接劑為電介體、以第I導(dǎo)體層和第2導(dǎo)體層為電極的去耦電容器。在計算機(jī)或家電產(chǎn)品中，有使用兩個半導(dǎo)體芯片制造性能不同的多種產(chǎn)品的情況。例如，在計算機(jī)的情況下，通過在低端產(chǎn)品中使用I個處理器芯片、在高端產(chǎn)品中使用兩個處理器芯片，能夠?qū)崿F(xiàn)多核處理器。此外，在錄像機(jī)的情況下，在低端產(chǎn)品中使用I個錄像機(jī)芯片，能夠?qū)崿F(xiàn)兩個節(jié)目同時錄像，在高端產(chǎn)品中使用兩個錄像機(jī)芯片，能夠?qū)崿F(xiàn)4個節(jié)目同時錄像。在這樣的高端產(chǎn)品中，能夠應(yīng)對高速動作的三維層疊特別適合。本發(fā)明者著眼于為了制造這樣的高端產(chǎn)品、通過將相同構(gòu)造的兩個芯片貼合制造能夠削減制造成本。并且，本發(fā)明者反復(fù)進(jìn)行了對使用兩個相同構(gòu)造的半導(dǎo)體芯片的三維集成電路的研究，想到了通過精心設(shè)計布線圖案、在將兩個半導(dǎo)體芯片貼合時能夠在負(fù)荷的附近形成去耦電容器的三維集成電路I?！ぁ? — 2.層疊構(gòu)造>圖I是示意地表示三維集成電路I的一部分截面的圖。三維集成電路I將半導(dǎo)體芯片10層疊兩個而構(gòu)成。半導(dǎo)體芯片10由晶體管層11及多層布線層12構(gòu)成。在晶體管層11中，排列有多個MOS晶體管101。多層布線層12由3層作為金屬層的布線層及作為保護(hù)膜的絕緣層13構(gòu)成，在與其他芯片的接合面最近的布線層14上直接層疊有絕緣層13。另外，圖I所示的多層布線層12是一例，也可以是包括更多的布線層(例如7 12層左右)的結(jié)構(gòu)。多層布線層12包括用來將晶體管間連接的布線102、用來對MOS晶體管101供給電源電壓的電源用導(dǎo)電體區(qū)域103及用來將接地用導(dǎo)電體區(qū)域104、布線彼此電氣地絕緣的層間絕緣膜105。此外，在多層布線層12中，形成有作為將布線層間及芯片間連接的垂直布線(通孔)的電源用導(dǎo)通孔106及接地用導(dǎo)通孔107。晶體管層11的膜厚是50μπι 100 μ m左右，多層布線層12的膜厚是300nm Iym左右，絕緣層13的膜厚是10 μ m左右，電源用導(dǎo)通孔106及接地用導(dǎo)通孔107的直徑是幾ym左右。因而，在圖I的剖視圖中將各層及導(dǎo)通孔夸張描繪。在三維集成電路I中，假設(shè)包含在各布線層及絕緣層中的層間絕緣膜105使用Si02膜。另外，在絕緣膜以外的布線層中，如果在布線間形成電容(耦合電容)，則發(fā)生布線延遲，所以絕緣膜以外的布線層的層間絕緣膜105也可以使用介電常數(shù)較低的低電介體膜(Low — k材料膜)。如圖I所示，在三維集成電路I中，下側(cè)的半導(dǎo)體芯片10的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104分別經(jīng)由2層的絕緣層13與上側(cè)的半導(dǎo)體芯片10的接地用導(dǎo)電體區(qū)域104及電源用導(dǎo)電體區(qū)域103對置。這樣，在三維集成電路I中，通過以電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104為電極、在它們之間夾著兩芯片的絕緣層13的貼合構(gòu)造形成電容。形成的電容作為對MOS晶體管101供給電源電壓的去耦電容器發(fā)揮功能。另外，如后述那樣，在多層布線層中包括用來在芯片間收發(fā)數(shù)據(jù)的發(fā)送用導(dǎo)通孔及接收用導(dǎo)通孔，但在圖I的剖視圖中沒有記載發(fā)送用導(dǎo)通孔及接收用導(dǎo)通孔。
〈1 — 3.布線圖案〉這里，使用圖2對布線圖案進(jìn)行說明。所謂布線圖案，是形成在半導(dǎo)體芯片10的布線層14中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置及各種導(dǎo)通孔的配置。圖2 (a)及圖2 (b)是示意地表示布線層14的布線圖案的俯視圖。另外，圖2 (b)的記載是使圖2 Ca)的記載在紙面上旋轉(zhuǎn)了 180度。布線層14如圖I所示，是最接近于與其他芯片的接合面的布線層、即直接層疊有絕緣層13的布線層。在布線層14中，形成有電源用導(dǎo)電體區(qū)域103、接地用導(dǎo)電體區(qū)域104、用來在芯片間將電源連接的電源用導(dǎo)通孔106、用來在芯片間將地電位連接的接地用導(dǎo)通孔107、和用來在芯片間收發(fā)數(shù)據(jù)的發(fā)送用導(dǎo)通孔108及接收用導(dǎo)通孔109。此外，在布線層14中，形成有電源用導(dǎo)電體區(qū)域103、接地用導(dǎo)電體區(qū)域104，并且在沒有形成各導(dǎo)通孔的部分中形成有層間絕緣膜105。這里，各導(dǎo)通孔具有都由相同材料形成的相同結(jié)構(gòu)，但在本說明書中，·根據(jù)各個導(dǎo)通孔的用途，賦予“電源用導(dǎo)通孔”、“接地用導(dǎo)通孔”、“發(fā)送用導(dǎo)通孔”、“接收用導(dǎo)通孔”的不同的名稱而進(jìn)行區(qū)別。另外，形成在布線層14中的各導(dǎo)通孔如圖I所示那樣將絕緣層13貫通。如圖2 (a)所示，在布線層14中，以與邊AD及邊BC平行的中心線為對稱軸Y，相互線對稱地形成有電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104。如果經(jīng)由絕緣層13將兩個半導(dǎo)體芯片10貼合、以使圖2 Ca)中記載的布線層14的頂點A、B、C、D與圖2 (b)中記載的布線層14的頂點B、A、D、C對置，則電源用導(dǎo)電體區(qū)域103與接地用導(dǎo)電體區(qū)域104經(jīng)由絕緣層13相互對置。即，在電路內(nèi)部中形成去耦電容器。此外，如圖2 (a)所示，在布線層14中，以與邊AD及邊BC平行的中心線為對稱軸Y，線對稱地形成有多個電源用導(dǎo)通孔106。此外，在布線層14中，以中心線為對稱軸Y，線對稱地形成有多個接地用導(dǎo)通孔107。如果經(jīng)由絕緣層13將兩個半導(dǎo)體芯片10貼合、以使圖2 Ca)中記載的布線層14的頂點A、B、C、D與圖2 (b)中記載的布線層14的頂點B、A、D、C對置，則電源用導(dǎo)通孔106與電源用導(dǎo)通孔106連接，接地用導(dǎo)通孔107與接地用導(dǎo)通孔107連接。S卩，電源導(dǎo)通孔106與接地用導(dǎo)通孔107不會連接，所以能夠防止電源短路。此外，如圖2 (a)所示，在布線層14中，以與邊AD及邊BC平行的中心線為對稱軸Y，相互線對稱地形成有發(fā)送用導(dǎo)通孔108和接收用導(dǎo)通孔109。如果經(jīng)由未圖示的絕緣層13將兩個半導(dǎo)體芯片10貼合、以使圖2 Ca)中記載的布線層14的頂點A、B、C、D與圖2 (b)中記載的布線層14的頂點B、A、D、C對置，則發(fā)送用導(dǎo)通孔108與接收用導(dǎo)通孔109連接。即，在上下的半導(dǎo)體芯片間相互能夠進(jìn)行數(shù)據(jù)的收發(fā)。<1 - 4.制造方法>這里，對三維集成電路I的制造方法進(jìn)行說明。半導(dǎo)體芯片10通過對硅晶片反復(fù)進(jìn)行清洗工序、成膜工序、光刻、雜質(zhì)擴(kuò)散工序，形成晶體管層11及多層布線層12。然后，通過金屬鑲嵌法形成電源用導(dǎo)通孔106、接地用導(dǎo)通孔107、發(fā)送用導(dǎo)通孔108及接收用導(dǎo)通孔109。最后，切塊而制造半導(dǎo)體芯片10。
金屬鑲嵌法是形成微細(xì)的銅(Cu)布線的技術(shù)，至少包括(I)在層間絕緣膜上形成槽(導(dǎo)通孔)的工序，(2)在槽中形成Ta隔離膜的工序，(3)形成作為電解鍍層的電極的Cu種子膜的工序，(5)通過電解鍍層埋入Cu的工序，(6)作為用來將槽以外的Cu除去的研磨工序的 CMP (Chemical Mechanical Polishing)。三維集成電路I通過將如上述那樣制造的兩個半導(dǎo)體芯片10的絕緣層13彼此直接接合、或者中間夾著微凸塊接合來制造。圖3 Ca)及圖3 (b)是將相同種類的半導(dǎo)體芯片10并列記載的圖。另外，在圖3(a)及圖3 (b)中，將布線層14的布線圖案簡略化記載，并且將絕緣層13的記載省略。如上所述，在布線層14中，以與邊AD及邊BC平行的中心線為對稱軸Y，相互線對稱地形成有電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104。此外，在布線層14中，以中心線為對稱軸Y，線對稱地形成有多個電源用導(dǎo)通孔106。此外，在布線層14中，以中心線為對稱軸Y，線對稱地形成有多個接地用導(dǎo)通孔107。此外，在布線層14中，以中心線為對稱軸Y，相互線對稱地形成有發(fā)送用導(dǎo)通孔108和接收用導(dǎo)通孔109。·三維集成電路I通過使圖3 (b)中記載的半導(dǎo)體芯片10以與對象軸Y平行的中心線X為旋轉(zhuǎn)軸旋轉(zhuǎn)并上下翻轉(zhuǎn)、然后與圖3 Ca)的半導(dǎo)體芯片10貼合來制造。圖4與圖3同樣，是將相同種類的半導(dǎo)體芯片10排列記載的圖。另外，圖4 (b)中記載的半導(dǎo)體芯片10是使圖4 (a)中記載的半導(dǎo)體芯片10在紙面上旋轉(zhuǎn)了 180度。在此情況下，三維集成電路I通過使圖4 (b)中記載的半導(dǎo)體芯片10以與對象軸Y正交的中心線X為旋轉(zhuǎn)軸旋轉(zhuǎn)并上下翻轉(zhuǎn)、然后與圖4 Ca)的半導(dǎo)體芯片10貼合來制造。這樣，通過將上述具有對稱性的布線圖案形成在布線層14上，通過使相同種類的兩個半導(dǎo)體芯片10中的一個半導(dǎo)體芯片10的上下翻轉(zhuǎn)并與另一個半導(dǎo)體芯片10貼合，能夠在三維集成電路I的內(nèi)部中形成由電源用導(dǎo)電體區(qū)域103、接地用導(dǎo)電體區(qū)域104和絕緣層13構(gòu)成的去耦電容器。將制造出的三維集成電路I例如經(jīng)由插入器配置到基板上。三維集成電路I的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104分別與基板上的電源電路(調(diào)節(jié)器)及接地電極連接?！? — 5.效果 >如以上說明，三維集成電路I能夠不追加新的部件及工序而在電路內(nèi)部中形成去率禹電容器。進(jìn)而，三維集成電路I由于具有將兩個相同種類的半導(dǎo)體芯片10貼合的結(jié)構(gòu)，所以不需要用該制造工序制造多個種類的半導(dǎo)體芯片，只要僅制造一個種類的半導(dǎo)體芯片就可以。因此，能夠抑制在設(shè)計中花費的成本。此外，一般而言，半導(dǎo)體芯片的面積越大，在制造時帶有顆粒(灰塵)的概率越高，所以成品率下降，制造成本增加。所以，通過不是如三維集成電路I那樣將全部元件集成到一個半導(dǎo)體芯片上、而分開集成到兩個半導(dǎo)體芯片上，成品率變高，能夠抑制制造成本。此外，如果在三維集成電路I的內(nèi)部中形成去耦電容器，則在高頻成分的噪聲除去方面也有效。這是因為，在將去耦電容器設(shè)置在電路外部的情況下，從電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104到去耦電容器需要布線，發(fā)生由布線帶來的電感成分。電感成分的信號頻率越高則為越大的阻力。因此，在處理器等的高速的電路中，通過電路外部的去耦電容器不能充分地發(fā)揮噪聲除去的功能。相對于此，三維集成電路I由于電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104自身形成去耦電容器，所以不需要布線。因此，即使在高速的電路中，也能夠充分地發(fā)揮去耦電容器的噪聲除去的效果。<2.其他變形例>以上，說明了有關(guān)本發(fā)明的三維集成電路的實施方式，但也可以將例示的三維集成電路I如以下這樣變形，本發(fā)明當(dāng)然并不限于上述實施方式所示的三維集成電路I。(I)在上述實施方式中，如圖2 圖4所示，以與布線層14的邊平行的中心線為對象軸Y，形成了布線圖案。但是，布線層14的布線圖案只要形成為、使得當(dāng)將兩個半導(dǎo)體芯片10貼合時至少一個半導(dǎo)體芯片10的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104與另一個半導(dǎo)體芯片10的接地用導(dǎo)電體區(qū)域104及電源用導(dǎo)電體區(qū)域103對置就可以。例如，如圖5所示，在布線層14的形狀是正方形的半導(dǎo)體芯片IOa的情況下，也可·以將正方形的對角線bd作為對象軸Y。圖5 (a)及圖5 (b)是將相同種類的半導(dǎo)體芯片IOa并列記載的圖。另外，在圖5 (a)及圖5 (b)中，省略了絕緣層13的記載。在布線層14中，以對角線bd為對稱軸Y，相互線對稱地形成有電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104。此外，在布線層14中，以對角線bd為對稱軸Y，線對稱地形成有多個電源用導(dǎo)通孔106。此外，在布線層14中，以對角線bd為對稱軸Y，線對稱地形成有多個接地用導(dǎo)通孔107。此外，在布線層14中，以對角線bd為對稱軸Y，相互線對稱地形成有發(fā)送用導(dǎo)通孔108和接收用導(dǎo)通孔109。三維集成電路I通過使圖5 (b)中記載的半導(dǎo)體芯片IOa以與對象軸Y平行的中心線X為旋轉(zhuǎn)軸旋轉(zhuǎn)并上下翻轉(zhuǎn)、然后與圖5 (a)的半導(dǎo)體芯片IOa貼合來制造。由此，電源用導(dǎo)電體區(qū)域103與接地用導(dǎo)電體區(qū)域104經(jīng)由絕緣層13相互對置，所以能夠在三元集成電路I的電路內(nèi)部中形成去耦電容器。(2)在上述實施方式中，三維集成電路I具有將兩個半導(dǎo)體芯片10無偏置地貼合的結(jié)構(gòu)。即，三維集成電路I將一個半導(dǎo)體芯片10的絕緣層13的整面與另一個半導(dǎo)體芯片10的絕緣層13的整面貼合而構(gòu)成。但是，有關(guān)本發(fā)明的三維集成電路并不必須將絕緣層13的整面貼合。只要是在電路內(nèi)部中形成去耦電容器的結(jié)構(gòu)，也可以是僅將絕緣層13的全面積的25%或50%貼合的結(jié)構(gòu)。這里，使用圖6及圖7對作為另一實施方式的三維集成電路進(jìn)行說明。如圖6 Ca)所示，在三維集成電路2中，將兩個半導(dǎo)體芯片IOb錯開貼合，以使絕緣層13的全面積的50%左右重疊。圖6 (b)是將三維集成電路2從箭頭方向觀察的圖。此外，圖6 (c)是示意地表示上下的半導(dǎo)體芯片IOb各自的布線層14b的圖。如圖6 (c)所示，如果設(shè)兩個半導(dǎo)體芯片IOb的接合面為S，則在各半導(dǎo)體芯片IOb的布線層14b中，以S的中心線為對象軸Y，相互線對稱地形成有電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104。由此，當(dāng)如圖6 (a)那樣將兩個半導(dǎo)體芯片IOb貼合時，一個半導(dǎo)體芯片IOb的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104與另一個半導(dǎo)體芯片IOb的接地用導(dǎo)電體區(qū)域104及電源用導(dǎo)電體區(qū)域103對置。此外，如圖7 Ca)所示，三維集成電路3使兩個半導(dǎo)體芯片IOc的一個旋轉(zhuǎn)90度而貼合，以使絕緣層13的全面積的50%左右重疊。將二維集成電路3從箭頭方向觀察的圖是圖7 (b)。此外，圖7 (C)是不意地表不上下的半導(dǎo)體芯片IOc各自的布線層14c的圖。如圖7 (c)所示，如果設(shè)兩個半導(dǎo)體芯片IOc的接合面為S，則在各半導(dǎo)體芯片IOc的布線層14c上，以S的對角線為對稱軸Y，相互線對稱地形成有電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104。由此，當(dāng)如圖7 (a)那樣將兩個半導(dǎo)體芯片IOc貼合時，一個半導(dǎo)體芯片IOc的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104與另一個半導(dǎo)體芯片IOc的接地用導(dǎo)電體區(qū)域104及電源用導(dǎo)電體區(qū)域103對置。這樣，通過帶有偏置而將兩個半導(dǎo)體芯片層疊，容易在半導(dǎo)體芯片上連接布線、將三維集成電路引線接合到基板上。此外，能夠期待對于由三維集成電路產(chǎn)生的熱的散熱效果O(3)在上述實施方式中，形成布線圖案，以使得如果將兩個半導(dǎo)體芯片10貼合，則·包含在布線層14中的全部的電源用導(dǎo)電體區(qū)域103及全部的接地用導(dǎo)電體區(qū)域104對置。但是，該結(jié)構(gòu)不是必須的。只要將布線圖案形成為、使得如果將兩個半導(dǎo)體芯片10貼合則形成在布線層14中的全部導(dǎo)電體區(qū)域中的至少一部分導(dǎo)電體區(qū)域?qū)χ镁涂梢?。例如，在圖8中記載的半導(dǎo)體芯片IOd的布線層14d中，如圖示那樣形成有電源用導(dǎo)電體區(qū)域103和接地用導(dǎo)電體區(qū)域104。另外，圖8 (b)的記載是使圖8 (a)的記載在紙面上旋轉(zhuǎn)了 90度。如圖8 (c)所示，也可以使圖8 (b)中記載的半導(dǎo)體芯片IOd的上下翻轉(zhuǎn)、與圖8 (a)中記載的半導(dǎo)體芯片IOd貼合來構(gòu)成三維集成電路4。在三維集成電路4中，形成在布線層14d中的全部導(dǎo)電體區(qū)域中的50%的導(dǎo)電體區(qū)域與另一個芯片的導(dǎo)電體區(qū)域?qū)χ?。這樣，通過在布線層14d中形成電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104的兩者，能夠期待在將兩個半導(dǎo)體芯片IOd貼合時某種程度的面積的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104對置。(4)在上述實施方式中，作為是兩個半導(dǎo)體芯片10的接合面的絕緣層14而使用Si02膜。但是，本發(fā)明的三維集成電路的結(jié)構(gòu)并不限定于此。這里，對作為三維集成電路I的變形例的三維集成電路5進(jìn)行說明。圖9是示意地表示三維集成電路5的一部分截面的圖。三維集成電路5由兩個半導(dǎo)體芯片10構(gòu)成。在圖9中，對于與圖I所示的三維集成電路I相同的部件賦予了相同的標(biāo)號。這里，對與三維集成電路I不同的部分進(jìn)行說明。半導(dǎo)體芯片10的多層布線層12由3層布線層及絕緣層13a構(gòu)成。在本變形例中，在包含在各布線層中的層間絕緣膜中，與上述實施方式同樣使用Si02膜，但在絕緣層13a中使用介電常數(shù)較高的高電介體膜(High — k材料膜)。這樣，三維集成電路5通過電源用導(dǎo)電體區(qū)域103與接地用導(dǎo)電體區(qū)域104夾著High - k材料膜13a對置，能夠在電路內(nèi)部中形成電容較大的去耦電容器。另外，在層間絕緣膜105中也可以使用Low — k材料膜。如果如上述那樣在層間絕緣膜105中使用Low —k材料膜，則具有抑制在布線間形成耦合電容而降低布線延遲的效果。(5)在上述實施方式中，三維集成電路I由相同種類的兩個半導(dǎo)體芯片10構(gòu)成。但是，構(gòu)成三維集成電路的兩個半導(dǎo)體芯片只要至少作為最接近于接合面的布線層的布線層14是相同構(gòu)造就足夠，其他布線層及/或晶體管層也可以并不一定是相同構(gòu)造。例如，三維集成電路I也可以由多層布線層12的結(jié)構(gòu)相同、晶體管層11的結(jié)構(gòu)不同的兩個半導(dǎo)體芯片構(gòu)成。此外，例如也可以如圖10所示的三維集成電路6那樣，是一個半導(dǎo)體芯片10具有與實施方式同樣的結(jié)構(gòu)、另一個半導(dǎo)體芯片20在接合面上沒有層疊絕緣層13的結(jié)構(gòu)。在此情況下，三維集成電路6也由于形成在半導(dǎo)體芯片10的布線層14上的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104經(jīng)由半導(dǎo)體芯片10的絕緣層13與形成在半導(dǎo)體芯片20的布線層14上的接地用導(dǎo)電體區(qū)域104及電源用導(dǎo)電體區(qū)域103對應(yīng)，所以在電路內(nèi)部中形成去耦電容器。(6)在上述實施方式中，形成布線層14的布線圖案，以使得在將兩個半導(dǎo)體芯片10貼合時發(fā)送用導(dǎo)通孔108與接收用導(dǎo)通孔109連接。但是，如果能夠用控制電路控制數(shù)據(jù)的輸入輸出方向，則數(shù)據(jù)用導(dǎo)通孔(發(fā)送用導(dǎo)·通孔及接收用導(dǎo)通孔)根據(jù)用途，既可以作為發(fā)送用導(dǎo)通孔，也可以作為接收用導(dǎo)通孔。在此情況下，不需要考慮數(shù)據(jù)用導(dǎo)通孔的布局。將這樣根據(jù)用途既可以作為發(fā)送用導(dǎo)通孔也可以作為接收用導(dǎo)通孔的數(shù)據(jù)用導(dǎo)通孔在這里記作“可編程導(dǎo)通孔”。圖11是表示可編程導(dǎo)通孔、控制電路、和內(nèi)部電路的連接的具體例的圖。圖11中記載的三維集成電路400將兩個相同種類的半導(dǎo)體芯片10貼合而構(gòu)成。半導(dǎo)體芯片10作為一例，是在從接收到的流數(shù)據(jù)生成圖像并向外部輸出的流再生裝置中使用的半導(dǎo)體芯片。半導(dǎo)體芯片10由多個可編程導(dǎo)通孔111、作為控制電路的三態(tài)緩沖器401 (三狀態(tài)緩沖器)、縱橫開關(guān)電路402及三態(tài)緩沖器控制電路403、和作為主電路的流控制電路404、圖像擴(kuò)展處理電路405及圖像輸出處理電路406構(gòu)成。如圖11所示，通過對各可編程導(dǎo)通孔111連接發(fā)送用及接收用的兩個三態(tài)緩沖器401，能夠在上側(cè)的芯片與下側(cè)的芯片之間進(jìn)行雙向通信。流控制電路404是進(jìn)行流數(shù)據(jù)的包解析的電路。圖像擴(kuò)展處理電路405是用來將按照MPEG — 2或H. 264等的圖像壓縮規(guī)格壓縮編碼的影像流解碼的電路。圖像輸出處理電路406是用來將解碼后的圖像向未圖示的面板控制電路輸出的電路。例如，考慮將由圖11的上側(cè)的半導(dǎo)體芯片10的圖像擴(kuò)展處理電路解碼的圖像經(jīng)由下側(cè)的半導(dǎo)體芯片10向未圖示的外部面板顯示的情況。在此情況下，需要從上側(cè)的圖像擴(kuò)展處理電路405向下側(cè)的圖像輸出處理電路406發(fā)送數(shù)據(jù)。所以，在上側(cè)的半導(dǎo)體芯片10中，三態(tài)緩沖器控制電路403進(jìn)行控制，以使得僅發(fā)送側(cè)的三態(tài)緩沖器401啟動，在下側(cè)的半導(dǎo)體芯片10中，三態(tài)緩沖器控制電路403進(jìn)行控制，以使得僅接收側(cè)的三態(tài)緩沖器401啟動。進(jìn)而，上側(cè)的半導(dǎo)體芯片10的縱橫開關(guān)電路402切換網(wǎng)絡(luò)開關(guān)，以使可編程導(dǎo)通孔111與圖像擴(kuò)展處理電路405連接，下側(cè)的半導(dǎo)體芯片10的縱橫開關(guān)電路402切換網(wǎng)絡(luò)開關(guān)，以使可編程導(dǎo)通孔111與圖像輸出處理電路406連接。通過這樣控制，上側(cè)的半導(dǎo)體芯片10的可編程導(dǎo)通孔111作為發(fā)送用導(dǎo)通孔發(fā)揮功能，下側(cè)的半導(dǎo)體芯片10的可編程導(dǎo)通孔111作為接收用導(dǎo)通孔發(fā)揮功能。在從下側(cè)的半導(dǎo)體芯片10向上側(cè)的半導(dǎo)體芯片10發(fā)送數(shù)據(jù)的情況下，通過進(jìn)行該相反的控制，上側(cè)的半導(dǎo)體芯片10的可編程導(dǎo)通孔111作為接收用導(dǎo)通孔發(fā)揮功能，下側(cè)的半導(dǎo)體芯片10的可編程導(dǎo)通孔111作為發(fā)送用導(dǎo)通孔發(fā)揮功能。這樣，通過將數(shù)據(jù)用導(dǎo)通孔用可編程導(dǎo)通孔構(gòu)成，能夠在芯片間靈活地交換信號。(7)關(guān)于將三維集成電路I 6及400向基板連接的方法并沒有特別限定。例如，如圖12 (a)所示，也可以在基板70上層疊插入器80、經(jīng)由插入器80將三維集成電路I連接到基板70上。在插入器80上，形成電源用、接地用、數(shù)據(jù)用的導(dǎo)通孔，三維集成電路I的各芯片經(jīng)由電源用導(dǎo)通孔、接地用導(dǎo)通孔、數(shù)據(jù)用導(dǎo)通孔與基板70的調(diào)節(jié)器、接地電極、數(shù)據(jù)端子連接。此外，如圖12 (b)所示，也可以在上側(cè)的半導(dǎo)體芯片上載置插入器80、將基板70和插入器80通過引線接合連接。三維集成電路I的各芯片經(jīng)由電源用導(dǎo)通孔、接地用導(dǎo)通孔、數(shù)據(jù)用導(dǎo)通孔與基板70的調(diào)節(jié)器、接地電極、數(shù)據(jù)端子連接?！?br> 此外，如圖12 (C)所示，也可以將尺寸不同的兩個半導(dǎo)體芯片層疊、通過兩級引線接合將各個芯片與基板70連接。(8)在上述實施方式中，通過在最接近于與其他芯片的接合面的布線層14上形成的電源用導(dǎo)電體區(qū)域103及接地用導(dǎo)電體區(qū)域104形成去耦電容器。但是，本發(fā)明并不限定于此。也可以不是最接近于與其他芯片的接合面的布線層14，而通過配置在下層的布線層中的電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域夾著布線層14和絕緣層13對置來形成去耦電容器。(9)在上述實施方式中，三維集成電路I是將兩個半導(dǎo)體芯片10層疊而構(gòu)成的。但是，有關(guān)本發(fā)明的三維集成電路及三維集成電路的制造方法并不限定于將兩個半導(dǎo)體芯片層疊的情況，也包括將兩個以上的半導(dǎo)體芯片層疊的情況。(10)在上述實施方式中說明的三維集成電路I具體而言也可以是處理器。三維集成電路I雖然芯片的總面積較大，但布線長較短，所以對于高性能處理器是有用的。此外，三維集成電路I由于使用多個相同的半導(dǎo)體芯片10，所以作為多核處理器也是有用的。(11)既可以將上述實施方式及上述變形例適當(dāng)組合，也可以部分地組合。〈補充〉以下，再對作為本發(fā)明的一形態(tài)的三維集成電路的結(jié)構(gòu)及其變形例和效果進(jìn)行說明。一種三維集成電路，將第一半導(dǎo)體芯片及第二半導(dǎo)體芯片層疊而成，其特征在于，上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片將負(fù)荷與多個布線層層疊而構(gòu)成；上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的至少一個包括用來將芯片間的接合面絕緣的絕緣層；上述第一半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置、與上述第二半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同；上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分經(jīng)由上述絕緣層與上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置。根據(jù)該結(jié)構(gòu)，不需要追加新的零件，能夠用第一半導(dǎo)體芯片及第二半導(dǎo)體芯片的接合面形成去耦電容器。此外，在第一及第二半導(dǎo)體芯片的最接近于接合面的布線層中，都形成有電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的兩者，所以通過將第一及第二半導(dǎo)體芯片的絕緣層彼此貼合，電源用導(dǎo)電體區(qū)域與接地用導(dǎo)電體區(qū)域?qū)χ玫母怕首兏摺４送?，在制造第一及第二半?dǎo)體芯片的工序中，對于上述布線層能夠通過相同的工序制造。在上述三維集成電路中，其特征在于，上述第一半導(dǎo)體芯片和上述第二半導(dǎo)體芯片是相同種類的半導(dǎo)體芯片，都包括上述絕緣層。根據(jù)該結(jié)構(gòu)，在制造三維集成電路時僅制造I種半導(dǎo)體芯片就可以，所以能夠抑制在設(shè)計中花費的成本。在上述三維集成電路中，其特征在于，在上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層中，以上述接合面的中心線為對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。
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根據(jù)該結(jié)構(gòu)，在使第一半導(dǎo)體芯片與第二半導(dǎo)體芯片有偏置而層疊的情況下，也能夠用兩個半導(dǎo)體芯片的接合面形成去耦電容器。在上述三維集成電路中，其特征在于，上述三維集成電路是將上述第一半導(dǎo)體芯片的上述絕緣層的整面與上述第二半導(dǎo)體芯片的上述絕緣層的整面接合而構(gòu)成的大致長方體形狀；在上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層中，以上述布線層的中心線為上述對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。根據(jù)該結(jié)構(gòu)，通過將第一半導(dǎo)體芯片與第二半導(dǎo)體芯片無偏置地貼合，全部的電源用導(dǎo)電體區(qū)域與全部的接地用導(dǎo)電體區(qū)域?qū)χ茫栽陔娐穬?nèi)部中能夠形成更大的去耦電容器。在上述三維集成電路中，其特征在于，上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片包括將上述絕緣層貫通而用來相互將電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域?qū)ǖ亩鄠€電源用導(dǎo)通孔及多個接地用導(dǎo)通孔；上述多個電源用導(dǎo)通孔以上述中心線為對稱軸線對稱地配置；上述多個接地用導(dǎo)通孔以上述中心線為對稱軸線對稱地配置。根據(jù)該結(jié)構(gòu)，由于在上下的半導(dǎo)體芯片間將電源用導(dǎo)通孔彼此連接，并且能夠?qū)⒔拥赜脤?dǎo)通孔彼此連接，所以通過電源與地電位連接而短路的可能性降低。在上述三維集成電路中，其特征在于，上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片包括將上述絕緣層貫通而用來相互收發(fā)數(shù)據(jù)的發(fā)送用導(dǎo)通孔及接收用導(dǎo)通孔；上述發(fā)送用導(dǎo)通孔及上述接收用導(dǎo)通孔以上述中心線為對稱軸相互線對稱地配置。根據(jù)該結(jié)構(gòu)，由于在上下的半導(dǎo)體芯片間發(fā)送用導(dǎo)通孔與接收用導(dǎo)通孔連接，所以能夠在上下的半導(dǎo)體芯片間進(jìn)行數(shù)據(jù)的收發(fā)。在上述三維集成電路中，其特征在于，在上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層中，以上述接合面的對角線為對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。根據(jù)該結(jié)構(gòu)，在通過使一個半導(dǎo)體芯片相對于另一個半導(dǎo)體芯片的水平方向旋轉(zhuǎn)90度而使兩個半導(dǎo)體芯片有偏置地將兩個半導(dǎo)體芯片層疊的情況下，也能夠用兩個半導(dǎo)體芯片的接合面形成去耦電容器。在上述三維集成電路中，其特征在于，包含在上述第一半導(dǎo)體芯片中的上述負(fù)荷和包含在上述第二半導(dǎo)體芯片中的上述負(fù)荷是為了實現(xiàn)規(guī)定功能而包括多個晶體管的相同構(gòu)造的晶體管層。根據(jù)該結(jié)構(gòu)，通過制造搭載有I個半導(dǎo)體芯片的設(shè)備、和搭載有上述三維集成電路的設(shè)備，能夠制造具有相同功能的低端產(chǎn)品和高端產(chǎn)品。在上述三維集成電路中，其特征在于，上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的上述絕緣層是高電介體膜(High — k材料膜)。根據(jù)該結(jié)構(gòu)，通過使用介電常數(shù)較高的電介體膜，能夠形成電容更大的去耦電容器。一種處理器，具備將第一半導(dǎo)體芯片及第二半導(dǎo)體芯片層疊而成的三維集成電路，其特征在于，在上述三維集成電路中，上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片將負(fù)荷與多個布線層層疊而構(gòu)成；上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的至少一個包括·用來將芯片間的接合面絕緣的絕緣層；上述第一半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置、與上述第二半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同；上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分經(jīng)由上述絕緣層與上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置。根據(jù)該結(jié)構(gòu)，由于能夠用第一半導(dǎo)體芯片及第二半導(dǎo)體芯片的接合面形成去耦電容器，所以能夠?qū)σ愿咚賱幼鞯奶幚砥鞣€(wěn)定地供給電源電壓。一種半導(dǎo)體芯片，構(gòu)成三維集成電路，其特征在于，將負(fù)荷、多個布線層和絕緣層層疊而構(gòu)成；在最接近于上述絕緣層的布線層中，以上述布線層的中心線為對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。根據(jù)該結(jié)構(gòu)，通過將上述半導(dǎo)體芯片的絕緣層彼此貼合來制造三維集成電路，能夠在電路內(nèi)部中形成由電源用導(dǎo)電體區(qū)域、絕緣層和接地用導(dǎo)電體區(qū)域構(gòu)成的去耦電容器。一種三維集成電路的制造方法，其特征在于，包括第一步驟，將負(fù)荷與多個布線層層疊，制造全部布線層中的最接近于與其他芯片的接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同的第一半導(dǎo)體芯片及第二半導(dǎo)體芯片；第二步驟，將上述第一半導(dǎo)體芯片與上述第二半導(dǎo)體芯片貼合，以使上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分與上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置；在上述第一步驟中，還在上述第一半導(dǎo)體芯片或上述第二半導(dǎo)體芯片的至少一個上，層疊用來將上述接合面絕緣的絕緣層。根據(jù)該方法，不對通常的三維集成電路的制造工序追加新的工序，而僅通過將第一半導(dǎo)體芯片與第二半導(dǎo)體芯片的絕緣層彼此貼合，就能夠在電路內(nèi)部中形成由電源用導(dǎo)電體區(qū)域、表面層、和接地用導(dǎo)電體區(qū)域構(gòu)成的去耦電容器。其特征在于，在上述第一步驟中，制造都包括上述絕緣層的相同種類的上述第一半導(dǎo)體芯片和第二半導(dǎo)體芯片。根據(jù)該方法，由于在第一步驟中僅制造一種半導(dǎo)體芯片就可以，所以能夠抑制設(shè)計的成本。工業(yè)實用性本發(fā)明在進(jìn)行處理器等高速動作的半導(dǎo)體裝置的制造及銷售的產(chǎn)業(yè)中，能夠作為半導(dǎo)體裝置的電源電壓穩(wěn)定化技術(shù)使用。標(biāo)號說明1、2、3、4、5、6、400 三維集成電路10、10a、10b、10c、10d、20 半導(dǎo)體芯片11晶體管層
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12多層布線層13絕緣層14、14b、14c、14d 布線層70 基板80插入器101晶體管102 布線103電源用導(dǎo)電體區(qū)域104接地用導(dǎo)電體區(qū)域105層間絕緣膜106接地用導(dǎo)通孔107電源用導(dǎo)通孔108發(fā)送用導(dǎo)通孔109接收用導(dǎo)通孔111可編程導(dǎo)通孔(數(shù)據(jù)用導(dǎo)通孔)401三態(tài)緩沖器(三狀態(tài)緩沖器)402縱橫開關(guān)電路403三態(tài)緩沖器控制電路404流控制電路405圖像擴(kuò)展處理電路406圖像輸出處理電路
權(quán)利要求
1.一種三維集成電路，將第一半導(dǎo)體芯片及第二半導(dǎo)體芯片層疊而成，其特征在于， 上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片由負(fù)荷與多個布線層層疊而構(gòu)成； 上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的至少一個包括用來將芯片間的接合面絕緣的絕緣層； 上述第一半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置、與上述第二半導(dǎo)體芯片的全部布線層中的最接近于上述接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同； 上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分經(jīng)由上述絕緣層與上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置。
2.如權(quán)利要求I所述的三維集成電路，其特征在于， 上述第一半導(dǎo)體芯片和上述第二半導(dǎo)體芯片是相同種類的半導(dǎo)體芯片，都包括上述絕緣層。
3.如權(quán)利要求2所述的三維集成電路，其特征在于， 在上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層中，以上述接合面的中心線為對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。
4.如權(quán)利要求3所述的三維集成電路，其特征在于， 上述三維集成電路是將上述第一半導(dǎo)體芯片的上述絕緣層的整面與上述第二半導(dǎo)體芯片的上述絕緣層的整面接合而構(gòu)成的大致長方體形狀； 在上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層中，以上述布線層的中心線為上述對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。
5.如權(quán)利要求4所述的三維集成電路，其特征在于， 上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片包括將上述絕緣層貫通而用來相互將電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域?qū)ǖ亩鄠€電源用導(dǎo)通孔及多個接地用導(dǎo)通孔； 上述多個電源用導(dǎo)通孔以上述中心線為對稱軸線對稱地配置； 上述多個接地用導(dǎo)通孔以上述中心線為對稱軸線對稱地配置。
6.如權(quán)利要求4所述的三維集成電路，其特征在于， 上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片包括將上述絕緣層貫通而用來相互收發(fā)數(shù)據(jù)的發(fā)送用導(dǎo)通孔及接收用導(dǎo)通孔； 上述發(fā)送用導(dǎo)通孔及上述接收用導(dǎo)通孔以上述中心線為對稱軸相互線對稱地配置。
7.如權(quán)利要求2所述的三維集成電路，其特征在于， 在上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層中，以上述接合面的對角線為對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。
8.如權(quán)利要求I所述的三維集成電路，其特征在于， 包含在上述第一半導(dǎo)體芯片中的上述負(fù)荷和包含在上述第二半導(dǎo)體芯片中的上述負(fù)荷是為了實現(xiàn)規(guī)定功能而包括多個晶體管的相同構(gòu)造的晶體管層。
9.如權(quán)利要求I所述的三維集成電路，其特征在于， 上述第一半導(dǎo)體芯片及上述第二半導(dǎo)體芯片的上述絕緣層是高電介體膜，即High-k材料膜。
10.一種處理器，其特征在于，由權(quán)利要求I所述的三維集成電路構(gòu)成。
11.一種半導(dǎo)體芯片，構(gòu)成三維集成電路，其特征在于， 由負(fù)荷、多個布線層和絕緣層層疊而構(gòu)成； 在最接近于上述絕緣層的布線層中，以上述布線層的中心線為對稱軸，相互線對稱地配置有電源用導(dǎo)電體區(qū)域和接地用導(dǎo)電體區(qū)域。
12.—種三維集成電路的制造方法，其特征在于， 包括 第一步驟，將負(fù)荷與多個布線層層疊，制造全部布線層中的最接近于與其他芯片的接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同的第一半導(dǎo)體芯片及第二半導(dǎo)體芯片； 第二步驟，將上述第一半導(dǎo)體芯片與上述第二半導(dǎo)體芯片貼合，以使上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分與上述第二半導(dǎo)體芯片的最接近于上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置； 在上述第一步驟中，還在上述第一半導(dǎo)體芯片或上述第二半導(dǎo)體芯片的至少一個上，層疊用來將上述接合面絕緣的絕緣層。
13.如權(quán)利要求12所述的三維集成電路的制造方法，其特征在于， 在上述第一步驟中，制造都包括上述絕緣層的相同種類的上述第一半導(dǎo)體芯片和第二半導(dǎo)體芯片。
全文摘要
作為本發(fā)明的一形態(tài)的三維集成電路(1)將第一半導(dǎo)體芯片與第二半導(dǎo)體芯片層疊而成；上述第一半導(dǎo)體芯片的全部布線層中的最接近于與其他芯片的接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置、與上述第二半導(dǎo)體芯片的全部布線層中的最接近于與其他芯片的接合面的布線層中的電源用導(dǎo)電體區(qū)域及接地用導(dǎo)電體區(qū)域的配置相同；上述第一半導(dǎo)體芯片的最接近于上述接合面的布線層的電源用導(dǎo)電體區(qū)域的至少一部分經(jīng)由絕緣層與最接近于上述第二半導(dǎo)體芯片的上述接合面的布線層的接地用導(dǎo)電體區(qū)域的至少一部分對置。
文檔編號H01L27/00GK102893397SQ20128000104
公開日2013年1月23日 申請日期2012年4月2日 優(yōu)先權(quán)日2011年5月17日
發(fā)明者森本高志, 中山武司, 橋本隆 申請人:松下電器產(chǎn)業(yè)株式會社