專利名稱：半導體存儲器元件的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器元件的制作方法，特別涉及一種動態(tài)隨機 存取存儲器的堆疊電容結構的制作方法。
背景技術：
近年來，配合各種電子產(chǎn)品小型化的趨勢，動態(tài)隨機存取存儲器元件的 設計也已朝向高集成度及高密度發(fā)展。由于高密度動態(tài)隨機存取存儲器元件 的各存儲單元間排列非?？拷蕩缀跻褵o法在橫向上增加電容面積，而勢 必要從垂直方向上，增高電容的高度，由此增加電容面積及電容值。
圖1至圖5例示已知堆疊電容的儲存電極(storage node)的制作方法。如 圖l所示，提供基底IO,例如硅基底，其上設有導電區(qū)域12a及12b。在基 底IO上依序形成有介電層14,例如氮化硅層，以及介電層16，例如未摻雜 娃玻璃(undoped silicate glass, USG)層。
如圖2所示，接著利用光刻工藝以及干蝕刻工藝，在介電層14及介電 層16中蝕刻出高深寬比(high aspect ratio)的孔洞18a及18b。隨后可進行清 潔工藝，去除先前干蝕刻所殘留在基底IO表面上及殘留在孔洞18a及18b 內(nèi)部的蝕刻副產(chǎn)物或者污染微粒。值得注意的是，此時孔洞18a及18b的洞 口處(如符號20所指圓圈處)通常會發(fā)現(xiàn)凹入(bowling)現(xiàn)象。
如圖3所示，接著利用化學氣相沉積(chemical vapor deposition, CVD)工 藝，順應的在介電層16表面上及孔洞18a及18b內(nèi)壁沉積硅層22，例如摻 雜多晶硅。
如圖4所示，隨后利用平坦化工藝，例如化學機械拋光(chemical mechanical polishing, CMP)工藝，選擇性的將先前沉積在介電層16表面上的 硅層22研磨去除，僅留下沉積在孔洞18a及18b內(nèi)壁上的硅層22。
接下來，如圖5所示，利用濕蝕刻方法，例如使用氫氟酸(HF)和氟化銨 (NH4F)的混合液或是其他緩沖式氧化層蝕刻液(BOE),去除掉介電層16,如 此形成儲存電極結構30a及30b。儲存電極結構30a及30b的高度H約略等于孔洞18a及18b的深度，其通常約為1.6微米至1.7微米左右。
上述先前技藝的缺點包括在蝕刻孔洞18a及18b時，往往無法產(chǎn)生較直 的側(cè)面輪廓，而通常會有凹入現(xiàn)象，使得電容值下降。此外，由于蝕刻的特 性使然，高深寬比的孔洞18a及18b通常是向下漸縮的，最后造成孔洞18a 及18b的底部關鍵尺寸A過小，這使得儲存電極結構30a及30b在后續(xù)的清 潔或千燥工藝中容易倒塌，形成所謂的儲存電極橋接(storage node bridging) 現(xiàn)象。
發(fā)明內(nèi)容
本發(fā)明的主要目的在提供一種半導體存^f諸器元件的制作方法，以解決前 述先前技藝的不足與缺點。
為達前述目的，本發(fā)明提供一種半導體存儲器元件的制作方法，包含有 提供基底，其上設有至少一導電區(qū)域；在基底上依序形成蝕刻停止層、第一 介電層以及第二介電層，其中該第一介電層的厚度大于該第二介電層的厚 度；利用光刻工藝以及干蝕刻工藝，在該蝕刻停止層、該第一介電層以及該 第二介電層中蝕刻出一孔洞，暴露出部分的該導電區(qū)域；進行選擇性濕蝕刻 工藝，選擇性的削去該孔洞內(nèi)部分該第一介電層的側(cè)壁厚度，形成剖面為下 寬上細的瓶狀開孔；于該孔洞內(nèi)壁形成導電層；以及剝除該第一、第二介電 層，形成儲存電極結構。
根據(jù)另 一優(yōu)選實施例，本發(fā)明提供一種半導體存儲器元件的制作方法， 包含有提供基底，其上設有至少一導電區(qū)域；在基底上依序形成蝕刻停止 層、第一介電層、第二介電層以及硬掩模層；利用光刻工藝以及干蝕刻工藝， 蝕穿該第一介電層以及部分蝕刻該第二介電層，形成過渡孔洞；于該硬摘r模 層上及該過渡孔洞之內(nèi)壁上沉積襯墊層；經(jīng)由該過渡孔洞的底部，蝕穿包括 該襯墊層、該第一介電層以及該蝕刻停止層，形成孔洞，暴露出該導電區(qū)域； 進行選擇性濕蝕刻工藝，選擇性的削去該孔洞內(nèi)部分該第 一介電層的側(cè)壁厚 度，形成瓶狀開孔；于該孔洞內(nèi)壁形成導電層；以及剝除該第一、第二介電 層，形成儲存電極結構。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實 施方式，并配合附圖，作詳細說明如下。然而如下的優(yōu)選實施方式與圖式僅 供參考與說明用，并非用來對本發(fā)明加以限制。
圖1至圖5例示已知堆疊電容的儲存電極的制作方法。
圖6至圖12為依據(jù)本發(fā)明第一優(yōu)選實施例所繪示的半導體存儲器元件 制作方法的剖面示意圖。
圖13至圖17為依據(jù)本發(fā)明第二優(yōu)選實施例所繪示的半導體存儲器元件
制作方法的剖面示意圖。
附圖標記說明
IO基底
14介電層
18a、 18b孔洞
22硅層
42介電層
46多晶硅層
58a、 58b瓶狀開孔
70a、 70b儲存電極結構
84多晶硅層
102 襯墊層
108a、 108b孔洞
12a、 12b導電區(qū)域
16介電層
20凹入現(xiàn)象
30a、 30b儲存電極結構
44介電層
48a、 48b孔洞
62硅層
電容介電層
98a、 98b過〉度孔洞
104間隙壁
118a、 118b 并M大開孔
具體實施例方式
請參閱圖6至圖12,其為依據(jù)本發(fā)明第一優(yōu)選實施例所繪示的半導體存 儲器元件制作方法的剖面示意圖。如圖l所示，提供基底IO，例如硅基底， 其上設有導電區(qū)域12a及12b。然后在基底10上依序形成介電層l4、介電 層42以及介電層44。其中，介電層14用來作為蝕刻停止層，優(yōu)選為氮化硅 層，介電層42與介電層44優(yōu)選為硅氧層。依據(jù)本發(fā)明第一優(yōu)選實施例，在 介電層44可以形成有多晶硅層46。
需注意的是，介電層42與介電層44需對某特定濕蝕刻劑，例如稀釋氫 氟酸溶液(DHF)，有不同的蝕刻率，例如，介電層42可以是硼硅玻璃(BSG), 介電層44可以是未摻雜硅玻璃(USG)層。此外，本發(fā)明的另一重要特征在于 介電層42的厚度H,需大于介電層44的厚度H2。舉例來說，依據(jù)本發(fā)明第一優(yōu)選實施例，介電層42的厚度H,介于2至5微米，優(yōu)選為3微米，而介 電層44的厚度Hs介于12至15微米，優(yōu)選為14微米。
如圖7所示，接著利用光刻工藝以及干蝕刻工藝，在介電層14、 42、 44 中蝕刻出高深寬比的孔洞48a及48b，分別暴露出導電區(qū)域12a及12b。其 中，深寬比約為10到12左右。隨后可進行清潔工藝，去除先前干蝕刻所殘 留在基底IO表面上及殘留在孔洞48a及48b內(nèi)部的蝕刻副產(chǎn)物或者污染微 粒。由于蝕刻的特性使然，高深寬比的孔洞48a及48b通常是向下漸縮的， 最后孔洞48a及48b具有底部關鍵尺寸A。換言之，孔洞48a及48b的側(cè)壁 非垂直側(cè)壁，而是稍有傾斜。
如圖8所示，接著進行選擇性濕蝕刻工藝，選擇性的削去孔洞48a及48b 內(nèi)部分介電層42的側(cè)壁厚度，形成剖面為下寬上細的瓶狀開孔58a及58b。 依據(jù)本發(fā)明第一優(yōu)選實施例，前述的濕蝕刻工藝使用DHF,但不建議使用氫 氟酸(HF)和氟化銨(NH4F)的混合液或是其他緩沖式氧化層蝕刻液(BOE)，以 得到較直的側(cè)面輪廓并且獲得較大的電容值。依據(jù)本發(fā)明第 一優(yōu)選實施例， 在前述濕蝕刻工藝過程中，蝕刻劑對介電層42有較高的蝕刻率(相對于介電 層44而言)。
如圖9所示，接著利用化學氣相沉積(chemical vapor deposition, CVD)工 藝，順應的在介電層44表面上及孔洞58a及58b內(nèi)壁沉積硅層62，例如摻
雜多晶硅。
如圖10，隨后利用平坦化工藝，例如化學才幾械拋光(chemical mechanical polishing, CMP)工藝，選擇性的將先前沉積在介電層44表面上的硅層62研 磨去除，僅留下沉積在孔洞58a及58b內(nèi)壁上的硅層62。
如圖ll所示，接下來，利用濕蝕刻方法，例如使用DHF、或是緩沖式 氧化層蝕刻液(BOE),同時去除掉介電層42、 44,如此形成儲存電極結構70a 及70b。儲存電極結構70a及70b的高度H約略等于孔洞58a及58b的深度， 其通常約為1.6微米至1.7微米左右。儲存電極結構70a及70b具有較大的 底部關鍵尺寸A，，可以有效的避免儲存電極橋接現(xiàn)象。
例如，氮化硅-氧化硅(nitride-oxide， NO)介電層或者其它高介電常數(shù)介電層。 然后，沉積多晶硅層84,作為電容上電極。
本發(fā)明的重要特征包括(1)使用至少兩層介電層42及44用來定義儲存電極結構的高度及輪廓，且介電層42的厚度H,需大于介電層44的厚度 H2;以及(2)選擇性濕蝕刻工藝使用DHF,不使用緩沖式氧化層蝕刻液 (BOE)，得到較直的側(cè)面輪廓并且獲得較大的電容值；以及(3)儲存電極結構 70a及70b具有較大的底部關鍵尺寸A，，可以有效的避免儲存電極橋接現(xiàn)象。
圖13至圖17為依據(jù)本發(fā)明第二優(yōu)選實施例所繪示的半導體存儲器元件 制作方法的剖面示意圖，其中沿用相同的符號表示相同的部位。如圖13所 示，提供基底IO，例如硅基底，其上同樣設有導電區(qū)域12a及12b。然后在 基底IO上依序形成介電層14、介電層42以及介電層44。其中，介電層14 用來作為蝕刻停止層，優(yōu)選為氮化硅層，介電層42與介電層44優(yōu)選為硅氧 層。依據(jù)本發(fā)明第二優(yōu)選實施例，在介電層44形成有多晶硅層46。
依據(jù)本發(fā)明第二優(yōu)選實施例，介電層42與介電層44需對某特定濕蝕刻 劑，例如稀釋氫氟酸溶液(DHF),有不同的蝕刻率，例如，介電層42可以是 硼硅玻璃(BSG)，介電層44可以是未摻雜硅玻璃(USG)層。此外，本發(fā)明的 另 一重要特征在于介電層42的厚度H,需大于介電層44的厚度H2。舉例來 說，依據(jù)本發(fā)明第一優(yōu)選實施例，介電層42的厚度H,介于2至5微米，優(yōu) 選為3微米，而介電層44的厚度H2介于15至18微米，優(yōu)選為17微米。
如圖14所示，接著利用光刻工藝以及干蝕刻工藝，在多晶硅層46、介 電層42、 44中蝕刻出過渡孔洞98a及98b。過渡孔洞98a及98b的形成方式 是先將光致抗蝕劑圖案以蝕刻方式轉(zhuǎn)移至多晶硅層46,然后利用多晶硅層 46作為蝕刻硬掩模，蝕穿未被多晶硅層46覆蓋的介電層44，然后再蝕刻掉 部分厚度的介電層42即停止。
如圖15所示，接著進行化學氣相沉積工藝，在剩下的多晶硅層46表面 上以及過渡孔洞98a及98b內(nèi)壁上順應的沉積襯墊層102。依據(jù)本發(fā)明第二 優(yōu)選實施例，襯墊層102可以是TEOS (四乙基正硅酸鹽)層，但不限于此。
如圖16所示，接著進行各向異性(anisotropic)干蝕刻工藝，繼續(xù)經(jīng)由過 渡孔洞98a及98b底部，向下蝕穿包括襯墊層102、介電層42以及介電層 14,形成孔洞108a及108b,分別暴露出導電區(qū)域12a及2b。此時，孔洞 108a及108b側(cè)壁上形成有間隙壁104。
如圖17所示，隨后進行選擇性濕蝕刻工藝，選擇性的蝕除孔洞108a及 108b內(nèi)部分介電層42的側(cè)壁厚度，最后剝除剩下的多晶硅層46,形成剖面 為下寬上細的瓶狀開孔U8a及118b。依據(jù)本發(fā)明第二優(yōu)選實施例，前述的濕蝕刻工藝使用DHF。依據(jù)本發(fā)明第二優(yōu)選實施例，在前述濕蝕刻工藝過程 中，蝕刻劑對介電層42有較高的蝕刻率。后續(xù)的步驟由于與圖9至圖12所 描述步驟相同，因此不再贅述。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的等同變 化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種半導體存儲器元件的制作方法，包含有提供基底，其上設有至少一導電區(qū)域；在基底上依序形成蝕刻停止層、第一介電層以及第二介電層，其中該第一介電層的厚度大于該第二介電層的厚度；利用光刻工藝以及干蝕刻工藝，在該蝕刻停止層、該第一介電層以及該第二介電層中蝕刻出一孔洞，暴露出部分的該導電區(qū)域；進行選擇性濕蝕刻工藝，選擇性的削去該孔洞內(nèi)部分該第一介電層的側(cè)壁厚度，形成瓶狀開孔；于該孔洞內(nèi)壁形成導電層；以及剝除該第一、第二介電層，形成儲存電極結構。
2. 如權利要求1所述的半導體存儲器元件的制作方法，其中該第一介 電層與該第二介電層對特定濕蝕刻劑有不同的蝕刻率。
3. 如權利要求2所述的半導體存儲器元件的制作方法，其中該特定濕 蝕刻劑為稀釋氫氟酸溶液。
4. 如權利要求1所述的半導體存儲器元件的制作方法，其中該第一介 電層包含硼硅玻璃，該第二介電層包含未摻雜硅玻璃層。
5. 如權利要求1所述的半導體存儲器元件的制作方法，其中該第一介 電層的厚度介于2至5微米，而該第二介電層的厚度介于12至15微米。
6. 如權利要求1所述的半導體存儲器元件的制作方法，其中該選擇性 濕蝕刻工藝使用稀釋氫氟酸溶液。
7.如權利要求1所述的半導體存儲器元件的制作方法，其中該導電層 為硅層。
8. 如權利要求1所述的半導體存儲器元件的制作方法，其中另包含有 在該第二介電層上形成硬掩模層。
9. 如權利要求8所述的半導體存儲器元件的制作方法，其中該硬掩模 層包含多晶硅。
10. —種半導體存儲器元件的制作方法，包含有 提供基底，其上設有至少一導電區(qū)域；在基底上依序形成蝕刻停止層、第一介電層、第二介電層以及硬掩模層；利用光刻工藝以及干蝕刻工藝，蝕穿該第 一介電層以及部分蝕刻該第二介電層，形成過渡孔洞；于該硬掩模層上及該過渡孔洞之內(nèi)壁上沉積襯墊層；經(jīng)由該過渡孔洞的底部，蝕穿包括該襯墊層、該第一介電層以及該蝕刻 停止層，形成孔洞，暴露出該導電區(qū)域；進行選擇性濕蝕刻工藝，選擇性的削去該孔洞內(nèi)部分該第一介電層的側(cè) 壁厚度，形成瓶狀開孔；于該孔洞內(nèi)壁形成導電層；以及剝除該第一、第二介電層，形成儲存電極結構。
11. 如權利要求10所述的半導體存儲器元件的制作方法，其中該第一 介電層與該第二介電層對特定濕蝕刻劑有不同的蝕刻率。
12. 如權利要求11所述的半導體存儲器元件的制作方法，其中該特定 濕蝕刻劑為稀釋氫氟酸溶液。
13. 如權利要求10所述的半導體存儲器元件的制作方法，其中該第一 介電層包含硼硅玻璃，該第二介電層包含未摻雜硅玻璃層。
14. 如權利要求10所述的半導體存儲器元件的制作方法，其中該第一 介電層的厚度介于2至5微米，而該第二介電層的厚度介于12至15微米。
15. 如權利要求10所述的半導體存儲器元件的制作方法，其中該選擇 性濕蝕刻工藝使用稀釋氫氟酸溶液。
16. 如權利要求10所述的半導體存儲器元件的制作方法，其中該導電 層為硅層。
17. 如權利要求10所述的半導體存儲器元件的制作方法，其中該硬掩 模層包含有多晶硅。
18. 如權利要求10所述的半導體存儲器元件的制作方法，其中該襯墊 層包含有四乙基正硅酸鹽層。
19. 如權利要求10所述的半導體存儲器元件的制作方法，其中該第一 介電層的厚度大于該第二介電層的厚度。
全文摘要
一種半導體存儲器元件的制作方法，首先提供基底，其上設有至少一導電區(qū)域。接著在基底上依序形成蝕刻停止層、第一介電層以及第二介電層，其中該第一介電層的厚度大于該第二介電層的厚度。利用光刻工藝以及干蝕刻工藝，在該蝕刻停止層、該第一介電層以及該第二介電層中蝕刻出一孔洞，暴露出部分的該導電區(qū)域。進行選擇性濕蝕刻工藝，選擇性的削去該孔洞內(nèi)部分該第一介電層的側(cè)壁厚度，形成剖面為下寬上細的瓶狀開孔。于該孔洞內(nèi)壁形成導電層。然后剝除該第一、第二介電層。
文檔編號H01L21/8242GK101609795SQ20081012567
公開日2009年12月23日 申請日期2008年6月17日 優(yōu)先權日2008年6月17日
發(fā)明者郭志強 申請人:華亞科技股份有限公司