專利名稱：集成電路、雙端口靜態(tài)隨機(jī)存取存儲器單元及半導(dǎo)體架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，且特別涉及一種存儲器單元，以及靜態(tài)隨機(jī)存取存儲器(Static Random Access Memory,簡稱為SRAM)的架構(gòu)與布 局設(shè)計。
背景技術(shù)：
SRAM—般使用于集成電路(簡稱為IC)中。SRAM單元(Cell)的特 色是儲存的數(shù)據(jù)不會被更新(Refresh)。典型的SRAM單元包括2個傳輸 柵極晶體管(Pass-gate Transistor)，數(shù)據(jù)位可通過該傳輸柵極晶體管自SRAM 單元中讀取出來或?qū)懭隨RAM單元中。這類型的SRAM單元為單端口(Single Port) SRAM單元。另一類型的SRAM單元則是雙端口 (Dual Port) SRAM 單元，且每一SRAM單元具有4個傳輸柵極晶體管。圖1顯示典型具有8個晶體管的雙端口 SRAM單元，其具有上拉晶體管 (Pull-up Transistor) PU-1與PU-2以及下拉晶體管(Pull-down Transistor) PD-1與PD-2。傳輸柵極晶體管PG-1與PG-2形成雙端口 SRAM單元的第一 連接端口，而傳輸柵極晶體管PG-3與PG-4形成雙端口 SRAM單元的第二 連接端口 。傳輸柵極晶體管PG-1與PG-2的柵極由字線port-A WL來控制， 而傳輸柵極晶體管PG-3與PG-4的柵極由字線port-B WL來控制。由上拉晶 體管PU-1與PU-2以及下拉晶體管PD-1與PD-2形成的閂鎖(Latch)儲存 了位。利用位線port-A BL與port-A BLB，經(jīng)由第一連接端口可讀取儲存的 位，或者利用位線port-B BL與port-B BLB，經(jīng)由第二連接端口讀取儲存的 位。相反的，經(jīng)由第一連接端口或第二連接端口可將位寫入至SRAM單元。利用兩個連接端口，可有效的將儲存在SRAM單元中的位同時經(jīng)由第一 連接端口與第二連接端口讀取出來，如此將允許在不同的應(yīng)用執(zhí)行平行操 作。此外，若第一 SRAM單元與第二 SRAM單元位于同一行或同一列，則 對第一 SRAM單元的讀取操作與對第二 SRAM單元的寫入操作亦可同時執(zhí)行。傳統(tǒng)上，為了支持平行操作(其中兩個連接端口可能同時在開啟"On" 狀態(tài))，下拉晶體管PD-1與PD-2分別需承載兩次由傳輸柵極晶體管PG-1 到PG-4的驅(qū)動電流。因此，在傳統(tǒng)的設(shè)計上，下拉晶體管PD-1與PD-2的 寬度設(shè)計為傳輸柵極晶體管PG-1到PG-4的二倍寬。圖2顯示傳統(tǒng)晶體管 PG-1與PD-2布局的示意圖。網(wǎng)點區(qū)表示為有源區(qū)(Active Region)，而斜 線區(qū)表示為柵極多晶硅(Gate Poly)。該有源區(qū)呈現(xiàn)為L型，其較寬的部分 為下拉晶體管PD-2，而較窄的部分為傳輸柵極晶體管PG-1，其中較寬部分為較窄部分的兩倍寬或大于兩倍寬。。由于光學(xué)效應(yīng)的影響，較寬部位與較 窄部位的交叉部位(Intersection)呈現(xiàn)為圓形。若發(fā)生對位不準(zhǔn)(Misalignment) 的情況，且傳輸柵極晶體管PG-1的柵極多晶硅向上移動，則傳輸柵極晶體 管PG-1的實際柵極寬度會大于原有設(shè)計。因此，對位不準(zhǔn)(Misalignment) 的情況發(fā)生在傳輸柵極晶體管PG-1與PG-2 PG-4之間，故會接連影響 SRAM單元的性能。另一個問題是，就目前的設(shè)計而言，下拉晶體管PD-2與傳輸柵極晶體 管PG-1的交叉區(qū)域顯得有點擁擠。在該交叉區(qū)域中，電流無法平均分布。 因此，下拉晶體管PD-1與PD-2的某些部位的電流密度會比其它部位來得高。因此，本發(fā)明提供了一種集成電路、雙端口靜態(tài)隨機(jī)存取存儲器單元以 及半導(dǎo)體架構(gòu)，通過平行架構(gòu)與操作來解決已知問題。發(fā)明內(nèi)容基于上述目的，本發(fā)明實施例公開了一種集成電路，其包括第一晶體管 與第二晶體管。該第一晶體管包括具有第一源極與第一漏極的第一有源區(qū) (Active Region)，以及位于該第一有源區(qū)上方的第一柵極電極。該第二晶 體管包括具有第二源極與第二漏極的第二有源區(qū)，以及位于該第二有源區(qū)上 方且與該第一柵極電極連接的第二柵極電極。該第一源極與該第二源極相互 電性耦接，而該第一漏極與該第二漏極相互電性耦接。本發(fā)明實施例還公開了一種雙端口靜態(tài)隨機(jī)存取存儲器單元，包括具有 第一源極與第一漏極的第一上拉晶體管、具有第二源極與第二漏極的第二上 拉晶體管、第一下拉晶體管以及第二下拉晶體管。第一下拉晶體管還包括與該第一上拉晶體管的該第一漏極連接的第一漏極端以及與該第一上拉晶體 管的柵極連接的第一柵極端。第二下拉晶體管還包括與該第二上拉晶體管的 該第二漏極連接的第二漏極端以及與該第二上拉晶體管的柵極連接的第二 柵極端。該第一下拉晶體管還包括第一子晶體管與第二子晶體管。該第一子 晶體管的漏極與該第二子晶體管的漏極連接以形成該第一漏極端，該第一子 晶體管的源極與該第二子晶體管的源極連接以形成第一源極端，以及該第一 子晶體管的柵極與該第二子晶體管的柵極連接以形成該第一柵極端。該第二 下拉晶體管還包括第三子晶體管與第四子晶體管。該第三子晶體管的漏極與 該第四子晶體管的漏極連接以形成該第二漏極端，該第三子晶體管的源極與 該第四子晶體管的源極連接以形成第二源極端，以及該第三子晶體管的柵極 與該第四子晶體管的柵極連接以形成該第二柵極端。本發(fā)明實施例還公開了一種半導(dǎo)體架構(gòu)，其包括第一靜態(tài)隨機(jī)存取存儲 器(SRAM)單元，其還包括第一有源區(qū)、與該第一有源區(qū)平行的第二有源區(qū)、第一柵極多晶硅(Gate Poly)、第一金屬線與第一導(dǎo)電部件。該第一與 第二有源區(qū)的長軸方向(Longitudinal Direction)表示為第一方向。該第一柵 極多晶硅自該第一有源區(qū)的上方延伸至該第二有源區(qū)的上方，其中該第一柵 極多晶硅的長軸方向表示為第二方向且與該第二方向垂直。該第一金屬線位 于金屬化層中，并且電連接于該第一有源區(qū)的第一部位(First Portion)與該 第二有源區(qū)的第一部位。其中電連接方式可通過第一介層窗，其連接該第一 金屬線與該有源區(qū)的第一部位。該第一導(dǎo)電部件(First Conductive Feature)， 其電連接于該第一有源區(qū)的第二部位(SecondPortion)與該第二有源區(qū)的第 二部位，其中該第一有源區(qū)的第二部位位于該第一有源區(qū)的該第一部位對應(yīng) 該第一柵極多晶硅的相反側(cè)，且該第二有源區(qū)的第二部位位于該第二有源區(qū) 的該第一部位對應(yīng)該第一柵極多晶硅的相反側(cè)。其中第一導(dǎo)電部件至該有源 區(qū)的第二部位的電連接方式可通過第二介層窗，其連接該第一導(dǎo)電部件與該 有源區(qū)的第二部位。將來更包含一額外金屬線(Additional Metal Line)，其 位于一金屬化層中， 一第三介層窗，其連接該第一有源區(qū)的第二部位與該額 外金屬線；以及一第四介層窗，其連接該第二有源區(qū)的第二部位與該額外金 屬線。


1圖1顯示傳統(tǒng)雙端口 SRAM單元的電路架構(gòu)示意圖。 圖2顯示圖1的晶體管PG-l與PD-2的部分布局示意圖。 圖3顯示本發(fā)明實施例的雙端口 SRAM單元的電路架構(gòu)示意圖。 圖4顯示圖3的雙端口 SRAM單元的布局示意圖。 圖5顯示形成虛置晶體管(Dummy Transistor)的布局示意圖。 圖6顯示本發(fā)明實施例的利用鄰接有源區(qū)連接下拉晶體管PD-21與 PD-22的示意圖。圖7、圖8顯示本發(fā)明實施例的多個SRAM單元的布局示意圖。其中，附圖標(biāo)記說明如下10、 12 邊緣Active—Region 有源區(qū)Active-1、 Active-2、 Active-3 有源區(qū)Cell-l.,Cell-4 SRAM單元Inter secti on 交叉咅P位Metal-l、 Metal-2 金屬線Node-l、 Node-2 漏極PD-1、 PD-2 下拉晶體管PD-ll、 PD-12、 PD-21、 PD-22 下拉晶體管 &1.. 0-4 傳輸柵極晶體管port-A、 port-B 連接端口port-AWL、 port-BWL 字線port-A BL、 port-A BLB 位線port-BBL、 port-BBLB 位線PU-1、 PU-2 上拉晶體管Wl、 W2 寬度Ml、 M2、 M3 金屬化層Poly-l、 Poly-2 柵極多晶硅STI 淺溝槽隔離具體實施方式
為了讓本發(fā)明的目的、特征、及優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖示圖3至圖8，做詳細(xì)的說明。本發(fā)明說明書提供不同的 實施例來說明本發(fā)明不同實施方式的技術(shù)特征。其中，實施例中的各元件的 配置為說明之用，并非用以限制本發(fā)明。且實施例中圖式標(biāo)號的部分重復(fù)， 為了簡化說明，并非意指不同實施例的間的關(guān)聯(lián)性。本發(fā)明實施例公開了一種集成電路、雙端口靜態(tài)隨機(jī)存取存儲器單元 (Dual Port SRAM Cell)以及半導(dǎo)體架構(gòu)。圖3顯示本發(fā)明實施例的雙端口 SRAM單元的電路架構(gòu)示意圖，其包括 上拉晶體管PU-1與PU-2以及下拉晶體管PD-ll、 PD-12、 PD-21與PD-22。 傳輸柵極晶體管PG-1與PG-2形成雙端口 SRAM單元的第一連接端口，而 傳輸柵極晶體管PG-3與PG-4形成雙端口 SRAM單元的第二連接端口。傳 輸柵極晶體管PG-1與PG-2的柵極由字線port-A WL來控制，而傳輸柵極晶 體管PG-3與PG-4的柵極由字線port-B WL來控制。下拉晶體管PD-ll與PD-12的源極相互連接，其漏極相互連接，且其柵 極也相互連接。下拉晶體管PD-21與PD-22的源極相互連接，其漏極相互連 接，且其柵極也相互連接。因此，下拉晶體管PD-ll與PD-12可當(dāng)作單一下 拉晶體管，而下拉晶體管PD-21與PD-22亦可當(dāng)作單一下拉晶體管。圖4顯示圖3的雙端口 SRAM單元的布局示意圖，其具有與圖3中相同 的裝置與節(jié)點及相同的參考符號。需注意到，下文以下拉晶體管PD-21與 PD-22及其連接的傳輸柵極晶體管為范例來做說明，相同的概念可應(yīng)用到下 拉晶體管PD-11與PD-12及其它傳輸柵極晶體管。下拉晶體管PD-21與PD-22 分別形成于有源區(qū)Active-l與Active-2的上方，且彼此通過淺溝槽隔離 (Shallow Trench Isolation,簡稱為STI)區(qū)而相分隔。因此，下拉晶體管PD-21 與PD-22的溝道區(qū)(Channel Region)也相互分隔。 一般柵極多晶硅Poly-l 由下拉晶體管PD-21與PD-22共享使用。傳導(dǎo)線可利用如金屬、金屬硅化物、 金屬氮化物、多晶硅與上述組合來制成，而在本文中，"柵極多晶硅"指用 來形成晶體管的柵極的傳導(dǎo)線。下拉晶體管PD-21與PD-22的源極實際上是 相互分隔的，但通過金屬化層(MetallizationLayer)(例如，最底下的金屬 化層Ml)中的金屬線Metal-l而電連接。其中電連接方式可通過第一介層窗，其連接該金屬線Metal-l與該有源區(qū)(源極)。同樣的，下拉晶體管PD-21與 PD-22的漏極(Node-l)實際上是相互分隔的，但通過金屬化層中的金屬線 Metal-2而電連接。其中電連接方式可通過第二介層窗，其連接該金屬線 Metal-2與該有源區(qū)(漏極)。其中金屬線Metal-l和金屬線Metal-2可屬于同 一金屬化層。將來還包含額外金屬線(Additional Metal Line)，其位于金屬 化層中，第三介層窗，其連接該Metal-l與該額外金屬線。在一個實施例中， 有源區(qū)Active-l的寬度Wl相當(dāng)接近有源區(qū)Active-2的寬度W2。因此，下 拉晶體管PD-21與PD-22的驅(qū)動電流相當(dāng)?shù)慕咏?。下拉晶體管PD-21與PD-22 的溝道寬度也可相當(dāng)接近傳輸柵極晶體管PG-1與PG-2的溝道寬度。另一方 面，寬度W1與W2完全不同，其中寬度Wl與W2的總和實際上等于或甚 至大于近傳輸柵極晶體管PG-1與PG-2的溝道寬度的兩倍。額外柵極多晶硅 Poly-2 (Additional Gate Poly)在有源區(qū)Active-l上方延伸以形成傳輸柵極晶 體管PG-1，而柵極多晶硅Poly-2與下方有源區(qū)(Underlying Active)形成傳 輸柵極晶體管PG-2。柵極多晶硅Poly-2連接至字線port-A WL。在一個實施例中，位線port-A BL、 port-A BLB與port-B BLB (如圖3 所示)位于金屬化層M2，而字線port-A WL與port-B WL位于金屬化層M3。 因此，金屬線Metal-l與Metal-2可設(shè)置于金屬化層Ml或其他金屬化層，而 不會干擾到現(xiàn)有的線路分布。圖4僅說明其中一種可能的布局，本領(lǐng)域的技術(shù)人員都知道其可有多種 不同的變化。例如，有源區(qū)Active-2的邊緣10可與柵極多晶硅Poly-2的邊 緣12相互隔開或?qū)R。因此，由于設(shè)置有有源區(qū)Active-2，故在柵極多晶硅 Poly-2上方的芯片區(qū)相對的密集，而在柵極多晶硅Poly-2下方的芯片區(qū)則相 對稀疏。如此可能影響淺溝槽隔離(STI)區(qū)與有源區(qū)的外形。因此，對傳 輸柵極晶體管PG-1與PG-2的電氣性能可能會有不好的影響。圖5顯示形成 虛置晶體管的布局示意圖。為了簡化說明，在圖5與其它后續(xù)圖式中，僅說 明具有下拉晶體管PD-21與PD-22的SRAM單元與連接的傳輸柵極晶體管 的部分。在圖5中，有源區(qū)Active-2延伸超出柵極多晶硅Poly-2，而與柵極 多晶硅Poly-2形成虛置晶體管。因此，邊緣10超出柵極多晶硅Poly-2。在 此設(shè)計中，有源區(qū)的密度將更一致化，故傳輸柵極晶體管PG-1與PG-2的性 能將更穩(wěn)定。圖6顯示本發(fā)明實施例的利用鄰接有源區(qū)連接下拉晶體管PD-21與PD-22的示意圖，其中下拉晶體管PD-21與PD-22的源極通過連接有源區(qū) Active-3而連接。然而，下拉晶體管PD-21與PD-22的漏極通過接觸層與金 屬線Metal-2可得到更佳的連接。參考圖4 圖6，當(dāng)電流自傳輸柵極晶體管PG-1流向下拉晶體管PD-21 與PD-22,電流會分散到下拉晶體管PD-21與PD-22的漏極。由于金屬化層 的接觸層與金屬線的電阻較低，電流可相當(dāng)均勻地分散至下拉晶體管PD-21 與PD-22,故不會發(fā)生電流擁擠效應(yīng)(Current Crowding Effect)。此外，由 于有源區(qū)Active-l的寬度相當(dāng)一致(與傳統(tǒng)的L型有源區(qū)相比)，即使在形 成柵極多晶硅Poly-2的地方發(fā)生對位不準(zhǔn)的情況，傳輸柵極晶體管PG-1的 溝道寬度仍然相同。如此將會減少傳輸柵極晶體管PG-1與傳輸柵極晶體管 PG-2 PG-4間對位不準(zhǔn)的可能性。圖7顯示本發(fā)明實施例的兩個鄰接SRAM單元Cell-1與Cdl-2的下拉晶 體管的布局示意圖。鄰接SRAM單元Cell-1與Cell-2的有源區(qū)Active-1最好 整合而成為延伸穿過兩SRAM單元的長有源區(qū)，而鄰接SRAM單元Cdl-1 與Cell-2的有源區(qū)Active-2則彼此相分隔。圖8顯示本發(fā)明實施例的多個SRAM單元的布局示意圖。在本實施例中， SRAM單元Cell-1的下拉晶體管PD-22的源極由鄰接SRAM單元Cell-2的 下拉晶體管PD-22的源極共享使用。因此，鄰接SRAM單元Cdl-1與Cell-2 的有源區(qū)Active-2為相互連接的。然而，SRAM單元Cdl-1的下拉晶體管 PD-22的漏極未實際連接到SRAM單元Cell-2與Cell-4的漏極。鄰接SRAM 單元Cell-l Cdl-4的有源區(qū)Active-1相互連接，且更向上與向下延伸而與 其它SRAM單元的有源區(qū)Active-1相互連接。在上述實施例中，兩個下拉晶體管相互連接而當(dāng)作單一下拉晶體管。若 有需要，可連接三個或更多下拉晶體管以當(dāng)作單一下拉晶體管，如此將可使 電流更為均勻分散，特別是對于具有高驅(qū)動電流的金屬氧化物半導(dǎo)體 (Metal-Oxide Semiconductor,簡稱為MOS)裝置。本領(lǐng)域的技術(shù)人員都知 道其它個別的布局設(shè)計與應(yīng)用。雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的變化與修改，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種集成電路，包括第一晶體管，其還包括第一有源區(qū)，其包括第一源極與第一漏極；以及第一柵極電極，其位于所述第一有源區(qū)上方；以及第二晶體管，其還包括第二有源區(qū)，其包括第二源極與第二漏極；以及第二柵極電極，其位于所述第二有源區(qū)上方且與所述第一柵極電極連接；其中，所述第一源極與所述第二源極相互電性耦接，而所述第一漏極與所述第二漏極相互電性耦接。
2. 如權(quán)利要求1所述的集成電路，其還包括 金屬線，其位于金屬化層中；第一介層窗，其連接所述第一漏極與所述金屬線；以及 第二介層窗，其連接所述第二漏極與所述金屬線。
3. 如權(quán)利要求1所述的集成電路，其還包括第三有源區(qū)，其與所述第一 與第二源極相鄰。
4. 如權(quán)利要求1所述的集成電路，其還包括 額外金屬線，其位于金屬化層中；以及 第三介層窗，其連接所述第一源極與所述額外金屬線。
5. 如權(quán)利要求1所述的集成電路，其還包括具有漏極的P型晶體管，其 中所述P型晶體管與所述第一與第二晶體管的第一與第二漏極連接，且所述 P型晶體管的源極與電源供應(yīng)節(jié)點VDD連接，以及所述第一與第二晶體管 為N型晶體管，且所述第一與第二源極連接至電源供應(yīng)節(jié)點VSS。
6. —種雙端口靜態(tài)隨機(jī)存取存儲器單元，包括 第一上拉晶體管，其具有第一源極與第一漏極； 第二上拉晶體管，其具有第二源極與第二漏極； 第一下拉晶體管，其還包括第一漏極端，其與所述第一上拉晶體管的所述第一漏極連接；以及 第一柵極端，其與所述第一上拉晶體管的柵極連接；以及第二下拉晶體管，其還包括第二漏極端，其與所述第二上拉晶體管的所述第二漏極連接；以及第二柵極端，其與所述第二上拉晶體管的柵極連接； 其中，所述第一下拉晶體管還包括；第一子晶體管；以及第二子晶體管；其中，所述第一子晶體管的漏極與所述第二子晶體管的漏極連接以 形成所述第一漏極端，所述第一子晶體管的源極與所述第二子晶體管的源極 連接以形成第一源極端，以及所述第一子晶體管的柵極與所述第二子晶體管 的柵極連接以形成所述第一柵極端；以及 所述第二下拉晶體管還包括第三子晶體管；以及第四子晶體管；其中，所述第三子晶體管的漏極與所述第四子晶體管的漏極連接以 形成所述第二漏極端，所述第三子晶體管的源極與所述第四子晶體管的源極 連接以形成第二源極端，以及所述第三子晶體管的柵極與所述第四子晶體管 的柵極連接以形成所述第二柵極端。
7. 如權(quán)利要求6所述的雙端口靜態(tài)隨機(jī)存取存儲器單元，其中，所述第 一與第二子晶體管的源極通過絕緣區(qū)而未直接電連接，并且通過金屬線與連 接接觸層而相互電連接，以及所述第一與第二子晶體管的漏極通過絕緣區(qū)而 未直接電連接，并且通過金屬線與連接接觸層而相互電連接，以及所述第一 與第二子晶體管通過有源區(qū)而相連接。
8. 如權(quán)利要求7所述的雙端口靜態(tài)隨機(jī)存取存儲器單元，其中，所述第 一晶體管的溝道區(qū)通過第一絕緣區(qū)而與所述第二晶體管的溝道區(qū)相隔，且所 述第三晶體管的溝道區(qū)通過第二絕緣區(qū)而與所述第四晶體管的溝道區(qū)相隔。
9. 如權(quán)利要求6所述的雙端口靜態(tài)隨機(jī)存取存儲器單元，其還包括 第一與第二傳輸柵極晶體管，其分別具有連接至所述第一下拉晶體管的所述第一漏極的源極/漏極；以及第三與第四傳輸柵極晶體管，其分別具有連接至所述第二下拉晶體管的 所述第二漏極的源極/漏極；其中，所述第一、第二、第三與第四傳輸柵極晶體管的每一傳輸柵極晶 體管還包括與位線連接的額外源極/漏極區(qū)。
10. 如權(quán)利要求9所述的雙端口靜態(tài)隨機(jī)存取存儲器單元，其中，所述第 一子晶體管與所述第一傳輸柵極晶體管共享第一有源區(qū)，所述第二子晶體管 具有第二有源區(qū)，且所述第一與第二有源區(qū)通過絕緣區(qū)而相隔，所述第二有 源區(qū)延伸超過所述第一傳輸柵極晶體管的柵極電極線，且所述第二有源區(qū)與 所述柵極電極線形成虛置晶體管。
11. 一種半導(dǎo)體架構(gòu)，包括 第一靜態(tài)隨機(jī)存取存儲器單元，其還包括第一有源區(qū)；與所述第一有源區(qū)平行的第二有源區(qū)，其中所述第一與第二有源區(qū) 的長軸方向表示為第一方向；第一柵極多晶硅，其自所述第一有源區(qū)的上方延伸至所述第二有源 區(qū)的上方，其中所述第一柵極多晶硅的長軸方向表示為第二方向且與所述第二方向垂直；第一金屬線，其位于金屬化層中，并且電連接于所述第一有源區(qū)的 第一部位與所述第二有源區(qū)的第一部位；以及第一導(dǎo)電部件，其電連接于所述第一有源區(qū)的第二部位與所述第二 有源區(qū)的第二部位，其中所述第一有源區(qū)的第二部位位于所述第一有源區(qū)的 所述第一部位對應(yīng)所述第一柵極多晶硅的相反側(cè)，且所述第二有源區(qū)的第二 部位位于所述第二有源區(qū)的所述第一部位對應(yīng)所述第一柵極多晶硅的相反
12. 如權(quán)利要求11所述的半導(dǎo)體架構(gòu)，其中，所述第一導(dǎo)電部件還包括 額外金屬線，其位于金屬化層中；第一接觸層，其連接至所述額外金屬線與所述第一有源區(qū)的所述第二部 位；以及第二接觸層，其連接至所述額外金屬線與所述第二有源區(qū)的所述第二部位。
13. 如權(quán)利要求11所述的半導(dǎo)體架構(gòu)，其還包括位于所述第一有源區(qū)上方的第二柵極多晶硅，其中所述第二柵極多晶硅平行于所述第一柵極多晶硅；以及字線，其與所述第二柵極多晶硅連接；其中，所述第二有源區(qū)僅位于所述第二柵極多晶硅的其中一側(cè)，所述第 二有源區(qū)延伸于所述第二柵極多晶硅的兩側(cè)，且所述第二有源區(qū)與所述第二 柵極多晶硅形成虛置晶體管。
14. 如權(quán)利要求13所述的半導(dǎo)體架構(gòu)，其還包括 第二靜態(tài)隨機(jī)存取記憶體單元，其還包括所述第一有源區(qū)；與所述第一有源區(qū)平行的第四有源區(qū)，其中所述第四有源區(qū)的長軸 方向表示為所述第一方向，且所述第四有源區(qū)與所述第二有源區(qū)分隔；第三柵極多晶硅，其自所述第一有源區(qū)的上方延伸至所述第四有源 區(qū)的上方，其中所述第三柵極多晶硅的長軸方向表示為所述第二方向；第二金屬線，其電連接于所述第一有源區(qū)的第三部位與所述第四有 源區(qū)的第一部位；以及第二導(dǎo)電部件，其電連接于所述第一有源區(qū)的第四部位與所述第四 有源區(qū)的第二部位，其中所述第一有源區(qū)的第四部位位于所述第一有源區(qū)的 所述第三部位對應(yīng)所述第三柵極多晶硅的相反側(cè)，且所述第四有源區(qū)的第二 部位位于所述第三有源區(qū)的所述第一部位對應(yīng)所述第三柵極多晶硅的相反
15. 如權(quán)利要求14所述的半導(dǎo)體架構(gòu)，其還包括 第三靜態(tài)隨機(jī)存取記憶體單元，其還包括-所述第一有源區(qū)；第四柵極多晶硅，其自所述第一有源區(qū)的上方延伸至所述第二有源 區(qū)的上方，其中所述金屬線位于所述第一與第四柵極多晶硅之間；以及第三導(dǎo)電部件，其電連接于所述第一有源區(qū)的第三部位與所述第二 有源區(qū)的第三部位，其中所述第一有源區(qū)的第三部位位于所述第一有源區(qū)的 所述第二部位對應(yīng)所述第三柵極多晶硅的相反側(cè)，且所述第二有源區(qū)的第三 部位位于所述第二有源區(qū)的所述第二部位對應(yīng)所述第四柵極多晶硅的相反
全文摘要
一種集成電路、雙端口靜態(tài)隨機(jī)存取存儲器單元以及半導(dǎo)體架構(gòu)集成電路。該集成電路包括第一晶體管與第二晶體管。該第一晶體管包括具有第一源極與第一漏極的第一有源區(qū)，以及位于該第一有源區(qū)上方的第一柵極電極。該第二晶體管包括具有第二源極與第二漏極的第二有源區(qū)，以及位于該第二有源區(qū)上方且與該第一柵極電極連接的第二柵極電極。該第一源極與該第二源極相互電性耦接，而該第一漏極與該第二漏極相互電性耦接。根據(jù)本發(fā)明的兩個下拉晶體管相互連接而當(dāng)作單一下拉晶體管。若有需要，可連接三個或更多下拉晶體管以當(dāng)作單一下拉晶體管，如此將可使電流更為均勻分散，特別是對于具有高驅(qū)動電流的金屬氧化物半導(dǎo)體裝置。
文檔編號H01L27/11GK101246888SQ20071016796
公開日2008年8月20日 申請日期2007年10月31日 優(yōu)先權(quán)日2007年2月15日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司