專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有多層次比特線結(jié)構(gòu)的SRAM (靜態(tài)隨機(jī)存取存儲(chǔ) 器)等半導(dǎo)體存儲(chǔ)裝置，特別涉及半導(dǎo)體基板上的放大電路等的配置 設(shè)計(jì)。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)裝置由多個(gè)存儲(chǔ)單元和其它的電路構(gòu)成。由于上述存 儲(chǔ)單元在LSI (大規(guī)模集成電路)中所占的面積比例較大，因此迫切 要求存儲(chǔ)單元的小面積化。該要求不管是在數(shù)據(jù)的讀寫是通過(guò)一條通 路(port)進(jìn)行的1條通路存儲(chǔ)器中，還是通過(guò)包含讀出專用通路等 的多條通路來(lái)同時(shí)進(jìn)行的多通路存儲(chǔ)器中都是一樣。
在近年來(lái)的微細(xì)半導(dǎo)體世代的存儲(chǔ)器中，傾向于采用被稱為橫型 單元結(jié)構(gòu)等的版圖技術(shù)(layout topology)，該橫型單元結(jié)構(gòu)等是將 構(gòu)成存儲(chǔ)單元的各個(gè)晶體管的柵電極形成在與比特線垂直的方向上。 適用了上述那樣的橫型單元結(jié)構(gòu)的多通路存儲(chǔ)器被記載在例如日本 特開2002 - 43441號(hào)7>才艮中。
并且，具有多層次比特線結(jié)構(gòu)的存儲(chǔ)器被眾所周知。這種存儲(chǔ)器 例如包括讀出放大電路，該讀出放大電路選擇多條比特線讀出的信號(hào) 中的其中之一，將其放大之后，輸出到全球比特線。上述那樣的放大 電路被記載在例如日本特開，2004 - 55130號(hào)公才艮、日本特開2004 -47003號(hào)公報(bào)、美國(guó)專利第6014338號(hào)說(shuō)明書、美國(guó)專利第6105123 號(hào)說(shuō)明書等中。
在具有上述那樣的橫型單元結(jié)構(gòu)及多層次比特線結(jié)構(gòu)且具有讀 出專用通路的以往的半導(dǎo)體存儲(chǔ)裝置中，使放大電路的形成P溝道晶 體管的N阱區(qū)域，與多通路存儲(chǔ)器的控制電路、列選擇器、或行譯碼
器等的形成P溝道晶體管的N阱區(qū)域分開形成一樣，與存儲(chǔ)單元的形
成P溝道晶體管的N阱區(qū)域分開形成。
具體地說(shuō)，例如，想到了圖9示意所示的配置設(shè)計(jì)。在同圖的例 子中，在半導(dǎo)體基板上設(shè)置有含有光學(xué)虛設(shè)單元部Dl的存儲(chǔ)單元部 Ml、基板觸點(diǎn)部C1、 NWELL分離部Sl及放大電^各部LAMP1。構(gòu) 成上述各部的N溝道晶體管形成在P阱區(qū)域PW1， P溝道晶體管形 成在N阱區(qū)域NWA1 ~ NWD2。 N阱區(qū)域NWA1和N阱區(qū)域NWC1 、 NWC2、以及N阱區(qū)域NWB1和N阱區(qū)域NWD1、 NWD2分別被 NWELL分離部Sl隔開。在P阱區(qū)域PW1及N阱區(qū)域NWA1等設(shè) 置有基板觸點(diǎn)11、 12。
上述放大電路部LAMP1具體為圖IO所示的結(jié)構(gòu)。即，P溝道晶 體管PI ~P10 (PMOS晶體管)形成在N阱區(qū)域NWA1、 NWB1中。 N溝道晶體管N1、 N2 (NMOS晶體管)形成在P阱區(qū)域PW1中。P 溝道晶體管P1~P10的斥冊(cè)電才及PG1形成在與無(wú)圖示的比特線平^f亍的 方向(同圖的上下方向)上。N溝道晶體管Nl、 N2的柵電極NG1 形成在垂直于比特線的方向(同圖的左右方向)上。
但是，在象上述那樣將N阱區(qū)域NWA1 NWD2分開形成時(shí)，需 要具有設(shè)置NWELL分離部Sl及單獨(dú)的基板觸點(diǎn)12的區(qū)域，這會(huì)使 整個(gè)存儲(chǔ)器在半導(dǎo)體基板所占的面積變大。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠很容易減少整個(gè)存儲(chǔ)器在半導(dǎo) 體基板所占的面積，同時(shí)，很容易抑制因加工精度的差異而使成品率 下降等情況的半導(dǎo)體存儲(chǔ)裝置。 .
為了解決上述課題，本發(fā)明的半導(dǎo)體存儲(chǔ)裝置具有多層次比特線 結(jié)構(gòu)，該多層次比特線結(jié)構(gòu)包括存儲(chǔ)單元、和放大通過(guò)比特線從存儲(chǔ) 單元讀出的信號(hào)的放大電路。特征在于，單元N阱區(qū)域和放大電路N 阱區(qū)域連續(xù)地形成著，在該單元N阱區(qū)域中形成上述存儲(chǔ)單元的P 溝道晶體管，在該放大電路N阱區(qū)域中形成上述放大電路的P溝道晶
體管。
這樣一來(lái)，由于沒(méi)有設(shè)置用以分離N阱區(qū)域的分離部等，因此能 夠?qū)⒈忍鼐€方向的長(zhǎng)度抑制得較短。并且，由于還能夠很容易地兼用 將電位提供給存儲(chǔ)單元的N阱的基板觸點(diǎn)、和將電位提供給放大電路 的N阱的基板觸點(diǎn)，因此能夠?qū)⒈忍鼐€方向的長(zhǎng)度抑制得更短。 (發(fā)明的效果)
使用本發(fā)明，能夠很容易地減少整個(gè)存儲(chǔ)器在半導(dǎo)體基板所占的 面積，同時(shí)，能夠很容易地抑制因加工精度的差異而使成品率下降等 情況。


圖1為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的主要部分的結(jié)構(gòu) 的電路圖。
圖2為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元M10 的詳細(xì)結(jié)構(gòu)的電^各圖。
圖3為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的半導(dǎo)體基板的配 置設(shè)計(jì)的平面圖。
圖4為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的放大電路 LAMP10的配置^:計(jì)的平面圖。
圖5為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元M10 的配置設(shè)計(jì)的平面圖。
圖6為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的光學(xué)虛設(shè)單元 D10的配置"^殳計(jì)的平面圖。
圖7為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的半導(dǎo)體基板的比 圖3所示的范圍更廣的范圍的配置設(shè)計(jì)的平面圖。
圖8為表示本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的變形例的半導(dǎo)體 基板的配置設(shè)計(jì)的平面圖。
圖9為表示設(shè)置有NWELL分離部Sl的半導(dǎo)體存儲(chǔ)裝置的半導(dǎo) 體基板的配置設(shè)計(jì)的平面圖。
圖10為表示設(shè)置有NWELL分離部Sl的半導(dǎo)體存儲(chǔ)裝置的放大 電路LAMPIO的配置設(shè)計(jì)的平面圖。 (符號(hào)的說(shuō)明)
Ml-存儲(chǔ)單元部；C1-基板觸點(diǎn)部；Dl-光學(xué)虛設(shè)單元部； LAMPl-放大電路部；M10-存儲(chǔ)單元；D10-光學(xué)虛設(shè)單元； NCAD10-選擇信號(hào)；LAMP10-放大電路；NWA1 ~ NWD2 - N阱區(qū) 域；PWA1、 PWA2、 PWB1、 PWB2、 PWC1—P阱區(qū)域；F1 F14-p+擴(kuò)散區(qū)域；F15 F18-n+擴(kuò)散區(qū)域；FF1、 FF4、 FF7-n+擴(kuò)散區(qū)域； FM1 FM9-n+才廣散區(qū)i或；FM10 ~ FM13 — p+才廣散區(qū)^或；FF10-p+才廣 散區(qū)域；NSUB1、 NSUB2-NWELL基板觸點(diǎn)；PSUBA1、 PSUBB1、 PSUB2、 PSUBA3、 PSUBB3 - PWELL基4反觸點(diǎn)；Nl、 N2-N溝道晶 體管；MN1、 MN2、 MNA1、 MNA2、 MNRD1、 MNRA1-N溝道晶 體管；Pl P10-P溝道晶體管；MP1、 MP2-P溝道晶體管；MNRA1 -讀出通路存取晶體管；MNRD1-讀出通路驅(qū)動(dòng)晶體管；PG1、 NG1 -柵電極；GPD1 -虛設(shè)柵極；INV1 、 INV2 - CMOS逆變器(inverter); RWL0 ~ RWL3 -讀出字線；WWL0 ~ WWL3 -寫入字線；LBLAl ~ LBLB2 —讀出比特線；WBL0、 WBLl-寫入比特線；/WBL0、 / WBL1 —寫入比特線；GBLl-主比特線；11~13-節(jié)點(diǎn)(node)。
具體實(shí)施例方式
以下，參照附圖對(duì)本發(fā)明的實(shí)施例加以詳細(xì)il明。 首先，對(duì)本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的電路加以說(shuō)明。 圖1為表示半導(dǎo)體存儲(chǔ)裝置的主要部分的結(jié)構(gòu)的電路圖。放大電 路LAMP10 (局部(local)讀出放大電路)通過(guò)讀出比特線LBLAl 、 LBLA2、 LBLB1、 LBLB2連接在設(shè)置為陣列狀的多個(gè)存儲(chǔ)單元M10 的讀出專用通路上。
上述放大電路LAMP10由P溝道晶體管P1 ~P10( PMOS晶體管)、 和N溝道晶體管N1、 N2 (NMOS晶體管)構(gòu)成。P溝道晶體管P1 P4根據(jù)預(yù)充電信號(hào)LBPCG來(lái)對(duì)讀出比特線LBLAl ~ LBLB2進(jìn)行預(yù) 充電。P溝道晶體管P5 ~P8在讀出比特線LBLA1 LBLB2為"L(低 電平(level))"時(shí)，使節(jié)點(diǎn)II或12上升到"H(高電平(level))"。 P溝道晶體管P9、 P10根據(jù)選擇信號(hào)NCAD10- 11來(lái)選擇節(jié)點(diǎn)II或 12 (存儲(chǔ)單元陣列的列)。并且，N溝道晶體管Nl在等待(standby) 時(shí)，使節(jié)點(diǎn)I3保持為"L" 。 N溝道晶體管N2在節(jié)點(diǎn)13為"H" 時(shí)，使主比特線GBL1為"L"。
圖2為表示包括專用讀出通路的存儲(chǔ)單元M10的詳細(xì)結(jié)構(gòu)的電路 圖。存儲(chǔ)單元M10具有P溝道晶體管MP1、MP2,N溝道晶體管MNK MN2， N溝道晶體管MNA1、 MNA2，讀出通路驅(qū)動(dòng)晶體管MNRD1, 以及讀出通路存取晶體管MNRA1。
P溝道晶體管MP1和N溝道晶體管MN1 、以及P溝道晶體管MP2 和N溝道晶體管MN2分別構(gòu)成CMOS逆變器INV1 、 INV2。 CMOS 逆變器INV1、 INV2的輸入、輸出端子相互連接在一起，構(gòu)成觸發(fā)器 電路。N溝道晶體管MNA1、 MNA2在寫入字線WWL0~ WWL3為 "H"時(shí)，分別作為讓一對(duì)寫入比特線WBL0、 /WBL0 WBL1、 / WBL1與觸發(fā)器電路導(dǎo)通的存取門(access gate)(傳輸門(transfer gate))作用。并且，讀出通路驅(qū)動(dòng)晶體管MNRD1及讀出通路存取 晶體管MNRA1在讀出字線RWL0 ~ RWL3為"H" ， CMOS逆變器 INV2的輸出為"H，，時(shí)，使讀出比特線LBLA1 LBLB2為"L"。
其次，對(duì)半導(dǎo)體基板上的各元件、布線及阱區(qū)域的配置設(shè)計(jì)加以 說(shuō)明。如圖3所示，在半導(dǎo)體基板上設(shè)置有包含光學(xué)虛設(shè)單元部Dl 的存儲(chǔ)單元部M1、基板觸點(diǎn)部Cl及放大電路部LAMP1。構(gòu)成上述 各部的N溝道晶體管形成在P阱區(qū)域PWA1、 PWA2、 PWB1、 PWB2、 PWC1, P溝道晶體管形成在N阱區(qū)域NWA1、 NWB1。這里，實(shí),際 上，各節(jié)點(diǎn)的連接是通過(guò)例如形成在第 一金屬布線層以上的多層金屬 布線層的布線圖案來(lái)進(jìn)行的，但為了使說(shuō)明簡(jiǎn)單，在圖3中加以了省 略。
在上述放大電路部LAMP1配置有放大電路LAMP10,如圖4所 示。放大電路LAMP10的P溝道晶體管P1 P10形成在N阱區(qū)域
NWA1、 NWB1。 N溝道晶4管Nl、 N2形成在P阱區(qū)域PWC1。 P 溝道晶體管PI ~P10的柵電極PG1及N溝道晶體管Nl、 N2的柵電 極NG1均形成在垂直于無(wú)圖示的比特線的方向上(同圖的左右方向)。 并且，連接為各晶體管的源極和漏極的p+擴(kuò)散區(qū)域Fl F14或n+擴(kuò) 散區(qū)域F15 F18彼此之間的方向(例如，連結(jié)P溝道晶體管Pl的 p+擴(kuò)散區(qū)域Fl、 F2的方向)均形成為與比特線相同的方向(同圖的 上下方向)。在放大電路LAMP10還適當(dāng)?shù)卦O(shè)置有虛設(shè)柵極GPD1。
并且，在基板觸點(diǎn)部Cl設(shè)置PWELL基板觸點(diǎn)PSUBA1 、PSUBB1 、 PSUB2、 PSUBA3、 PSUBB3及NWELL基板觸點(diǎn)NSUB1 、 NSUB2, 被提供規(guī)定的電位。 '
存儲(chǔ)單元部Ml構(gòu)成為將多個(gè)圖5所示的存儲(chǔ)單元M10配置成陣 列狀。這里，同圖表示一個(gè)存儲(chǔ)單元M10的配置設(shè)計(jì)圖案，圖示以 外的存儲(chǔ)單元M10形成為與同圖在上下以及/或者左右翻轉(zhuǎn)的圖案。 P溝道晶體管MP 1 、 MP2形成在N阱區(qū)域NWA1 。N溝道晶體管MN1'、 MN2、 MNA1、 MNA2、 MNRD1、 MNRA1形成在配置在上述N阱區(qū) 域NWA1兩側(cè)的P阱區(qū)域PWA1、 PWC1。 P溝道晶體管MP1、 MP2 的柵電極PG1以及N溝道晶體管MN1、 MN2的柵電極NG1均與放 大電路LAMP10—樣，形成在垂直于比特線的方向上(同圖的左右方 向)。并且，連結(jié)各晶體管的p+擴(kuò)散區(qū)域FM10 FM13或n+擴(kuò)散區(qū) 域FM1 FM9彼此之間的方向也與放大電路LAMP1 —樣，形成在與 比特線相同的方向上(同圖的上下方向)。 ，
并且，在存儲(chǔ)單元部Ml的設(shè)置在放大電路部LAMP1側(cè)的部分 的光學(xué)虛設(shè)單元部D1中設(shè)置有圖6所示的光學(xué)虛設(shè)單元DIO。在該 光學(xué)虛設(shè)單元DIO中形成有圖案與存儲(chǔ)單元M10的一部分類似的n+ 擴(kuò)散區(qū)域FF1、 FF4、 FF7、 FM1、 FM4、 FM7、 p+擴(kuò)散區(qū)域FFIO、' FM10及虛設(shè)柵極GPD1。 .
在上述結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置中，如圖7所示，例如，N阱區(qū)域 NWB1跨越存儲(chǔ)單元部Ml、基板觸點(diǎn)部Cl及放大電路部LAMP1連 續(xù)，形成為H狀。即，由于沒(méi)有設(shè)置用以分開N阱區(qū)域NWB1的分
離部等，因此能夠?qū)⒈忍鼐€方向的長(zhǎng)度抑制得較短。
由于為了將電位提供給存儲(chǔ)單元部M1及放大電路部LAMP1的N 阱區(qū)域NWB1而兼用例如一個(gè)NWELL基板觸點(diǎn)NSUB1 、 NSUB2等， 因此能夠很容易地降低半導(dǎo)體存儲(chǔ)裝置在基板上所占的面積。這點(diǎn)在 PWELL基板觸點(diǎn)PSUB2等中也是一樣。
如果利用上述那樣的配置設(shè)計(jì)，將NWELL基板觸點(diǎn)NSUB2配
則能夠很容易地提高NWELL基板觸點(diǎn)NSUB1 、 NSUB2等的密度。 因此，還能夠很容易地使N阱區(qū)域NWB1等的電位安定。
由于將存儲(chǔ)單元部Ml、及基板觸點(diǎn)部Cl的N阱區(qū)域NWB1設(shè) 定為相同寬度，因此能夠很容易地使N阱區(qū)域NWB1等與P阱區(qū)域 PWC1等的邊界形成為直線狀。故而，還能夠很容易地提高各區(qū)域的 形成精度，減少電路面積。更具體地說(shuō)，例如，能夠降低因存儲(chǔ)單.^ M10的N溝道晶體管MN1、 MN2的n+擴(kuò)散區(qū)域FM1 ~ FM9與P阱 區(qū)域PWB1、 PWC1的重疊、以及/或者上述n+擴(kuò)散區(qū)域FMl ~FM9 與放大電路LAMPIO的N阱區(qū)域NWB1的分離而使面積增加的必要
性。 ， 并且，由于如上所述，通過(guò)將構(gòu)成放大電路LAMP10的P溝道/曰
體管Pl P10及N溝道晶體管Nl、 N2的柵電極PG1、 NG1的方向、
和p+擴(kuò)散區(qū)域Fl ~F14及n+擴(kuò)散區(qū)i或F15~F18的方向(源才及、漏
極方向)形成為與存儲(chǔ)單元M10相同的方向，能夠防止曝光時(shí)的干
涉而造成的柵極和擴(kuò)散層的變形，抑制柵電極和擴(kuò)散區(qū)域的位置等的
差異，提高光刻加工精度，同時(shí)，很容易地縮短存儲(chǔ)單元部Ml與放
大電路部LAMP1之間的距離，因此能夠進(jìn)一步謀求小面積化。并且,,
還能夠很容易地減少在制造工序中所產(chǎn)生的不良。 .
另外，雖然在圖7中示出了將在配置有讀出通路驅(qū)動(dòng)晶體管
MNRD1、及讀出通路存取晶體管MNRA1的一側(cè)上鄰接的存儲(chǔ)單元
M10彼此之間的N阱區(qū)域NWB1連接在同一放大電^各LAMP10的N
阱區(qū)域NWB1上的例子，但是并不限定于此。即，根據(jù)按照構(gòu)成各
電路的N、 P溝道晶體管的比例和電路結(jié)構(gòu)而決定的P、 N阱的寬度
彼此之間的N阱區(qū)域連續(xù)到同一放大電路LAMPIO的N阱區(qū)域，也 能夠?qū)阱區(qū)域形成為H狀。
例如，如圖8所示，即使不將N阱區(qū)域一定形成為H狀，也能夠 同樣謀求因沒(méi)有設(shè)置用以分開N阱區(qū)域NWB1的分離部等而得到的 小面積化、和將一個(gè)NWELL基板觸點(diǎn)兼用為將電位提供給存儲(chǔ)單元 部Ml及放大電路部LAMP1的N阱區(qū)域而得到的小面積化。
放大電路部LAMP1的結(jié)構(gòu)和存儲(chǔ)單元M10的配置數(shù)目并不限于
但是本發(fā)明并不限定于此，也可以適用于單通路存儲(chǔ)器、和具有更多 的讀出以及/或者寫入通路的多通路存儲(chǔ)器。并且，只要是具有多層 次比特線結(jié)構(gòu)的存儲(chǔ)器的話，并不限定于兩列選擇結(jié)構(gòu)。 (工業(yè)上的利用可能性) 本發(fā)明所涉及的半導(dǎo)體存儲(chǔ)裝置能夠很容易地減少整個(gè)存儲(chǔ)器 在半導(dǎo)體基板所占的面積，同時(shí)，具有能夠很容易地抑制因加工精度 的差異而使成品率下降等的效果，作為具有多層次比特線結(jié)構(gòu)的靜態(tài) 隨機(jī)存取存儲(chǔ)器(SRAMJ等半導(dǎo)體存儲(chǔ)裝置等有用。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，具有包括存儲(chǔ)單元和放大電路的多層次比特線結(jié)構(gòu)，該放大電路將通過(guò)比特線從存儲(chǔ)單元讀出的信號(hào)放大，其特征在于單元N阱區(qū)域和放大電路N阱區(qū)域連續(xù)地形成著，在該單元N阱區(qū)域中形成上述存儲(chǔ)單元的P溝道晶體管，在該放大電路N阱區(qū)域中形成上述放大電路的P溝道晶體管。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于隔著基板觸點(diǎn)N阱區(qū)域連續(xù)地形成上述單元N阱區(qū)域和放大電^各 N阱區(qū)域，上述單元N阱區(qū)域的寬度和基板觸點(diǎn)N阱區(qū)域的寬度相等。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 上述單元N阱區(qū)域、基板觸點(diǎn)N阱區(qū)域、及放大電路N阱區(qū)域中的與比特線平行的方向的邊緣部形成為直線狀。
4. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于上述單元N阱區(qū)域及放大電路N阱區(qū)域通過(guò)設(shè)置在上述基板觸點(diǎn) N阱區(qū)域中的通用基板觸點(diǎn)而被提供規(guī)定的電位。
5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于構(gòu)成上述存儲(chǔ)單元的各個(gè)晶體管的柵電極形成在同 一 規(guī)定的方 向上，并且構(gòu)成上述放大電路的各個(gè)晶體管的柵電極形成在與上述規(guī)定的 方向相同的方向上。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于連結(jié)構(gòu)成上述存儲(chǔ)單元的各個(gè)晶體管的源極擴(kuò)散區(qū)域和漏極擴(kuò) 散區(qū)域的方向形成在同一少見定的方向上，并且連結(jié)構(gòu)成上述放大電路的各個(gè)晶體管的源極擴(kuò)散區(qū)域和漏極擴(kuò) 散區(qū)域的方向形成在與上述^L定的方向相同的方向上。
7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于構(gòu)成上述存儲(chǔ)單元的各個(gè)晶體管的柵電極、及構(gòu)成上述放大電路 的各個(gè)晶體管的柵電極形成在與比特線垂直的方向上，連結(jié)構(gòu)成上述存儲(chǔ)單元的各個(gè)晶體管的源極擴(kuò)散區(qū)域和漏極擴(kuò) 散區(qū)域的方向、及連結(jié)構(gòu)成上述放大電路的各個(gè)晶體管的源極擴(kuò)散區(qū) 域和漏極擴(kuò)散區(qū)域的方向形成在與比特線平行的方向上。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 兩個(gè)以上的單元N阱區(qū)域連續(xù)地形成到一個(gè)放大電路N阱區(qū)域。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于在與比特線垂直的方向上相互鄰接的兩個(gè)存儲(chǔ)單元中各自的單 元N阱區(qū)域連續(xù)地形成到一個(gè)放大電路N阱區(qū)域。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 上述兩個(gè)存儲(chǔ)單元各自具有數(shù)據(jù)保持電路和讀出專用通路， 數(shù)據(jù)保持電路具有N溝道晶體管和P溝道晶體管， 讀出專用通路具有N溝道晶體管，上述兩個(gè)存儲(chǔ)單元中的、形成數(shù)據(jù)保持電路及讀出專用通路的N 溝道晶體管的單元P阱區(qū)域連續(xù)地形成著，并且配置在上述P阱區(qū)域兩側(cè)的、各自形成各數(shù)據(jù)保持電路的P溝道 晶體管的單元N阱區(qū)域連續(xù)地形成到上述一個(gè)放大電路N阱區(qū)域。
11. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于自的單元N阱區(qū)域連續(xù)地形成到一個(gè)放大電路N阱區(qū)域。
12. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 在與比特線垂直的方向上相互鄰接的兩個(gè)存儲(chǔ)單元中各自的單元N阱區(qū)域、以及配置在》文大,電路N阱區(qū)域的比特線方向兩側(cè)的兩 個(gè)存儲(chǔ)單元中各自的單元N阱區(qū)域連續(xù)地形成到一個(gè)放大電路N阱 區(qū)域， ；狀。
全文摘要
本發(fā)明公開了半導(dǎo)體存儲(chǔ)裝置。目的在于降低整個(gè)存儲(chǔ)器在半導(dǎo)體基板所占的面積。具有多層次比特線結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)單元、和放大通過(guò)比特線從存儲(chǔ)單元讀出的信號(hào)的放大電路。單元N阱區(qū)域和放大電路N阱區(qū)域連續(xù)地形成著，在該單元N阱區(qū)域中形成上述存儲(chǔ)單元的P溝道晶體管，在該放大電路N阱區(qū)域中形成上述放大電路的P溝道晶體管。
文檔編號(hào)H01L27/11GK101207129SQ20071016002
公開日2008年6月25日 申請(qǐng)日期2007年12月20日 優(yōu)先權(quán)日2006年12月21日
發(fā)明者寺野登志夫, 石倉(cāng)聰, 車田?？?申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社