專利名稱：互連結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導(dǎo)體裝置，特別有關(guān)于一種半導(dǎo)體芯片的金屬互連結(jié)
構(gòu)，此金屬互連結(jié)構(gòu)可在最高銅金屬層上提高半導(dǎo)體芯片的布局源(layout source)0
背景技術(shù)：
通過現(xiàn)有技術(shù)的半導(dǎo)體技術(shù)減少半導(dǎo)體裝置的工藝尺寸極大地提高了單 一集成電路(Integrated Circuit, IC)芯片的裝置存儲密度(packing density)。然而， 隨著裝置存儲密度的增加，必須在減少芯片尺寸的同時增加IC芯片上電金屬 互連層的數(shù)量以有效地接通(wire up)基板上不同裝置的電源。例如，單一 IC 芯片中具有二到六層的金屬互連層在本領(lǐng)域是常見的。
圖1為根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體芯片1的上部的剖面示意圖。半導(dǎo)體芯片1 包括頂金屬層2，嵌入至內(nèi)層介電層(inter-layer dielectric)3 。 一般而言，頂金 屬層2通過傳統(tǒng)的銅鑲嵌方法(copper damascene method)形成并可作為電源 層。絕緣層4位于內(nèi)層介電層3上，且具有通路孔(via opening)5用以暴露頂 金屬層2的頂部表面。
為將頂金屬層2與外部導(dǎo)通，通過濺射法(sputtering method)將鈍化金屬 (例如鋁層6)充填至通路孔5。本領(lǐng)域中的技術(shù)人員知曉鋁層6也可用于在絕 緣層4上形成重新分布層(re-distribution layer, RDL)。
然而，由于鋁層6在濺射期間的不良步階覆蓋率(poor step coverage),需 要通路孔5具有大于2.3^imX2.3pm(正常為4nmX4pm)的尺寸以避免在通路 孔5內(nèi)發(fā)生空洞缺陷(voiddefect)。由于上述原因，通路孔5較大且不可收縮，
因此其下面的頂金屬層2占用非必需的半導(dǎo)體芯片的較大表面區(qū)域。
現(xiàn)有技術(shù)的一個缺陷為布局(layout)或路徑源(routing source)被減少且受 限。隨著裝置存儲密度的增加，期望盡可能多地增加布局或路徑源的數(shù)量。
圖2為根據(jù)現(xiàn)有技術(shù)的RDL與最高銅金屬層之間連結(jié)方式的示意圖。如 圖2所示，采用鴇介層插塞(via plug)9連接RDL 6a與最高銅金屬層2a。此種 互連結(jié)構(gòu)可以減少頂金屬層2占用的半導(dǎo)體芯片的表面區(qū)域，然而，此種互 連結(jié)構(gòu)的工藝復(fù)雜度較高，成本較高，同時由于采用鎢介層插塞會存在可靠 度較差的金屬電子遷移(ElectronMigration),從而無法提供可靠的性能。

發(fā)明內(nèi)容
為解決上述頂金屬層占用較多半導(dǎo)體芯片表面區(qū)域的問題，本發(fā)明提供 一種互連結(jié)構(gòu)，以改善RDL與最高銅金屬層之間的連結(jié)，從而降低最高銅金 屬層占用半導(dǎo)體芯片的表面區(qū)域。
本發(fā)明提供一種互連結(jié)構(gòu)，包括內(nèi)層介電層，最高銅金屬層，通路孔及 重新分布層。最高銅金屬層鑲嵌于內(nèi)層介電層內(nèi)；絕緣層位于內(nèi)層介電層及 最高銅金屬層之上；通路孔位于絕緣層內(nèi)，以暴露最高銅金屬層的上表面， 其中通路孔包括逐漸向內(nèi)變小的上導(dǎo)通部分及下導(dǎo)通部分，下導(dǎo)通部分具有 大致垂直的井壁外形；以及重新分布層，包括填充至通路孔的鋁層。
上述互連結(jié)構(gòu)通過通路孔包括的逐漸向內(nèi)變小的上導(dǎo)通部分及下導(dǎo)通部 分的結(jié)構(gòu)減少最高金屬層占用的半導(dǎo)體芯片的表面區(qū)域，同時改善步階覆蓋 率，并通過將重新分布層包括填充至通路孔的鋁層提高芯片的可靠性。


圖1為根據(jù)現(xiàn)有技術(shù)的半導(dǎo)體芯片1的上部的剖面示意圖。
圖2為根據(jù)現(xiàn)有技術(shù)的RDL與最高銅金屬層之間連結(jié)方式的示意圖。
圖3為根據(jù)本發(fā)明一實施方式的半導(dǎo)體芯片10的上部的剖面示意圖。
具體實施例方式
本發(fā)明有關(guān)于重新分布層(re-distribution layer, RDL)與最高銅金屬層之間 的單一連結(jié)結(jié)構(gòu)。
請參閱圖3。圖3為根據(jù)本發(fā)明一實施方式的半導(dǎo)體芯片10的上部的剖 面示意圖。半導(dǎo)體芯片10包括最高銅金屬層(topmost copper metal layer)12， 鑲嵌于內(nèi)層介電層(inter-layer dielectric"3。最高銅金屬層12通過傳統(tǒng)的銅鑲 嵌方法(copper damascene method)形成并可作為電源層。
本領(lǐng)域的技術(shù)人員知曉，銅鑲嵌法提供一種不需干蝕刻銅(dry etching copper)即可形成耦接于整體介層插塞(via plug)的導(dǎo)電絲(conductive wire)的方 案。單鑲嵌或雙鑲嵌結(jié)構(gòu)可用于連結(jié)集成電路的設(shè)備及/或電線。
一般而言，雙鑲嵌工藝包括溝槽優(yōu)先(trench-first)工藝，弓l洞優(yōu)先(via-first) 工藝，部分引洞優(yōu)先(partial-via-first)工藝及自行對準式(self-aligned)工藝。 舉例而言，制造雙鑲嵌結(jié)構(gòu)的傳統(tǒng)方法為蝕刻介電層以形成溝槽(trench)及通 路洞(viahole)。溝槽及通路洞內(nèi)布滿阻障(barrier)，例如鈦(Titanium， Ti)或氮化 鈦(Titanium Nitride, TiN)，之后向溝槽及通路洞內(nèi)填充銅。然后執(zhí)行平坦化 制程，例如化學(xué)機械研磨法(Chemical Mechanical Polishing/Planarization, CMP)，以形成鑲嵌金屬互連。
根據(jù)本發(fā)明，半導(dǎo)體芯片IO可包括，例如1P5M方案(例如， 一個多晶硅 層與五個銅金屬互連層)或1P6M方案，其中僅顯示最高銅金屬層12(例如，在 1P5M方案中為第五層銅金屬，在1P6M方案中為第六層銅金屬)。為簡單起 見，基板(substrate)，基板上制造的設(shè)備及銅金屬互連的底層在此不再贅述。
內(nèi)層介電層13可包括氧化硅(siliconoxide)，氮化硅(silicon nitride),碳化 硅(silicon carbide)，氮氧化硅(silicon oxy-nitride)或低介電常數(shù)(low-k)或超級低 介電常數(shù)(ultra low-k)材料，例如有機材料(例如芳香族碳氫化合物SiLK)或無 機材料(例如含氫的硅酸鹽Hydrogen Sils叫uioxane，以下簡稱為HSQ))。
絕緣層14形成于內(nèi)層介電層13上并包括至少一通路孔15以暴露其下的 最高銅金屬層12的頂部表面。根據(jù)本發(fā)明一較佳實施方式，絕緣層14可為 氧化硅，氮化硅，碳化硅，氮氧化硅，聚酰亞胺(polyimide)或相似物質(zhì)。根據(jù) 本實施方式，絕緣層14具有約有6000埃(angstrom)到9000埃的厚度，較佳的 厚度為8000埃。
如圖3所特別指示出，通路孔15—般分為兩部分上導(dǎo)通部分15a及下 導(dǎo)通部分15b。通路孔15的上導(dǎo)通部分15a逐漸向內(nèi)變小。通路孔15的下導(dǎo) 通部分15b具有陡峭的(或大致垂直的)井壁(sidewall)外形(profile)以及在其底 部具有約0.5pm或更小的臨界尺寸Wl。通路孔15可通過兩階段蝕刻法形成。 兩階段蝕刻法包括使用各向同性(isotropic)及各向異性(aniso加pic)的蝕刻制 法。
在一較佳實施方式中，下導(dǎo)通部分15b的高度約為絕緣層14厚度的1/2 到1/5，但并非受限于此。較佳地，逐漸向內(nèi)變小的上導(dǎo)通部分15a的頂部寬 度W2的范圍為0.6(am到l.O(im之間。
通路孔15的逐漸向內(nèi)變小的上導(dǎo)通部分15a有利于填充鋁層16至通路 孔15中并且有利于避免通路孔15中空洞缺陷的形成。
由于通路孔15在其底部有相對較小的臨界尺寸Wl，在下面的最高銅金 屬層12可對應(yīng)于下導(dǎo)通部分15b的底部臨界尺寸Wl縮減至約0.5jim。這種 結(jié)構(gòu)顯著地增加銅金屬互連的最高層的半導(dǎo)體芯片的布局與路徑源。
如圖3所特別表示出的，相較于現(xiàn)有技術(shù)的結(jié)構(gòu)，各鑲嵌銅的最高銅金 屬層12的線寬(linewidth)減少。本發(fā)明的另一優(yōu)勢在于，因為鋁層16單獨可 構(gòu)成RDL，可有一層銅金屬層空閑。鋁層16可設(shè)計為電源線或地線以替代銅 金屬層。
雖然本發(fā)明已以實施方式揭示如上，但是對于本領(lǐng)域的技術(shù)人員，依據(jù) 本發(fā)明實施方式的思想，在具體實施方式
及應(yīng)用范圍上均會有改變之處，綜 上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。
權(quán)利要求
1. 一種互連結(jié)構(gòu)，其特征在于，該互連結(jié)構(gòu)包括內(nèi)層介電層；最高銅金屬層，鑲嵌于所述的內(nèi)層介電層內(nèi)；絕緣層，位于所述的內(nèi)層介電層及所述的最高銅金屬層之上；通路孔，位于所述的絕緣層內(nèi)，以暴露所述的最高銅金屬層的上表面，其中所述的通路孔包括上導(dǎo)通部分及下導(dǎo)通部分，該上導(dǎo)通部分逐漸向內(nèi)變小以及該下導(dǎo)通部分具有大致垂直的井壁外形；以及重新分布層，包括填充至所述的通路孔的鋁層。
2. 如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的重新分布層被設(shè) 計為電源線或地線。
3. 如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的下導(dǎo)通部分的底 部的臨界尺寸為不大于0.5pm。
4. 如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的逐漸向內(nèi)變小的 上導(dǎo)通部分的頂部寬度的范圍在0.6pm到l.Oiam之間。
5. 如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的絕緣層包括氧化 硅，氮化硅，碳化硅，氮氧化硅，或聚酰亞胺。
6. 如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的絕緣層的厚度為 6000埃到9000埃。
7. 如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的內(nèi)層介電層包括 氧化硅，氮化硅，碳化硅，氮氧化硅，低介電常數(shù)或超低介電常數(shù)材料。
8，如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的下導(dǎo)通部分的高 度為所述的絕緣層的厚度的1/2到1/5。
9.如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的最高銅金屬層為 采用1P5M方案的半導(dǎo)體芯片的第五層銅金屬。
10.如權(quán)利要求1所述的互連結(jié)構(gòu)，其特征在于，所述的最高銅金屬層為采用1P6M方案的半導(dǎo)體芯片的第六層銅金屬。
全文摘要
本發(fā)明提供一種互連結(jié)構(gòu)，該互連結(jié)構(gòu)包括內(nèi)層介電層，最高銅金屬層，絕緣層，通路孔及重新分布層。最高銅金屬層鑲嵌在內(nèi)層介電層內(nèi)；絕緣層位于內(nèi)層介電層及最高銅金屬層之上；通路孔位于絕緣層內(nèi)，用以暴露最高銅金屬層的上表面，其中通路孔包括上導(dǎo)通部分及下導(dǎo)通部分，上導(dǎo)通部分逐漸向內(nèi)變小以及下導(dǎo)通部分具有大致垂直的井壁外形；以及重新分布層包括填充至通路孔的鋁層。上述互連結(jié)構(gòu)可減少最高金屬層占用半導(dǎo)體芯片的表面區(qū)域，同時改善階梯覆蓋率，并提高芯片的可靠性。
文檔編號H01L23/522GK101378047SQ20071016000
公開日2009年3月4日 申請日期2007年12月20日 優(yōu)先權(quán)日2007年8月30日
發(fā)明者張?zhí)聿? 楊明宗 申請人:聯(lián)發(fā)科技股份有限公司