專利名稱：半導(dǎo)體存儲裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置及其制造方法。
背景技術(shù)：
作為半導(dǎo)體存儲裝置，有以往提出的半導(dǎo)體非易失性存儲器(例如
參照專利文獻1、 2或3)。
參照圖16說明該以往的半導(dǎo)體非易失性存儲器。圖16是用于說明 以往的半導(dǎo)體非易失性存儲器的圖，是半導(dǎo)體非易失性存儲器的概要截 面圖。
構(gòu)成半導(dǎo)體非易失性存儲器的基本單元(下面稱為存儲單元。)210 在硅基板220上具有MOS型的晶體管(MOSFET)。 MOSFET具有柵極 234、第1和第2雜質(zhì)擴散區(qū)域224a和224b、第1和第2電阻變化部222a 和222b、第1和第2主電極252a和252b。
柵極234經(jīng)由柵極氧化膜232而設(shè)置在硅基板220上。
第1和第2雜質(zhì)擴散區(qū)域224a和224b是在要夾持柵極234的位置 上例如通過擴散n型的雜質(zhì)而形成的。該第1和第2雜質(zhì)擴散區(qū)域224a 和224b是作為MOSFET的源極或者漏極發(fā)揮作用的區(qū)域。在下面的說 明中，說明將第1雜質(zhì)擴散區(qū)域224a作為漏極，將第2雜質(zhì)擴散區(qū)域224b 作為源極進行使用的例子。而且對漏極和源極分別賦予與第1和第2雜 質(zhì)擴散區(qū)域224a和224b相同符號進行說明。
第1和第2電阻變化部222a和222b是分別設(shè)置在第1和第2雜質(zhì) 擴散區(qū)域224a和224b與柵極234正下方的區(qū)域部分之間的區(qū)域。第1 和第2電阻變化部222a和222b是導(dǎo)電類型與第1和第2雜質(zhì)擴散區(qū)域 224a和224b的導(dǎo)電類型相同、此處為n型的雜質(zhì)進行擴散的區(qū)域。而且， 第1和第2電阻變化部222a和222b的雜質(zhì)的濃度低于第1和第2雜質(zhì)擴散區(qū)域224a和224b。
第1和第2主電極252a和252b設(shè)置在硅基板220的第1和第2雜 質(zhì)擴散區(qū)域224a和224b上。
該半導(dǎo)體非易失性存儲器在第l電阻變化部222a之上具有第1電荷 蓄積部240a，并且在第2電阻變化部222b之上具有第2電荷蓄積部240b。 第1和第2電荷蓄積部240a和240b為依次層疊了底部氧化膜241a和 241b、電荷蓄積氮化膜242a和242b、頂部氧化膜243a和243b的、可以 蓄積電荷的層疊結(jié)構(gòu)(下面稱為ONO層疊絕緣膜。)。
存儲單元210根據(jù)第1和第2電荷蓄積部240a和240b各自是否蓄 積有電子(電荷)而改變硅基板220的表層區(qū)域中第1和第2電荷蓄積 部240a和240b正下方的區(qū)域部分中所設(shè)置的第1和第2電阻變化部222a 和222b的電阻，劃分為"1"或"0"的數(shù)據(jù)。
對第1電荷蓄積部240a進行的電子(電荷)的注入是通過使源極224b 和基板220接地，對柵極234和漏極224a施加正電壓來進行的。此時， 在形成于漏極一源極間的溝道中行進的電子(電荷)通過漏極附近的較 強電場而處于高能狀態(tài)、即成為熱電子(hot-electron)。該熱電子通過柵 極234和第1電阻變化部222a間的電場(在圖中用箭頭IV表示。)而被 注入第1電荷蓄積部240a。
對于被注入第1電荷蓄積部240a的電子(電荷)，設(shè)蓄積在電荷蓄 積氮化膜242a中的狀態(tài)為"1"，而未蓄積有電子(電荷)的狀態(tài)為"0"， 來劃分?jǐn)?shù)據(jù)。
參照圖17和圖18說明現(xiàn)有例子中對有無電荷蓄積的判斷方法。圖 17是用于說明現(xiàn)有例子中對有無電荷蓄積的判斷方法的示意圖。圖18是 表示閾下(Subthreshold)特性的現(xiàn)有例子的圖。圖18在橫軸上取柵電壓 Vg (V)來表示，在縱軸上取漏極一源極間電流Ids (log (A))來表示。
圖17 (A)表示未蓄積電荷的狀態(tài)、即未寫入數(shù)據(jù)的狀態(tài)。圖17 (B) 表示電荷蓄積于第2電荷蓄積部240b中的狀態(tài)。
例如電子(電荷)蓄積于第2電荷蓄積部240b的情況下，第2電荷 蓄積部240b正下方的第2電阻變化部222b的電阻值上升。在以第2電
荷蓄積部240b作為讀取對象的情況下，將與第2電荷蓄積部240b相鄰 的第2雜質(zhì)擴散區(qū)域(源極)224b設(shè)為接地電位，將隔著柵極234而處 于相反側(cè)的第1雜質(zhì)擴散區(qū)域(漏極)224a設(shè)為正電位。此時，蓄積在 第2電荷蓄積部240b的電荷對其正下方的第2電阻變化部222b激發(fā)正 電荷。通過該被激發(fā)的正電荷而使第2電荷蓄積部240b的正下方的第2 電阻變化部222b的電阻值上升，漏極一源極間電流Ids下降(在圖18中 用II表示)。
另一方面，當(dāng)?shù)?電荷蓄積部240b中未蓄積有電荷的情況下，由于 第2電阻變化部222b的電阻值不上升，所以漏極一源極間電流Ids不會 下降(在圖18中用I表示)。通過該漏極一源極間電流之差(AIds)，劃 分有無電荷的蓄積、即劃分"0"和"1"的數(shù)據(jù)。
在該對有無電荷蓄積的判斷中，MOSFET的橫向的電場相比于源極 附近而言在漏極附近較強，使用了由源極側(cè)電阻來控制漏極一源極間電 流的原理。
如果將施加給漏極224a和源極224b的電壓值互相替換代入，則可 以區(qū)分是否有電子(電荷)蓄積在第2電荷蓄積部240b中。這樣，可以 在1個存儲單元中存儲2位的數(shù)據(jù)。
專利文獻1:日本特開2004-56089號公報
專利文獻2:日本特開2004-221546號公報
專利文獻3:日本特開2005-64295號公報
但在上述半導(dǎo)體非易失性存儲器中，在相對于讀取數(shù)據(jù)的對象的第 2電荷蓄積部隔著柵極處于相反側(cè)的第1電荷蓄積部中蓄積有電子(電荷) 的情況下，具有下面所述的課題。下面說明該點。在第1電荷蓄積部中 蓄積有電子(電荷)的情況下也與上述第2電荷蓄積部的情況相同地， 對其下方的第1電阻變化部激發(fā)正電荷。通過該被激發(fā)的正電荷而使第1 電荷蓄積部正下方的第1電阻變化部的電阻值發(fā)生變動。當(dāng)電阻值這樣 地發(fā)生變動時，理想的是由于在漏極附近形成的耗盡層而使漏極一源極 間電流不受影響，但實際上有可能引起漏極一源極間電流Ids的下降。
圖17 (C)表示在第1電荷蓄積部240a中蓄積有電荷，而在第2電
荷蓄積部240b中沒有蓄積有電荷的狀態(tài)。此時，如果沒有受到蓄積在第
1電荷蓄積部240a中的電荷的影響，則第2電阻變化部222b的電阻值不 會上升，所以漏極一源極間電流Ids不會下降(在圖18中用I表示)。但 是，如果受到了蓄積在第1電荷蓄積部240a中的電荷的影響，則漏極一 源極間電流Ids會下降(在圖18中用m表示)。其結(jié)果，在第l電荷蓄 積部240a中未蓄積有電荷且第2電阻變化部222b中蓄積有電子(電荷) 的狀態(tài)(II)同第2電阻變化部222b中未蓄積有電荷且第1電荷蓄積部 240a中蓄積有電荷的狀態(tài)(III)下的漏極一源極間電流Ids之差(Aids') 變小。因此難以正確讀取數(shù)據(jù)。

發(fā)明內(nèi)容
本發(fā)明鑒于上述問題點而完成，本發(fā)明的目的在于提供一種半導(dǎo)體 存儲裝置及其制造方法，該半導(dǎo)體存儲裝置及其制造方法可以通過抑制 蓄積在并非讀取對象的電荷蓄積部中的電子(電荷)導(dǎo)致的漏極一源極 間電流Ids的降低，從而在讀取對象的電荷蓄積部中，將蓄積有電子(電 荷)的狀態(tài)和沒有蓄積電子(電荷)的狀態(tài)下的漏極一源極間電流Ids 之差保持得較大。
為達成上述目的，本發(fā)明的半導(dǎo)體存儲裝置具有半導(dǎo)體基板、柵極、 第1和第2雜質(zhì)擴散區(qū)域、第1和第2電阻變化部、第1和第2主電極 以及第1和第2電荷蓄積部。
在半導(dǎo)體基板上設(shè)定有平坦區(qū)域和相比于平坦區(qū)域而一個主表面相 對于另一個主表面的位置較高的階梯區(qū)域。柵極經(jīng)由柵極氧化膜而設(shè)置 在階梯區(qū)域的半導(dǎo)體基板的一個主表面上。
第1和第2雜質(zhì)擴散區(qū)域是形成于半導(dǎo)體基板的一個主表面?zhèn)鹊谋?層區(qū)域中的、隔著平坦區(qū)域的一部分的柵極的位置上的一對雜質(zhì)擴散區(qū) 域。第1和第2雜質(zhì)擴散區(qū)域的導(dǎo)電類型是與第1導(dǎo)電類型不同的第2 導(dǎo)電類型。
第1和第2電阻變化部分別形成于半導(dǎo)體基板的表層區(qū)域中的、柵 極正下方的區(qū)域部分與第1和第2雜質(zhì)擴散區(qū)域之間。第1和第2電阻
變化部形成在從與第1和第2雜質(zhì)擴散區(qū)域相鄰的區(qū)域到設(shè)置于階梯區(qū) 域的階梯部的側(cè)面的部分。第1和第2電阻變化部是擴散有第2導(dǎo)電類 型雜質(zhì)的區(qū)域，其雜質(zhì)濃度低于第1和第2雜質(zhì)擴散區(qū)域的雜質(zhì)濃度。
第1和第2主電極設(shè)置于半導(dǎo)體基板的第1和第2雜質(zhì)擴散區(qū)域上。 第1電荷蓄積部在第1主電極和柵極之間與它們相鄰地進行了設(shè)置，第2 電荷蓄積部在第2主電極和柵極之間與它們相鄰地進行了設(shè)置。
第1和第2電荷蓄積部分別通過依次層疊底部氧化膜、電荷蓄積氮 化膜和頂部氧化膜而構(gòu)成。并且，第1主電極和設(shè)置于第1電荷蓄積部 的電荷蓄積氮化膜之間的距離恒定，并且第2主電極和設(shè)置于第2電荷 蓄積部的電荷蓄積氮化膜之間的距離恒定。
根據(jù)本發(fā)明的半導(dǎo)體存儲裝置，電荷蓄積部分別與主電極和階梯部 相鄰地配置在被硅基板的階梯部和主電極所夾持的位置上。而且，主電 極和形成在與該主電極相鄰的電荷蓄積部的電荷蓄積氮化膜之間的距離 是恒定的。
此時，施加給主電極的正電壓和階梯部之間的電場的方向與蓄積在 電荷蓄積部中的電子(電荷)形成的電場的方向相反，所以可以認(rèn)為抵 消了電子(電荷)形成的電場。其結(jié)果，如果對主電極施加正電壓，則 可以減少由與被施加了正電壓的主電極相鄰的電荷蓄積部中所蓄積的電 子(電荷)激發(fā)的正電荷。
因此可以抑制由設(shè)置于并非讀取對象的電荷蓄積部的電荷蓄積氮化 膜中所蓄積的電子(電荷)對電阻變化部激發(fā)的電場，能防止電阻變化 部中的電阻上升。


圖1是半導(dǎo)體非易失性存儲器的概要圖。
圖2是表示有無電荷蓄積的判斷方法的概要圖。
圖3是表示閾下特性的圖。
圖4是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之一)。 圖5是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之二)。
圖6是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之三)。 圖7是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之四)。 圖8是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之五)。 圖9是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之六)。
圖io是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之七)。
圖11是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之八)。
圖12是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之九)。 圖13是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之十)。 圖14是表示半導(dǎo)體非易失性存儲器的制造方法的工序圖(之十一)。 圖15是表示半導(dǎo)體非易失性存儲器的制造方法的其他例子的工序圖。
圖16是表示半導(dǎo)體非易失性存儲器的現(xiàn)有例子的概要圖。 圖17是表示有無電荷蓄積的判斷方法的現(xiàn)有例子的概要圖。 圖18是表示閾下特性的現(xiàn)有例子的圖。
符號說明
10、 210存儲單元；20、 220半導(dǎo)體基板；20a第l主表面；21元件 分離膜；22a、 222a第l電阻變化部；22b、 222b第2電阻變化部；23雜 質(zhì)低濃度擴散層；24a、 224a第1雜質(zhì)擴散區(qū)域；24b、 224b第2雜質(zhì)擴 散區(qū)域；25平坦區(qū)域；27階梯區(qū)域；28階梯部；29a元件分離區(qū)域；29b 主動區(qū)域(active area); 31氧化硅膜；32、 232柵極氧化膜；34、 234柵 極；35導(dǎo)電膜；36主電極；36a、 252a第1主電極(漏極)；36b、 252b 第2主電極(源極);40、 40a、 40b、 2德、240b電荷蓄積部;41、 41a、 41b、 241a、 241b底部氧化膜;42、 42a、 42b、 242a、 242b電荷蓄積氮化 膜；43、 43a、 43b、 243a、 243b頂部氧化膜;45第1氧化硅膜;46氮化 硅膜；47第2氧化硅膜；50層間絕緣膜；70氮化硅掩模；80第2氧化 硅膜；82、 83氧化掩模；140a第l電荷蓄積部；140b第2電荷蓄積部； 224a第l主電極區(qū)域(漏極)；224b第2主電極區(qū)域(源極)
具體實施例方式
下面參照

本發(fā)明的實施方式，但對于各構(gòu)成要素的形狀、 大小和配置關(guān)系僅概要示出到能理解本發(fā)明的程度。而且，下面說明本 發(fā)明的優(yōu)選構(gòu)成例，但各構(gòu)成要素的組成(材質(zhì))和數(shù)值條件等只不過 為優(yōu)選例。因此，本發(fā)明不限于下面的實施方式。并且在下面的圖中， 在平面圖上的一部分附加了影線等，但那不過是為強調(diào)需要的區(qū)域部分 而設(shè)，這些影線等并非表示任何截面。 (半導(dǎo)體存儲裝置)
參照圖1以半導(dǎo)體非易失性存儲器為例說明本發(fā)明的半導(dǎo)體存儲裝置。
圖l(A)是放大表示本發(fā)明的半導(dǎo)體存儲裝置的布局的一部分的圖。 在該半導(dǎo)體存儲裝置上將多個存儲單元10配置成矩陣狀。圖1 (B)是 概要表示本發(fā)明的半導(dǎo)體非易失性存儲器的一個存儲單元的結(jié)構(gòu)的圖，
其放大表示了沿著圖l (A)的A-A線截取的剖切面。
在圖1 (B)所示的構(gòu)成例中，使用第1導(dǎo)電類型的硅基板20作為 半導(dǎo)體基板。在該硅基板20的一個主表面20a側(cè)，向第1方向、即沿著 柵極長方向的方向，平行且等間隔地形成有多個元件分離膜21。元件分 離膜通過STI( Shallow Trench Isolation,淺溝道隔離)法或者LOCOS(Local Oxidation of Silicon,局部氧化隔離)法形成。并且將形成有該元件分離 膜21的區(qū)域稱作元件分離區(qū)域29a。還將元件分離區(qū)域29a間的區(qū)域稱 作主動區(qū)域29b。
各存儲單元10具有形成于硅基板20的MOS型的場效應(yīng)管 (MOSFET)。 MOSFET具有柵極34、雜質(zhì)擴散區(qū)域24和主電極36。
柵極34向與第1方向正交的第2方向、即沿著柵極寬度方向的方向 延伸配置。作為1對主電極36的第1和第2主電極36a和36b配置于相 隔柵極34的位置上。在柵極34之間、配置于相隔柵極34的位置上的1 對主電極36a和36b之間、柵極34和主電極36 (36a、 36b)之間具有電 荷蓄積部40 (40a、 40b)。由于1個存儲單元10具有2個電荷蓄積部40a 和40b，所以能寫入2位的信息。此處，柵極34還形成在元件分離區(qū)域
29a上，處于連接有在第2方向上相鄰的存儲單元10間的柵極34的狀態(tài)。 即，該柵極34還作為字線(WL， word line)發(fā)揮作用。
并且，雜質(zhì)擴散區(qū)域24包括第1和第2雜質(zhì)擴散區(qū)域24a和24b， 因此在下面的說明中以它們?yōu)榇斫y(tǒng)稱為雜質(zhì)擴散區(qū)域24。同樣地，以 第1和第2電阻變化部22a和22b為代表統(tǒng)稱為電阻變化部22，以第1 主電極36a和第2主電極36b為代表統(tǒng)稱為主電極36，以第1和第2電 荷蓄積部40a、 40b為代表統(tǒng)稱為電荷蓄積部40。
根據(jù)本發(fā)明的實施方式的構(gòu)成例，硅基板20的一個主表面(第1主 表面)20a側(cè)具有距另一個主表面(第2主表面)20b側(cè)的高度不同的2 個表面20aa、 20ab (將這些表面稱作上表面)。設(shè)具有高度較低的一個上 表面20aa的區(qū)域為平坦區(qū)域25，并設(shè)相比于平坦區(qū)域25的上表面20aa 而上表面20ab的位置較高的區(qū)域為階梯區(qū)域27。該階梯區(qū)域27的側(cè)面 優(yōu)選為相對于上表面20aa和20ab垂直的面。這些平坦區(qū)域25和階梯區(qū) 域27沿一個方向交替排列而形成。在硅基板20的第1主表面20a上的 階梯區(qū)域27上形成有從平坦區(qū)域25的上表面20aa朝上方突出的臺狀的 階梯部28。該階梯部28的形成是通過例如從硅基板20的第1主表面20a 起進行凹蝕刻(trench etching),挖取對應(yīng)于平坦區(qū)域25的硅基板的部分， 降低主表面的位置來進行的。而且，此處將從形成于硅基板20的平坦區(qū) 域25的雜質(zhì)擴散區(qū)域24的底部的位置水平附近起到包含階梯部28的上 側(cè)的區(qū)域稱作表層區(qū)域。
柵極34由聚硅氧烷形成，其經(jīng)由柵極氧化膜32而設(shè)置在硅基板20 的一個主表面20a之上、即此處設(shè)置在階梯部28之上。
一對第1和第2雜質(zhì)擴散區(qū)域24a和24b設(shè)置在硅基板20的一個主 表面20a側(cè)的表層區(qū)域上。這些區(qū)域24a和24b是從上表面20aa形成到 硅基板20中的區(qū)域。進而，在從上方以俯視方式觀察這些區(qū)域24a和24b 的時候，這些區(qū)域24a和24b形成在沿著柵極長度方向夾著柵極34的兩 側(cè)的彼此對置的位置上的硅基板20的平坦區(qū)域25且主動區(qū)域29b上。 雜質(zhì)擴散區(qū)域24是導(dǎo)電類型與硅基板20的導(dǎo)電類型不同的第2導(dǎo)電類 型的區(qū)域，此處是將n型的雜質(zhì)高濃度地擴散的區(qū)域(n+區(qū)域)。雜質(zhì)擴
散區(qū)域24在MOSFET工作時作為主電極區(qū)域、即漏極或者源極發(fā)揮作 用。
在硅基板20的表層區(qū)域上還形成有電阻變化部22 (22a、 22b)。第 1電阻變化部22a遍及MOSFET的溝道長度方向整個區(qū)域地形成在柵極 34正下方的區(qū)域部分和第1雜質(zhì)擴散區(qū)域24a之間。另外，第2電阻變 化部22b遍及溝道長度方向整個區(qū)域地形成在柵極34正下方的區(qū)域部分 和第2雜質(zhì)擴散區(qū)域24b之間。
此時，優(yōu)選將第1和第2電阻變化部22a和22b形成為相同大小和 形狀。而且，兩個電阻變化部22a和22b在溝道長度方向上彼此分離地 平行設(shè)置。
在以俯視方式觀察硅基板20的一個主表面20a側(cè)的情況下，這些電 阻變化部22分別設(shè)于被柵極34和雜質(zhì)擴散區(qū)域24夾持的位置上。艮P， 電阻變化部22形成為從雜質(zhì)擴散區(qū)域24的溝道側(cè)的區(qū)域端起，通過平 坦區(qū)域25的表面區(qū)域部分和階梯部28的側(cè)面區(qū)域，終止于階梯部28的 上表面20ab的L字層的形態(tài)。而且，向電阻變化部22注入有與雜質(zhì)擴 散區(qū)域24相同的導(dǎo)電類型的雜質(zhì)。進而，電阻變化部22為雜質(zhì)濃度低 于雜質(zhì)擴散區(qū)域24的區(qū)域(n'區(qū)域)，是進行信息記錄時產(chǎn)生熱電子的區(qū) 域。
在硅基板20的第1和第2雜質(zhì)擴散區(qū)域24a和24b上分別形成有與 它們連接的聚硅氧烷的第1主電極36a和第2主電極36b。
在以俯視方式觀察硅基板20上的硅基板20的第1主表面20a側(cè)時， 第1電荷蓄積部40a被夾持于第1主電極36a和柵極34以及階梯部28 之間，并分別與第l主電極36a和柵極34相鄰、即直接連接，設(shè)置在溝 道長度方向的整個區(qū)域上。第1電荷蓄積部40a是沿著溝道長度方向依 次主要層疊了底部氧化硅膜41a、電荷蓄積氮化膜42a和頂部氧化硅膜 43a的層疊結(jié)構(gòu)(下面稱作ONQ層疊絕緣膜。)。
底部氧化硅膜41a以5nm 10nm左右的均勻的厚度且呈L字層的形 態(tài)地形成于從硅基板20的平坦區(qū)域25之上直到階梯部28、柵極氧化膜 32和柵極34的側(cè)壁上。電荷蓄積氮化膜42a以5nm 10nm左右的均勻 的厚度形成于在柵極34的側(cè)壁上形成的底部氧化硅膜41a上。電荷蓄積 氮化膜42a中被階梯部28和第1主電極36a所夾持的部分形成為平行平 板狀。頂部氧化硅膜43a以2nm 10nm左右的均勻的厚度并以連接于第 1主電極36a的側(cè)壁的方式形成于電荷蓄積氮化膜42a上。
通過上述結(jié)構(gòu)，電荷蓄積氮化膜42a與第1主電極36a的側(cè)面平行、 即電荷蓄積氮化膜42a和第1主電極36a間的距離恒定。此時，優(yōu)選將 階梯部28的側(cè)面28a垂直形成于第1主表面20a，使電荷蓄積氮化膜42a 與階梯部28之間的距離恒定。
在以俯視方式觀察硅基板20上的硅基板20的第1主表面20a側(cè)時， 第2電荷蓄積部40b與第2主電極36b和柵極34相鄰地沿著溝道長度方 向上的整個區(qū)域設(shè)置于被第2主電極36b和柵極34以及階梯部28所夾 持的部分上。第2電荷蓄積部40b與第1電荷蓄積部40a同樣由ONQ層 疊絕緣膜構(gòu)成，而且經(jīng)由階梯部28和柵極34與第1電荷蓄積部40a對 稱地形成。
注入電荷蓄積部40的載流子主要蓄積在該ONQ層疊絕緣膜中的電 荷蓄積氮化膜42上。而且，電荷蓄積部40的材質(zhì)和結(jié)構(gòu)可以根據(jù)存儲 器的用途來任意適當(dāng)?shù)剡x擇，可以采用在底部氧化硅膜41和頂部氧化硅 膜43之間夾著從氮化硅膜、氧化鋁膜和氧化鉿膜的絕緣膜組中選擇的一 種或者兩種以上的絕緣膜的結(jié)構(gòu)。而且，電阻變化部和電荷蓄積部還可 以構(gòu)成為設(shè)置于第1雜質(zhì)擴散區(qū)域和第2雜質(zhì)擴散區(qū)域中的某一方和柵 極之間。但是，通過將電阻變化部和電荷蓄積部設(shè)置于第1雜質(zhì)擴散區(qū) 域和第2雜質(zhì)擴散區(qū)域雙方與柵極之間，從而可以在1個存儲單元中寫 入2位的信息。
并且，為了高效地向電荷蓄積部40注入電荷，優(yōu)選階梯部28位于 將以最短距離連接了主電極36和電荷蓄積氮化膜42的直線延長而得到 的位置上。于是，如果考慮到用于形成凹部的蝕刻處理所需的時間，則 優(yōu)選階梯部28的高度為50nm左右。
此處說明了使用p型的硅基板作為第1導(dǎo)電類型的半導(dǎo)體基板的情 況，但并不受該例子的任何限定。還可以使用在n型的硅基板上具有p
型的阱的結(jié)構(gòu)來作為第1導(dǎo)電類型的半導(dǎo)體基板。另外，還可以設(shè)第1
導(dǎo)電類型為n型，設(shè)第2導(dǎo)電類型為p型。
參照圖2和圖3說明本發(fā)明的半導(dǎo)體非易失性存儲器中有無電荷蓄 積的判斷方法。圖2是用于說明參照圖1說明的半導(dǎo)體非易失性存儲器 中有無電荷蓄積的判斷方法的示意圖。并且圖3是示意性地表示參照圖1 說明的半導(dǎo)體非易失性存儲器中的閾下特性的圖。在圖3中在橫軸上取 柵電壓Vg (V)來表示，在縱軸上用對數(shù)存儲器取漏極一源極間電流Ids (A)來表示。
在圖3中，用曲線I表示在第1和第2電荷蓄積部40a和40b雙方 中都沒有蓄積電荷時的漏極一源極間電流Ids。并且，用曲線II表示僅在 第2電荷蓄積部40b中蓄積有電荷時的漏極一源極間電流Ids。而且用曲 線III表示僅在第1電荷蓄積部40a中蓄積有電荷時的漏極一源極間電流 Ids。
圖2 (A)表示在第1和第2電荷蓄積部40a和40b中都沒有蓄積電 子(電荷)時的狀態(tài)。此時第2電阻變化部22b的電阻值不上升。在圖3 中用曲線I表示此時的漏極一源極間電流Ids。
與此相對，圖2 (B)表示僅在第2電荷蓄積部40b中蓄積有電子(電 荷)的情況。此時，僅在第2電荷蓄積部40b中蓄積有電子(電荷)的 情況下，正電荷被距蓄積有電子(電荷)的部分最近的、硅基板20的第 2電阻變化部22b所激發(fā)。在該結(jié)構(gòu)中，電荷蓄積氮化膜42形成為平行 于階梯部28的側(cè)壁的平板狀，由于在平坦區(qū)域25的上表面上不具有平 行于該上表面的部分，所以主要在階梯部28的側(cè)壁的部分上激發(fā)起正電 荷。
通過所激發(fā)的正電荷，與第2電荷蓄積部40b對置的第2電阻變化 部22b的電阻值上升。在以第2電荷蓄積部40b為讀取對象的情況下， 設(shè)與第2電荷蓄積部40b相鄰的第2雜質(zhì)擴散區(qū)域(源極)24b為接地電 位，設(shè)隔著柵極34而處于相反側(cè)的第1雜質(zhì)擴散區(qū)域(漏極)24a為正 電位。此時，蓄積在第2電荷蓄積部40b中的電荷使對置的第2電阻變 化部22b激發(fā)起正電荷。通過該所激發(fā)的正電荷，與第2電荷蓄積部40b
對置的第2電阻變化部22b的電阻值上升，漏極一源極間電流Ids相比于
第1和第2電荷蓄積部40a和40b中都沒有蓄積電子(電荷)時而下降 (在圖3中用II表示)。
有無該第2電荷蓄積部40b的電荷蓄積成為漏極一源極間電流之差 (△Ids),通過該漏極一源極間電流之差而區(qū)分"0"和"1"的數(shù)據(jù)。 圖2 (C)是表示僅在隔著柵極34而與讀取數(shù)據(jù)的對象的第2電荷 蓄積部40b處于相反側(cè)的第1電荷蓄積部40a上蓄積有電子(電荷)的 情況的圖。
在第1電荷蓄積部40a上蓄積有電子(電荷)的情況也同樣地使對 置的第1電阻變化部22a激發(fā)起正電荷。但是，施加給第1主電極36a 的正電壓和階梯部28之間的電場的方向由于與蓄積在第1電荷蓄積部 40a中的電子(電荷)所形成的電場方向相反，所以可以認(rèn)為抵消了電子
(電荷)所形成的電場。其結(jié)果，如果對第1主電極36a施加正電壓， 則可以減少由蓄積在第1電荷蓄積部40a中的電子(電荷)所激發(fā)的正 電荷，因此，可以減少第1電阻變化部22a的電阻值的變動。即，在第2 電荷蓄積部40b上蓄積有電子(電荷)的狀態(tài)(在圖3中用II表示。)和 在第2電荷蓄積部40b上沒有蓄積電子(電荷)、且第1電荷蓄積部40a 上蓄積有電荷的狀態(tài)(在圖3中用m表示。)下，漏極一源極間電流Ids 之差(Aids')相對于Aids而難以變小。
根據(jù)上述半導(dǎo)體存儲裝置，電荷蓄積部在被硅基板的階梯部和主電 極所夾持的位置上與主電極和階梯部分別相鄰地設(shè)置。而且，主電極和 與該主電極相鄰的電荷蓄積部上所形成的電荷蓄積氮化膜之間的距離是 恒定的。
此時，由于施加給主電極的正電壓和階梯部之間的電場與蓄積在電 荷蓄積部中的電子(電荷)所形成的電場的方向相反，所以可以認(rèn)為抵 消了電子(電荷)所形成的電場。其結(jié)果，如果對主電極施加正電壓， 則可以減少由蓄積在與被施加了正電壓的主電極相鄰的電荷蓄積部中的 電子(電荷)所激發(fā)的正電荷。
因此可以抑制由蓄積在電荷蓄積氮化膜中的電子(電荷)對電阻變
化部所激發(fā)的電場，能防止電阻變化部中的電阻上升。 (半導(dǎo)體存儲裝置的制造方法) 參照圖4至圖14說明本發(fā)明的半導(dǎo)體非易失性存儲器的制造方法。 ,4至圖14是用于說明本發(fā)明的半導(dǎo)體非易失性存儲器的制造方法的工
序圖。圖4 (A)是形成有元件分離膜的硅基板的概要平面圖。圖4 (B) 是表示沿著圖4 (A)的X-X'線切取的切斷截面的圖。圖4 (C)是表示 沿著圖4 (A)的Y-Y'線切取的切斷截面的圖。同樣地，圖5 (A)、圖6 (A)、圖7 (A)、圖8 (A)、圖9 (A)、圖10 (A)、圖11 (A)、圖12 (A)、圖13 (A)和圖14 (A)是在各工序中形成的結(jié)構(gòu)體的概要平面 圖。圖5 (B)、圖6 (B)、圖7 (B)、圖8 (B)、圖9 (B)、圖10 (B)、 圖11 (B)、圖12 (B)、圖13 (B)和圖14 (B)分別是表示沿著圖5 (A)、 圖6 (A)、圖7 (A)、圖8 (A)、圖9 (A)、圖10 (A)、圖11 (A)、圖 12 (A)、圖13 (A)和圖14 (A)的X-X'線切取的切斷截面的圖。圖5 (C)、圖6 (C)、圖7 (C)、圖8 (C)、圖9 (C)、圖10 (C)、圖11 (C)、 圖12 (C)、圖13 (C)和圖14 (C)分別是表示沿著圖5 (A)、圖6 (A)、 圖7 (A)、圖8 (A)、圖9 (A)、圖10 (A)、圖11 (A)、圖12 (A)、 圖13 (A)和圖14 (A)的Y-Y'線切取的切斷截面的圖。
本發(fā)明的半導(dǎo)體非易失性存儲器的制造方法具有依次執(zhí)行的下面的 工序。
首先準(zhǔn)備p型的硅基板20作為第1導(dǎo)電類型的半導(dǎo)體基板。在該硅 基板20的一個主表面?zhèn)壬侠缤ㄟ^STI法形成元件分離膜21。另外，還 可以通過LOCOS法形成元件分離膜21。元件分離膜21在第1方向上延 伸設(shè)置有多個，在與第1方向正交的第2方向上以一定寬度和一定間隔 平行地排列而成。而且，作為p型的硅基板，也可以使用在n型的基板 上具有p型的阱的結(jié)構(gòu)的硅基板(圖4 (A)、 (B)和(C))。
接著在硅基板20的一個主表面20a上依次層疊柵極氧化膜、導(dǎo)電膜 和第l氮化硅膜。為此首先例如通過熱氧化來形成柵極氧化膜31。接著 例如通過CVD (ChemicalVoporDeposition,化學(xué)氣相沉積)法將導(dǎo)電膜 形成為堆積了聚硅氧垸的聚硅氧烷膜。然后例如通過CVD法形成第1氮
化硅膜。
下面設(shè)定在第2方向上延伸、平行且等間隔的直線帶狀的階梯區(qū)域
27。此時，將階梯區(qū)域27間的區(qū)域設(shè)定為平坦區(qū)域25。
接著對第1氮化硅膜進行構(gòu)圖(patterning),保留階梯區(qū)域27的第
l氮化硅膜，并去除平坦區(qū)域25的氮化硅膜以形成氮化掩模70。該氮化
掩模70的形成是通過以往公知的光刻(photo Lithography)和干式蝕刻 (Dry Etching)來進行的。
進而，通過使用氮化掩模70的干式蝕刻加工聚硅氧烷膜來形成柵極
34。柵極34在第2方向上延伸設(shè)置有多個，在第l方向上以一定寬度和
一定間隔平行地排列而成。即，柵極34形成為與元件分離膜21正交(圖
5 (A)、 (B)和(C))。
接著進行使用氮化掩模70和柵極34作為掩模的干式蝕刻，去除平
坦區(qū)域25的柵極氧化膜來露出硅基板20。此時保留階梯區(qū)域27的柵極
氧化膜32。
再接著進行使用氮化掩模70和柵極34作為掩模的干式蝕刻，在硅 基板20的一個主表面上形成凹部(槽)。凹部72的底面為平行于主表面 21的平坦面，而且為平坦區(qū)域25的上表面。這些凹部72以一定寬度平 行地形成在相鄰的柵極34之間。
而且，用于形成凹部72的蝕刻可以通過來自任意合適的垂直方向的 異方性干式蝕刻來進行。通過來自垂直方向的異方性干式蝕刻，階梯部 28的側(cè)面垂直于硅基板的主表面。
通過干式蝕刻在硅基板20的平坦區(qū)域上形成凹部72，在階梯區(qū)域 上形成階梯部28。凹部72的深度、即階梯部28的平坦區(qū)域25距硅基板 20的上表面的高度需要使在后面的工序中形成的電荷蓄積氮化膜位于階 梯部28的上表面的下側(cè)。電荷蓄積氮化膜的下端位于形成在平坦區(qū)域上 的底部氧化膜的上表面上。由于底部氧化膜形成為5nm 20nm左右的厚 度，所以凹部的深度至少需要大于10nm，如果考慮蝕刻時間等，則優(yōu)選 形成為50nm左右。
接著在平坦區(qū)域25的硅基板20的上表面和階梯部28、柵極氧化膜
32和柵極34的側(cè)面上形成第1氧化硅膜45。第1氧化硅膜45例如通過 熱氧化而形成(圖6 (A)、 (B)和(C))。
接著在以俯視方式觀察硅基板20的一個主表面?zhèn)鹊那闆r下從兩側(cè) 夾住柵極34的區(qū)域上分別形成雜質(zhì)低濃度擴散層23。雜質(zhì)低濃度擴散層 23從硅基板20的平坦區(qū)域25的部分遍及階梯部28的側(cè)面28a，并且從 各自的表面21和28a起形成為恒定的厚度。為了在階梯部28的側(cè)面28a 的區(qū)域部分上形成雜質(zhì)低濃度擴散層，需要將n型雜質(zhì)作為第2導(dǎo)電類 型從傾斜于平坦區(qū)域25的鉛直方向的方向進行注入(在圖7 (B)中用 箭頭I表示)。此處，將砷(As)作為雜質(zhì)以lxlO"個/cn^左右的濃度進 行注入。這樣，這些雜質(zhì)低濃度擴散層23沿著階梯部28中的露出于凹 部72的側(cè)面28a從階梯部28的頂面向下方延伸，然后形成為向沿著凹 部72的底面相鄰的階梯部28的側(cè)面28a延伸(圖7 (A)、 (B)和(C))。
然后通過CVD法在第1氧化硅膜45上形成氮化硅膜。之后進行以 往公知的干式蝕刻，去除平坦區(qū)域25上的與第1主表面平行的部分上的 第2氮化硅膜的部分。其結(jié)果，第2氮化硅膜被加工為平行于階梯部28 的側(cè)面的平板狀，作為電荷蓄積氮化膜42而保留(圖8(A)、(B)和(C))。
接著在平坦區(qū)域25的硅基板20上形成雜質(zhì)擴散區(qū)域24。此處，使 用氮化掩模70和電荷蓄積氮化膜42作為掩模將n型雜質(zhì)作為第2導(dǎo)電 類型從平坦區(qū)域25的鉛直方向進行注入(在圖9 (B)中用箭頭II表示)。 例如，將As作為雜質(zhì)以lxlO。個/cmS左右的濃度進行注入。通過注入 As，從而在作為雜質(zhì)低濃度擴散層23的、平坦區(qū)域25的部分上形成雜 質(zhì)擴散區(qū)域24。而且作為雜質(zhì)低濃度擴散層23的、未形成雜質(zhì)擴散區(qū)域 24的區(qū)域部分成為電阻變化部22 (圖9 (A)、 (B)和(C))。
然后通過CVD法形成第2氧化硅膜80，之后例如通過CMP法而進 行平坦化。第2氧化硅膜形成在雜質(zhì)擴散區(qū)域24、氮化掩模70和電荷蓄 積氮化膜42上，嵌入相鄰的柵極34之間(圖10 (A)、 (B)和(C))。
接著對第2氧化硅膜80進行構(gòu)圖，在元件分離區(qū)域29a上形成氧化 掩模82。在該工序中，通過光刻和干式蝕刻保留第2氧化硅膜80的元件 分離膜21上的部分，去除其他部分而形成開口部83。將該蝕刻進行到露
出雜質(zhì)擴散區(qū)域24為止(圖ll (A)、 (B)和(C))。
并且，氧化掩模82形成為從一個階梯區(qū)域起經(jīng)由在第1方向上相鄰 的其他階梯區(qū)域而在第1方向上延伸的條狀。氧化掩模82覆蓋隔著階梯 區(qū)域相鄰的平坦區(qū)域中的一方，露出另一方。而且，該氧化掩模覆蓋隔 著主動區(qū)域相鄰的元件分離區(qū)域中的一方，露出另一方。
下面通過CVD法在電荷蓄積氮化膜42上形成頂部氧化膜43，通過 來自垂直方向的異方性蝕刻進行加工(圖12 (A)、 (B)和(C))。并且 此時，在氧化掩模82的側(cè)壁上也形成氧化硅膜85。
然后通過CVD法以嵌入被平坦區(qū)域25上的電荷蓄積部40所夾持的 區(qū)域中的方式堆積鎢(W)而形成導(dǎo)電膜35 (圖13 (A)、 (B)和(C))。
接著通過CMP去除鎢的導(dǎo)電膜35和氧化掩模82，露出氮化掩模70 (圖14 (A)、 (B)禾卩(C))。
如上在硅基板20上的溝道方向整個區(qū)域上與柵極34平行地形成電 荷蓄積部40和主電極36。
形成主電極36之后的層間絕緣膜和金屬布線的形成由于可以使用 以往公知的方法進行所以省略其說明。
根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法，通過使用氧化掩模的蝕刻來 形成用于嵌入導(dǎo)電膜的開口部。如果通過進行通常的光刻和干式蝕刻來 形成矩形形狀的開口部，則曝光光難以集中于矩形的頂點附近，角部變 得圓鈍。與此相對，在本發(fā)明的方法中，由于形成條狀的氧化掩模，用 電荷蓄積氮化膜和氧化掩模的面勾畫出開口部，所以開口部的角不會變 圓。因此，可以使主電極與電荷蓄積氮化膜間的距離保持恒定。
另外，根據(jù)該結(jié)構(gòu)，由于成為在第2方向上夾著元件分離區(qū)域而相 鄰的存儲單元之間連接有主電極的結(jié)構(gòu)，所以不需要連接相鄰的2個主 電極的布線。
(半導(dǎo)體存儲裝置的制造方法的其他例子)
參照圖15說明本發(fā)明的半導(dǎo)體非易失性存儲器的制造方法的其他 例子。圖15是用于說明本發(fā)明的半導(dǎo)體非易失性存儲器的制造方法的工 序圖。圖15 (A)是概要平面圖。圖15 (B)是表示沿著圖15 (A)的
X-X'線切取的切斷截面的圖。圖15 (C)是表示沿著圖15 (A)的Y-Y， 線切取的切斷截面的圖。
該制造方法中氧化掩模的形狀不同，其他工序與參照圖4 圖14所 說明的上述制造方法相同。此處省略其重復(fù)說明。
此處將氧化掩模形成為在元件分離區(qū)域上連續(xù)的帶狀。
根據(jù)本發(fā)明的半導(dǎo)體裝置的制造方法的其他例子，通過使用氧化掩 模的蝕刻來形成用于嵌入導(dǎo)電膜的開口部。如果通過進行通常的光刻和 干式蝕刻來形成矩形形狀的開口部，則曝光光難以集中于矩形的頂點附 近，角部變得圓鈍。與此相對，在該方法中，由于形成帶狀的氧化掩模， 因而用電荷蓄積氮化膜和氧化掩模的面勾畫出開口部，所以開口部的角 不會變圓。因此，可以使主電極與電荷蓄積氮化膜間的距離保持恒定。
并且，根據(jù)該結(jié)構(gòu)，由于將氧化掩模形成為帶狀，所以相比于將氧 化掩模形成為條狀的情況，易于形成細(xì)微的圖形。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于，該半導(dǎo)體存儲裝置具有設(shè)定有平坦區(qū)域和相比于該平坦區(qū)域而一個主表面相對于另一個主表面的位置高的階梯區(qū)域的第1導(dǎo)電類型半導(dǎo)體基板；經(jīng)由柵極氧化膜而設(shè)置在上述階梯區(qū)域的上述半導(dǎo)體基板的一個主表面上的柵極；第2導(dǎo)電類型的第1和第2雜質(zhì)擴散區(qū)域，它們作為形成于上述半導(dǎo)體基板的一個主表面?zhèn)鹊谋韺訁^(qū)域中的、隔著上述平坦區(qū)域的一部分的上述柵極的位置上的一對雜質(zhì)擴散區(qū)域，導(dǎo)電類型與上述第1導(dǎo)電類型不同；上述第2導(dǎo)電類型的第1和第2電阻變化部，它們在上述表層區(qū)域中的上述柵極的正下方的區(qū)域部分和上述第1雜質(zhì)擴散區(qū)域和第2雜質(zhì)擴散區(qū)域之間，分別形成于從與上述平坦區(qū)域的上述第1和第2雜質(zhì)擴散區(qū)域相鄰的區(qū)域到設(shè)置于上述階梯區(qū)域的階梯部的側(cè)面的部分，且它們的雜質(zhì)濃度低于上述第1和第2雜質(zhì)擴散區(qū)域的雜質(zhì)濃度；設(shè)置于上述半導(dǎo)體基板的上述第1和第2雜質(zhì)擴散區(qū)域上的第1和第2主電極；在上述第1主電極和上述柵極之間與它們相鄰地進行了設(shè)置的第1電荷蓄積部；以及在上述第2主電極和上述柵極之間與它們相鄰地進行了設(shè)置的第2電荷蓄積部，上述第1和第2電荷蓄積部分別通過依次層疊底部氧化膜、電荷蓄積氮化膜和頂部氧化膜而構(gòu)成，上述第1主電極和設(shè)置于上述第1電荷蓄積部的電荷蓄積氮化膜之間的距離恒定，并且上述第2主電極和設(shè)置于上述第2電荷蓄積部的電荷蓄積氮化膜之間的距離恒定。
2. —種半導(dǎo)體存儲裝置的制造方法，其特征在于，該半導(dǎo)體存儲裝 置的制造方法具有執(zhí)行如下處理的步驟在第1導(dǎo)電類型半導(dǎo)體基板的一個主表面?zhèn)仍诘?方向延伸地、平行且等間隔地形成多個元件分離膜；在上述半導(dǎo)體基板的一個主表面上依次形成柵極氧化膜、導(dǎo)電膜和第1氮化硅膜；在與上述第1方向正交的第2方向延伸地、平行且等間隔地設(shè)定階梯區(qū)域，將上述階梯區(qū)域間的區(qū)域設(shè)定為平坦區(qū)域；對上述第1氮化硅膜進行構(gòu)圖，保留上述階梯區(qū)域的上述第1氮化硅膜，并除去上述平坦區(qū)域的上述第1氮化硅膜來形成氮化掩模；通過使用上述氮化掩模進行的蝕刻來對上述導(dǎo)電膜進行構(gòu)圖以形成柵極，，通過使用上述氮化掩模和柵極作為掩模進行的蝕刻來去除上述平坦區(qū)域的柵極氧化膜，并且對上述平坦區(qū)域的半導(dǎo)體基板進行凹蝕刻，在 上述半導(dǎo)體基板的一個主表面?zhèn)刃纬膳_狀的階梯部；在上述平坦區(qū)域的半導(dǎo)體基板的一個主表面上以及在階梯部、柵極氧化膜和柵極的側(cè)面上形成第1氧化硅膜；在上述半導(dǎo)體基板的隔著上述柵極的區(qū)域上，在從作為凹部的底面的平坦區(qū)域起經(jīng)由上述階梯部的側(cè)面來注入不同于上述第1導(dǎo)電類型的第2導(dǎo)電類型的雜質(zhì)而形成雜質(zhì)低濃度擴散層；在對上述階梯部、柵極氧化膜和柵極的側(cè)面的上述第1氧化硅膜上形成氮化硅膜之后對該氮化硅膜進行蝕刻，在階梯部的側(cè)面上將上述氮化硅膜加工為平板狀，形成電荷蓄積氮化膜；在作為上述雜質(zhì)低濃度擴散層的一部分的上述半導(dǎo)體基板的平坦區(qū)域的一部分上，將上述氮化掩模和電荷蓄積氮化膜作為掩模而注入上述第2導(dǎo)電類型的雜質(zhì)，從而形成雜質(zhì)擴散區(qū)域，并且將上述半導(dǎo)體基板 的表層區(qū)域中的上述柵極的正下方的區(qū)域和上述雜質(zhì)擴散區(qū)域之間的上 述雜質(zhì)低濃度擴散層的部分作為電阻變化部；在上述雜質(zhì)擴散區(qū)域、上述氮化掩模和電荷蓄積氮化膜上形成第2氧化硅膜，并使其嵌入到相鄰的柵極間；對上述第2氧化硅膜進行構(gòu)圖，在元件分離區(qū)域上形成在上述第1方向上延伸的氧化掩模，并將在上述第2方向上相鄰的氧化掩模之間的 上述電荷蓄積氮化膜所夾持的區(qū)域的半導(dǎo)體基板露出；在上述階梯部、柵極氧化膜和柵極的側(cè)面的上述電荷蓄積氮化膜上形成頂部氧化膜；以及在上述露出的半導(dǎo)體基板上形成主電極。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置的制造方法，其特征在于， 按照從一個階梯區(qū)域起經(jīng)由在上述第1方向上相鄰的其他階梯區(qū)域而在上述第1方向上延伸的條狀來形成上述氧化掩模，上述氧化掩模覆蓋相鄰的平坦區(qū)域中的一方，將另一方露出， 上述氧化掩模覆蓋相鄰的元件分離區(qū)域中的一方，將另一方露出。
4. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置的制造方法，其特征在于， 按照在元件分離區(qū)域上連續(xù)的帶狀來形成上述氧化掩模。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲裝置及其制造方法，該半導(dǎo)體存儲裝置通過抑制蓄積在并非讀取對象的電荷蓄積部中的電子(電荷)導(dǎo)致的漏極—源極間電流的降低，在讀取對象的電荷蓄積部中，將蓄積有電子(電荷)的狀態(tài)和沒有蓄積電子(電荷)的狀態(tài)下的漏極-源極電流之差保持得較大。作為解決手段，該半導(dǎo)體存儲裝置具有半導(dǎo)體基板、柵電極、第1和第2雜質(zhì)擴散區(qū)域、第1和第2電阻變化部、第1和第2主電極以及第1和第2電荷蓄積部。第1和第2電荷蓄積部構(gòu)成為分別按順序?qū)盈B底部氧化膜、電荷蓄積氮化膜以及頂部氧化膜。另外，第1主電極和設(shè)置于第1電荷蓄積部的電荷蓄積氮化膜之間的距離恒定，而且，第2主電極和設(shè)置于第2電荷蓄積部的電荷蓄積氮化膜之間的距離恒定。
文檔編號H01L27/115GK101174634SQ20071011265
公開日2008年5月7日 申請日期2007年6月26日 優(yōu)先權(quán)日2006年10月31日
發(fā)明者水越俊和 申請人:沖電氣工業(yè)株式會社