專利名稱：半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括靜電放電(Electro Static Discharge)保護(hù)元件 的半導(dǎo)體集成電路裝置。
背景技術(shù)：
高集成化正在隨著元件的微細(xì)化和高密度化而不斷地深入，半導(dǎo)體集 成電路裝置也越來越承受不了由于靜電放電(以下稱其為"浪涌")造成的 損傷。例如，輸入電路、輸出電路、輸出入電路、內(nèi)部電路等元件會(huì)由于 從外部連接用墊侵入的浪涌遭到破壞，元件性能下降的可能性就很大。于 是，在半導(dǎo)體集成電路裝置中，在外部連接用墊與輸入電路、輸出電路、 輸出入電路或者內(nèi)部電路之間設(shè)置了用以保護(hù)該半導(dǎo)體集成電路裝置不受 浪涌破壞的靜電放電(ESD)保護(hù)元件。
圖8 (a)和圖8 (b)是顯示現(xiàn)有的靜電放電保護(hù)元件的結(jié)構(gòu)的圖。 圖8 (a)是平面圖，圖8 (b)是沿著圖8 (a)的Vlllb—VIIIb剖開的 剖面圖(參看例如專利文件1)。
在形成于半導(dǎo)體襯底的阱區(qū)域110內(nèi)，隔著絕緣隔離區(qū)域113對(duì)峙著 形成有導(dǎo)電型與阱區(qū)域110相反的擴(kuò)散層lll和導(dǎo)電型與阱區(qū)域110相同 的112。擴(kuò)散層111、 112上形成有多個(gè)接觸區(qū)域114、 115,擴(kuò)散層111、 112經(jīng)由形成在層間絕緣膜120內(nèi)的柱塞121分別連接在電極122上。而 且，連接在擴(kuò)散層111上的電極121連接在外部連接用墊123上；連接在 擴(kuò)散層112上的電極122連接在電源上或者接地。
若浪涌從外部連接用墊123侵入，則由阱區(qū)域IOO和擴(kuò)散層111形成 的二極管導(dǎo)通，從外部侵入的浪涌逃到了連接在擴(kuò)散層112的電源或者接 地線上，而能夠保護(hù)被保護(hù)電路。
《專利文獻(xiàn)1》 特開平2 — 58262號(hào)公報(bào)

發(fā)明內(nèi)容
一發(fā)明要解決的問題一
近年來，伴隨著電腦、路由器、周邊電子器械等的高速化、多功能化，
所需要的就是傳送速度在lGHz級(jí)的高速接口，但在形成有用于高速接口 的保護(hù)元件的情況下，有對(duì)傳送數(shù)據(jù)的波形造成影響之虞。也就是說，保 護(hù)元件中會(huì)由于輸入到高速接口的信號(hào)而誘發(fā)位移電流。因?yàn)樵撐灰齐娏?的大小與保護(hù)元件的電容和輸入信號(hào)的頻率之積成正比，所以若信號(hào)的頻 率變大，則對(duì)傳送數(shù)據(jù)的影響就是不可忽視的了。
為了抑制這樣的影響，就有必要使保護(hù)元件的電容小一些。而為了實(shí) 電容小一些，就需要在圖8所示的現(xiàn)有保護(hù)二極管中使擴(kuò)散層111的面積 'J、一些。但若使擴(kuò)散層111的面積小一些，則對(duì)浪涌的放電能力就下降， 也就發(fā)揮不出現(xiàn)有的保護(hù)被保護(hù)元件的功能了。換句話說，低輸入電容和 高ESD耐量成折衷(trad off)關(guān)系。未能實(shí)現(xiàn)適用于高速接口的具有低 輸入電容且高ESD耐量這兩種特性的ESD保護(hù)元件。
本發(fā)明正是為解決上述問題而研究開發(fā)出來的，其目的在于提供一 種包括結(jié)構(gòu)筒單、低輸入電容且高ESD耐量的靜電放電保護(hù)元件的半導(dǎo) 體集成電路裝置。
一用以解決問題的技術(shù)方案一
為達(dá)成所述目的，本發(fā)明中的靜電放電保護(hù)元件采用的是，用導(dǎo)電型 與形成在阱區(qū)域內(nèi)且是二極管的一個(gè)構(gòu)成要素的擴(kuò)散層相反(與阱區(qū)域的 導(dǎo)電型相同)的擴(kuò)散層將所述形成在阱區(qū)域內(nèi)且是二極管的一個(gè)構(gòu)成要素 的擴(kuò)散層的周圍包圍起來的結(jié)構(gòu)。換句話說，本發(fā)明所涉及的半導(dǎo)體集成 電路裝置是一種包括靜電放電保護(hù)元件的半導(dǎo)體集成電路裝置。靜電放電 保護(hù)元件，包括由形成在半導(dǎo)體襯底的第一導(dǎo)電型阱區(qū)域與形成在阱區(qū) 域的第二導(dǎo)電型第一擴(kuò)散層構(gòu)成的二極管，第一擴(kuò)散層的周圍被形成在所 述阱區(qū)域內(nèi)的第一導(dǎo)電型第二擴(kuò)散層包圍著，在所迷第一擴(kuò)散層的表面形 成有連接在輸出入端子的第一接觸區(qū)域，在所述第二擴(kuò)散層的表面形成有 連接在基準(zhǔn)電壓端子的第二接觸區(qū)域。
釆用這樣的結(jié)構(gòu)后，能夠使第一擴(kuò)散層和第二擴(kuò)散層的相向部分的長(zhǎng) 度大一些。于是，即使使構(gòu)成二極管的第一擴(kuò)散層和阱區(qū)域的結(jié)面積小一
些，也能夠?qū)⑶秩氲捷敵鋈攵俗拥睦擞侩娏鞣烹姷綄⒌?一擴(kuò)散層的周圍包
圍起來的第二擴(kuò)散層中。結(jié)果是，能夠?qū)崿F(xiàn)包括低輸入電容且高ESD耐
量的靜電放電保護(hù)元件的半導(dǎo)體集成電路裝置。
因?yàn)槔擞侩娏鞅粚⒌?一 擴(kuò)散層的周圍包圍起來的第二擴(kuò)散層吸收，所 以能夠防止在靜電放電保護(hù)元件與布置在靜電放電保護(hù)元件周圍的
CMOS電路之間所產(chǎn)生鎖定(latch up)。
在某一理想的實(shí)施例中，在所述第一擴(kuò)散層和第二擴(kuò)散層之間形成有 絕緣隔離區(qū)域。這樣一來，即使形成將第一擴(kuò)散層的周圍包圍起來的第二 擴(kuò)散層，也不會(huì)在第一擴(kuò)散層和第二擴(kuò)散層之間形成PN結(jié)，從而能夠抑 制靜電放電保護(hù)元件的輸入電容增加。
在某一理想的實(shí)施例中，最好是，所述第一擴(kuò)散層呈長(zhǎng)方形，第二接 觸區(qū)域，僅僅形成在與第一擴(kuò)散層的長(zhǎng)邊相向的部位。第二接觸區(qū)域的端 部的位置與沿著第一擴(kuò)散層的長(zhǎng)邊方向形成的第一接觸區(qū)域的端部的位置 對(duì)齊。這樣一來，能夠防止浪涌電流集中在第一接觸區(qū)域的端部，從而能 夠?qū)崿F(xiàn)高可靠性、低輸入電容、高ESD耐量的靜電放電保護(hù)元件。
在某一理想的實(shí)施例中，最好是，所述第一擴(kuò)散層呈長(zhǎng)方形，沿著第 一擴(kuò)散層的長(zhǎng)邊方向形成的第一接觸區(qū)域的端部的面積比其它部位大。這 樣一來，能夠防止浪涌電流集中在第一接觸區(qū)域的端部，從而能夠?qū)崿F(xiàn)高 可靠性、低輸入電容、高ESD耐量的靜電放電保護(hù)元件。
在某一理想的實(shí)施例中，最好是，所述第一擴(kuò)散層呈長(zhǎng)方形，與第一 擴(kuò)散層的短邊相向的第二擴(kuò)散層的寬度比與第 一擴(kuò)散層的長(zhǎng)邊相向的第二 擴(kuò)散層的寬度窄。這樣一來，能夠縮短第二擴(kuò)散層中的浪涌電流的路徑， 從而能夠?qū)崿F(xiàn)高可靠性、低輸入電容、高ESD耐量的靜電放電保護(hù)元件。
在某一理想的實(shí)施例中，最好是，所述第一擴(kuò)散層呈長(zhǎng)方形，第一擴(kuò) 散層的長(zhǎng)邊一側(cè)的第 一擴(kuò)散層與第二擴(kuò)散層的間隔比第 一擴(kuò)散層的短邊一 側(cè)的第一擴(kuò)散層與所述第二擴(kuò)散層的間隔窄。這樣一來，能夠?qū)⒌诙U(kuò)散 層中的浪涌電流的路徑縮短，從而能夠?qū)崿F(xiàn)高可靠性、低輸入電容、高ESD 耐量的靜電放電保護(hù)元件。
在某一理想的實(shí)施例中，最好是，所迷第一擴(kuò)散層分割形成為多個(gè)擴(kuò) 散區(qū)域，第二擴(kuò)散層也形成在分割的擴(kuò)散區(qū)域之間，分割的擴(kuò)散區(qū)域以一
定的間隔布置著。這樣一來，能夠?qū)⒌谝粩U(kuò)散層和第二擴(kuò)散層的相向部分
的長(zhǎng)度增長(zhǎng)，從而能夠?qū)崿F(xiàn)ESD耐量進(jìn)一步增大了的低輸入電容靜電放
電保護(hù)元件。 一發(fā)明的效果一
根據(jù)本發(fā)明所涉及的半導(dǎo)體集成電路裝置，通過將第一擴(kuò)散層和第二
擴(kuò)散層的相向部分的長(zhǎng)度增長(zhǎng)，即能夠?qū)崿F(xiàn)包括低輸入電容且高ESD耐 量的靜電放電保護(hù)元件的半導(dǎo)體集成電路裝置。
附圖的筒單說明
圖l是顯示本發(fā)明的第一個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的圖，圖1 (a)是平面圖，圖1 (b)是沿圖1 (a)中 的Ib — Ib剖開的剖面圖。
圖2是顯示本發(fā)明的第二個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。
圖3是顯示本發(fā)明的第三個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。
圖4是顯示本發(fā)明的第四個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。
圖5是顯示本發(fā)明的第五個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。
圖6是顯示本發(fā)明的第六個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。
圖7是顯示本發(fā)明的第六個(gè)實(shí)施例的變形例中的靜電放電保護(hù)元件的 結(jié)構(gòu)的平面圖。
圖8是顯示現(xiàn)有的靜電放電保護(hù)元件的結(jié)構(gòu)的圖，圖8(a)是平面圖， 圖8 (b)是沿著圖8 (a)的VIIIb — VIIIb剖開的剖面圖。
具體實(shí)施例方式
下面，參考


本發(fā)明的實(shí)施例。在以下附圖中，為了簡(jiǎn)化說明， 用同一個(gè)符號(hào)來表示實(shí)質(zhì)上具有相同功能的構(gòu)成要素。補(bǔ)充說明一下，本
發(fā)明并不限于以下實(shí)施例。 (第一個(gè)實(shí)施例)
圖1 (a)和圖1 (b)是顯示本發(fā)明的第一個(gè)實(shí)施例中的半導(dǎo)體集成 電路裝置的靜電放電保護(hù)元件的結(jié)構(gòu)的圖，圖1 (a)是平面圖，圖1 (b) 是沿圖1 (a)中的Ib — Ib剖開的剖面圖。
如圖1 (1)和圖1 (b)所示，在半導(dǎo)體襯底(未示)的表面形成有 例如離子注入下n型雜質(zhì)離子的摻雜量是1E13cnr2的n型阱區(qū)域10， 在阱區(qū)域10內(nèi)又形成有例如離子注入下p雜質(zhì)離子的摻雜量是1El5crrr2 的p型第一擴(kuò)散層11，由該阱區(qū)域10和笫一擴(kuò)散層11構(gòu)成是保護(hù)元件 的二極管。
為了將第一擴(kuò)散層11的周圍包圍起來，例如離子注入下n雜質(zhì)離子 的摻雜量是1E15cnr2的n型(與阱區(qū)域10的導(dǎo)電型相同)第二擴(kuò)散層 12形成在阱區(qū)域10內(nèi)。而且，在第一擴(kuò)散層ll和第二擴(kuò)散層12之間形 成有由例如氧化膜形成的絕緣隔離區(qū)域13。這里，絕緣隔離區(qū)域13形成 得比第一擴(kuò)散層11和第二擴(kuò)散層12深。
在第一擴(kuò)散層11的表面形成有第一接觸區(qū)域14，第一接觸區(qū)域14 經(jīng)由形成在層間絕緣膜20內(nèi)的接觸柱塞21連接在輸出入端子(外部連接 用墊)23上。同樣，在第二擴(kuò)散層12的表面形成有第二接觸區(qū)域15，第 二接觸區(qū)域15經(jīng)由形成在層間絕緣膜20內(nèi)的接觸柱塞21連接在基準(zhǔn)電 壓端子(例如電源端子或者接地端子)上。補(bǔ)充說明一下，這里，第一接 觸區(qū)域14及第二接觸區(qū)域15分別形成為多個(gè)分割的接觸區(qū)域，除此以外， 第一接觸區(qū)域14及第二接觸區(qū)域15，還可以不分割，而是各自形成為一 個(gè)連起來的接觸區(qū)域，或者是，在對(duì)應(yīng)于第一擴(kuò)散層11的每一條邊的第 二擴(kuò)散層12內(nèi)，沿著每一條邊形成一個(gè)連起來的區(qū)域作為第二接觸區(qū)域 15。
這樣，通過形成將構(gòu)成二極管的第一擴(kuò)散層11的周圍包圍起來的第 二擴(kuò)散層12，便能夠使第一擴(kuò)散層11和第二擴(kuò)散層12的相向部分的長(zhǎng) 度大一些。即使使第一擴(kuò)散層11和阱區(qū)域10的結(jié)面積小一些，也能夠?qū)?侵入輸出入端子23的浪涌電流放電到將第一擴(kuò)散層的周圍包圍起來的第 二擴(kuò)散層12中。結(jié)果是，即使使靜電放電保護(hù)元件的輸入電容減少，也
不會(huì)使對(duì)浪涌的放電能力下降。換句話說，通過采用如圖1 (a)和圖1 (b) 所示的靜電放電保護(hù)元件的結(jié)構(gòu)，便能夠?qū)崿F(xiàn)具有低輸入電容和高ESD 耐量這兩個(gè)特性的ESD保護(hù)元件。例如在圖1 (a)和圖1 (b)所示的保護(hù)元件的結(jié)構(gòu)中，在使n型阱 區(qū)域10的磷(P)的摻雜量為1.08El3cnr2、 p型第一擴(kuò)散層11的硼(B) 摻雜量為4.4E15crir2、表面積為0.6 x 50iim2， n型第二擴(kuò)散層12的砷 (As)的摻雜量為4.4E15cm'2、表面積為1.2 x 50im^情況下，保護(hù)元 件的輸入電容便約成為O.lpF，而且，即使將2 000V的正電荷浪涌施加 到第一擴(kuò)散層11上，浪涌電流也不會(huì)將保護(hù)元件破壞，而是經(jīng)由第二擴(kuò) 散層12放電到接地端子。如上例所述，可以說該實(shí)施例中的保護(hù)元件，是一種十分適合用作高 速接口的保護(hù)元件，兼具低輸入電容和高ESD耐量這樣的性能。因?yàn)槔擞侩娏鞅粚⒌谝粩U(kuò)散層11的周圍包圍起來的第二擴(kuò)散層12吸 收，所以能夠抑制浪涌電流傳到構(gòu)成半導(dǎo)體集成電路裝置的CMOS晶體 管中，結(jié)果是能夠有效地防止CMOS晶體管鎖定。補(bǔ)充說明一下，在該實(shí)施例中，所形成的第二擴(kuò)散層12將第一擴(kuò)散 層11的周圍包圍起來了，然而即使不完全包圍起來，也能發(fā)揮出保護(hù)本 發(fā)明中的被保護(hù)元件免遭浪涌破壞的效果、防止鎖定的效果。 (第二個(gè)實(shí)施例)圖2是顯示本發(fā)明的第二個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。與圖1 (a)和圖1 (b)所示的保護(hù)元件相 比所不同的地方，僅僅是接觸區(qū)域14、 15的布置情況不同。第一擴(kuò)散層 11和第二擴(kuò)散層12的結(jié)構(gòu)相同。圖1 (a)所示的第一、第二接觸區(qū)域14、 15的布置情況下，當(dāng)浪涌 侵入輸出入端子23時(shí)，便有浪涌電流集中在形成在第一擴(kuò)散層11的第一 接觸區(qū)域14的兩端，第一接觸區(qū)域14的一部分被破壞之虞。結(jié)果是，有 保護(hù)元件的浪涌耐量下降、可靠性降低之虞。這里，為了防止這樣的浪涌電流的集中，如圖2所示，在該實(shí)施例的 保護(hù)元件是這樣的結(jié)構(gòu)，讓第二接觸區(qū)域15僅形成在與第一擴(kuò)散層11的 長(zhǎng)邊相向的部位。釆用這樣的結(jié)構(gòu)以后，侵入第一擴(kuò)散層11的浪涌電流
便會(huì)流入形成在與第一擴(kuò)散層11的長(zhǎng)邊相向的兩個(gè)方向的第二擴(kuò)散層12 的第二接觸區(qū)域15中，放出到電源端子或者接地端子，因此能夠防止浪 涌電流集中在第一接觸區(qū)域14的兩端。這樣一來，便能夠?qū)崿F(xiàn)高可靠性、 低輸入電容、高ESD耐量的靜電放電保護(hù)元件。補(bǔ)充說明一下，如圖2所示，為了有效地防止浪涌電流的集中，最好 是，將第二接觸區(qū)域15的端部15a的位置與沿著第一擴(kuò)散層11的長(zhǎng)邊方 向形成的第一接觸區(qū)域14的兩端14a的位置對(duì)齊。這里，第一接觸區(qū)域 14及第二接觸區(qū)域15分別形成為多個(gè)分割的接觸區(qū)域，除此以外，第一 接觸區(qū)域14及第二接觸區(qū)域15，還可以不分割而是各自形成為一個(gè)連起 來的接觸區(qū)域。(第三個(gè)實(shí)施例)圖3是顯示本發(fā)明的第三個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。與圖1 (a)和圖1 (b)所示的保護(hù)元件相 比所不同的地方，僅僅是第一、第二接觸區(qū)域14、 15的布置情況不同。 第一擴(kuò)散層11和第二擴(kuò)散層12的結(jié)構(gòu)相同。實(shí)施例中的保護(hù)元件，即使浪涌電流集中在第一接觸區(qū)域14的兩端 也能夠防止浪涌耐量下降。如圖3所示，結(jié)構(gòu)是這樣的使沿著第一擴(kuò)散 層11的長(zhǎng)邊方向形成的第一接觸區(qū)域14的端部14b比其它部位的面積 大。采用這樣的結(jié)構(gòu)后，即使浪涌電流集中到第 一 接觸區(qū)域14的端部14b ， 也會(huì)因?yàn)槎瞬?4b的面積比其它部位的面積大，而能夠防止接觸區(qū)域遭到 破壞。結(jié)果是，便能夠?qū)崿F(xiàn)高可靠性、低輸入電容、高ESD耐量的靜電 放電保護(hù)元件。補(bǔ)充說明一下，如圖3所示，在讓第一接觸區(qū)域14分割形成為多個(gè) 接觸區(qū)域的情況下，只要使第一擴(kuò)散層11端部的第一接觸區(qū)域14b的面 積比其它分割的第一接觸區(qū)域14的面積大即可。而且，在不分割而形成 為一個(gè)連起來的接觸區(qū)域的情況下，只要使兩端部位的面積大于其它部位 即可。還可以在第一擴(kuò)散層11的端部增加要布置的分割且大小相等的接 觸區(qū)域的個(gè)數(shù)來代替使面積增大這一做法。 (第四個(gè)實(shí)施例)圖4是顯示本發(fā)明的第四個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。與圖2所示的保護(hù)元件相比，僅僅是第二擴(kuò)散層12的形狀不同，其它結(jié)構(gòu)相同。如圖2所示，通過讓第二接觸區(qū)域15僅形成在與第一擴(kuò)散層11的長(zhǎng) 邊相向的部位，便能夠防止浪涌電流集中在第一接觸區(qū)域14的兩端。但 在自我對(duì)準(zhǔn)硅化物(SALICIDE)工序中，因?yàn)閿U(kuò)散層的電阻很低，所以 侵入第一擴(kuò)散層11的浪涌電流的一部分經(jīng)由與第一擴(kuò)散層11的短邊相向 的第二擴(kuò)散層12流入第二接觸區(qū)域15，這樣便有浪涌電流集中到第一接 觸區(qū)域14的兩端之虞。該實(shí)施例中的保護(hù)元件，是防止浪涌電流集中在所述第 一接觸區(qū)域14 兩端的元件，如圖4所示，結(jié)構(gòu)特征是使與第一擴(kuò)散層11的短邊相向 的第二擴(kuò)散層12的寬度Wl比與第一擴(kuò)散層11的長(zhǎng)邊相向的笫二擴(kuò)散層 12的寬度W2窄。采用這樣的結(jié)構(gòu)以后，便能夠使經(jīng)由與第一擴(kuò)散層11 的短邊相向的第二擴(kuò)散層12流入第二接觸區(qū)域15的浪涌電流減少，從而 能夠防止浪涌電流集中到第一接觸區(qū)域14的兩端。 (第五個(gè)實(shí)施例)圖5是顯示本發(fā)明的第五個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。與圖4所示的保護(hù)元件相比，僅僅是絕緣隔 離區(qū)域13的形狀不同，其它結(jié)構(gòu)相同。如圖4所示，使與第一擴(kuò)散層11的短邊相向的第二擴(kuò)散層12的寬度 Wl比與第一擴(kuò)散層11的長(zhǎng)邊相向的第二擴(kuò)散層12的寬度W2窄，縮短 第二擴(kuò)散層12中的浪涌電流的路徑，便能夠防止浪涌電流集中到第一接 觸區(qū)域14的兩端。但是，浪涌電流的一部分會(huì)從第一擴(kuò)散層ll流出而流 入與第一擴(kuò)散層11的短邊相向的第二擴(kuò)散層12中，這是不能完全消除的。如圖5所示，為了進(jìn)一步減少流到與第一擴(kuò)散層11的短邊相向的第 二擴(kuò)散層12的浪涌電流，實(shí)施例中的保護(hù)元件采用了這樣的結(jié)構(gòu)，讓在 第一擴(kuò)散層11的長(zhǎng)邊一側(cè)的第一擴(kuò)散層11與第二擴(kuò)散層12的間隔Dl 比在第一擴(kuò)散層11的短邊一側(cè)的第一擴(kuò)散層11與第二擴(kuò)散層12的間隔 D2窄。采用這樣的結(jié)構(gòu)以后，便能夠使從第一擴(kuò)散層ll流出而流入與第 一擴(kuò)散層11的短邊相向的第二擴(kuò)散層12中的浪涌電流進(jìn)一步減少。 (第六個(gè)實(shí)施例)
圖6是顯示本發(fā)明的第六個(gè)實(shí)施例中的半導(dǎo)體集成電路裝置的靜電放 電保護(hù)元件的結(jié)構(gòu)的平面圖。圖l所示的保護(hù)元件的特征是第一擴(kuò)散層11分割形成為多個(gè)擴(kuò)散區(qū)域lla。這時(shí)，第二擴(kuò)散層12也形成為分割的擴(kuò)散 區(qū)域12a。采用這樣的結(jié)構(gòu)后，便能夠使第一擴(kuò)散層lla與第二擴(kuò)散層12、 12a 的相向部分的長(zhǎng)度進(jìn)一步增長(zhǎng)，從而能夠?qū)崿F(xiàn)ESD耐量進(jìn)一步提高了的 低輸入電容的靜電放電保護(hù)元件。補(bǔ)充說明一下，在該實(shí)施例中，將第一擴(kuò)散層11分割形成為多個(gè)擴(kuò) 散區(qū)域lla的方法有很多種。例如，分割形成的擴(kuò)散區(qū)域lla既可以是正 方形，也可以是長(zhǎng)方形，或者是圖7所示的多角形。已分割的擴(kuò)散區(qū)域lla 并不限于圖6、圖7所示的排列成一行，排列成多行也是沒問題的。另夕卜， 為了使浪涌電流的路徑分布均勻，最好是以一定的間隔布置分割的擴(kuò)散區(qū) 域lla。如上所述，利用最理想的實(shí)施例說明了本發(fā)明，但這樣的4叉述并不是 限定事項(xiàng)，當(dāng)然還可以估i出各種各樣的改變。例如，在所述實(shí)施例中，使 阱區(qū)域10、第一擴(kuò)散層11以及第二擴(kuò)散層12分別為n型、p型以及n 型，當(dāng)然，使它們分別為相反的導(dǎo)電型也是沒問題的。另外，這里，使第 一擴(kuò)散層11的形狀是長(zhǎng)方形，不僅如此，例如就是使長(zhǎng)邊一側(cè)的兩端部 成為在該兩端部的面積比其它部位大的形狀，也能防止浪涌電流集中在兩 端部。一產(chǎn)業(yè)實(shí)用性一本發(fā)明，對(duì)于包括低輸入電容且高ESD耐量的靜電放電保護(hù)元件的 半導(dǎo)體集成電路裝置很有效。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，包括靜電放電保護(hù)元件，所述靜電放電保護(hù)元件，包括由形成在半導(dǎo)體襯底的第一導(dǎo)電型阱區(qū)域與形成在所述阱區(qū)域的第二導(dǎo)電型第一擴(kuò)散層構(gòu)成的二極管，其特征在于所述第一擴(kuò)散層的周圍被形成在所述阱區(qū)域內(nèi)的第一導(dǎo)電型第二擴(kuò)散層包圍著，在所述第一擴(kuò)散層的表面形成有連接在輸出入端子的第一接觸區(qū)域，在所述第二擴(kuò)散層的表面形成有連接在基準(zhǔn)電壓端子的第二接觸區(qū)域。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于 在所述第一擴(kuò)散層與所述第二擴(kuò)散層之間形成有絕緣隔離區(qū)域。
3. 根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體集成電路裝置，其特征在于 所述第一擴(kuò)散層呈長(zhǎng)方形，所述第二接觸區(qū)域，僅僅形成在與所述第一擴(kuò)散層的長(zhǎng)邊相向的部位。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路裝置，其特征在于 所述第二接觸區(qū)域的端部的位置與沿著所述第一擴(kuò)散層的長(zhǎng)邊方向形成的所述第一接觸區(qū)域的端部的位置對(duì)齊。
5. 根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體集成電路裝置，其特征在于 所述第一擴(kuò)散層呈長(zhǎng)方形，沿著所述第一擴(kuò)散層的長(zhǎng)邊方向形成的所述第一接觸區(qū)域的端部的面 積比其它部位大。
6. 根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體集成電路裝置，其特征在于 所述第一擴(kuò)散層呈長(zhǎng)方形，與所述第一擴(kuò)散層的短邊相向的所述第二擴(kuò)散層的寬度比與所述笫一 擴(kuò)散層的長(zhǎng)邊相向的第二擴(kuò)散層的寬度窄。
7. 根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體集成電路裝置，其特征在于 所述第一擴(kuò)散層呈長(zhǎng)方形，所述第一擴(kuò)散層的長(zhǎng)邊一側(cè)的所述第一擴(kuò)散層與所述第二擴(kuò)散層的間 隔比所述第一擴(kuò)散層的短邊一側(cè)的所述第一擴(kuò)散層與所述第二擴(kuò)散層的間 隔窄。
8. 根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體集成電路裝置，其特征在于 所述第一擴(kuò)散層，分割形成為多個(gè)擴(kuò)散區(qū)域， 在所述分割的擴(kuò)散區(qū)域之間也形成有所述第二擴(kuò)散層。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其特征在于 所述分割的擴(kuò)散區(qū)域以 一 定的間隔布置著。
10. 根據(jù)權(quán)利要求1或者2所述的半導(dǎo)體集成電路裝置，其特征在于 所述第一接觸區(qū)域和所述第二接觸區(qū)域，各自分割形成為多個(gè)接觸區(qū)
全文摘要
本發(fā)明公開了一種半導(dǎo)體集成電路裝置。以由形成在半導(dǎo)體襯底的表面的第一導(dǎo)電型阱區(qū)域10與形成在阱區(qū)域10內(nèi)的第二導(dǎo)電型第一擴(kuò)散層11構(gòu)成的二極管作保護(hù)元件，第一擴(kuò)散層11的周圍由形成在阱區(qū)域10內(nèi)的第一導(dǎo)電型第二擴(kuò)散層12包圍著，在第一擴(kuò)散層11的表面形成有與輸出入端子23連接的第一接觸區(qū)域14，在第二擴(kuò)散層12的表面形成有與基準(zhǔn)電壓端子連接的第二接觸區(qū)域15。結(jié)果是，提供一種包括結(jié)構(gòu)簡(jiǎn)單、低輸入電容且高ESD耐量的靜電放電保護(hù)元件的半導(dǎo)體集成電路裝置。
文檔編號(hào)H01L27/02GK101159262SQ200710106428
公開日2008年4月9日 申請(qǐng)日期2007年5月29日 優(yōu)先權(quán)日2006年10月3日
發(fā)明者甲上歲浩, 荒井勝也, 藪洋彰 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社