專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件及其制造方法，其中需要具有低功率損耗和高驅(qū)動(dòng)能力的低電壓操作。具體地，本發(fā)明涉及功率管理半導(dǎo)體器件例如電壓檢測(cè)器(下文稱(chēng)為VD)、電壓調(diào)整器(下文稱(chēng)為VR)或開(kāi)關(guān)調(diào)整器(下文稱(chēng)為SWR)的制造方法。
背景技術(shù)：
參考圖8A到8C解釋傳統(tǒng)技術(shù)。圖8A到8C是顯示根據(jù)傳統(tǒng)技術(shù)制造半導(dǎo)體器件的方法的工藝步驟順序的示意性截面圖。顯示具有偏移型LDD結(jié)構(gòu)的NMOS晶體管作為例子。
如圖8A所示，P型半導(dǎo)體襯底141，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率，經(jīng)受例如在1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000℃到1,200℃退火幾小時(shí)到十幾小時(shí)，以形成擴(kuò)散層或P型阱142。然后，場(chǎng)絕緣膜143，例如，具有幾千_到1μm的厚度的熱氧化膜，通過(guò)LOCOS法形成在襯底上，并且去除對(duì)應(yīng)于形成MOS晶體管的區(qū)域的部分場(chǎng)絕緣膜143，從而形成棚絕緣膜144，例如，具有10nm到100nm的厚度的熱氧化膜。P型半導(dǎo)體襯底141和P型阱142在棚絕緣膜144形成之前或之后經(jīng)受離子注入處理，從而控制其雜質(zhì)濃度。
接下來(lái)，也在圖8A中，在棚絕緣膜144上沉積多晶硅，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)，并且將多晶硅圖案化，從而獲得用作柵電極的多晶硅柵145。
隨后，例如，注入砷(As)離子，優(yōu)選劑量為1×1014原子/cm2到1×1016原子/cm2，以便減小薄層電阻以在距多晶硅柵145一定距離處形成高雜質(zhì)濃度漏區(qū)147和高雜質(zhì)濃度源區(qū)149。之后，例如，注入磷離子，優(yōu)選劑量為1×1012原子/cm2到1×1014原子/cm2，以通過(guò)使用多晶硅柵145作為掩模以自對(duì)準(zhǔn)的方式形成低雜質(zhì)濃度漏區(qū)148和低雜質(zhì)濃度源區(qū)150。
接下來(lái)，仍在圖8A中，沉積具有200nm到800nm的膜厚度的層間絕緣膜146。
接下來(lái)，如圖8B中所示，形成接觸孔150、151以連接布線(wiring)至高雜質(zhì)濃度源區(qū)149和高雜質(zhì)濃度漏區(qū)147的每一個(gè)。隨后，金屬布線通過(guò)濺射等形成并被圖案化；漏電極金屬152通過(guò)接觸孔150連接到高雜質(zhì)濃度漏區(qū)147。(參見(jiàn)例如Kazuo Maeda的“Semiconductor Process for Beginners”(日本)，KogyoChosakai Publishing，Inc.，2000年12月10日，第30頁(yè))圖9A到9E是顯示根據(jù)另一傳統(tǒng)技術(shù)用于高擊穿電壓半導(dǎo)體器件的制造方法的工藝步驟順序的示意性截面圖。顯示在漏極邊緣具有厚氧化膜的高電壓工作MOS晶體管的從柵到漏的部分結(jié)構(gòu)作為例子。
在圖9A中，P型半導(dǎo)體襯底161，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率，經(jīng)受例如在1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000℃到1,200℃退火幾小時(shí)到十幾小時(shí)，以形成擴(kuò)散層或P型阱162。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)欢鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。
然后，通過(guò)LOCOS法在襯底上形成厚氧化膜。在沉積和圖案化氮化硅膜(未示出)之后，以優(yōu)選1×1011原子/cm2到1×1013原子/cm2的劑量注入雜質(zhì)，例如磷離子，以形成例如具有0.2μm到2μm的厚度的厚氧化膜。通過(guò)這些工藝步驟，在厚氧化膜164的下面形成低雜質(zhì)濃度漏區(qū)163。
接下來(lái)，如圖9B所示，去除薄氧化膜，其后形成柵絕緣膜165。
隨后，如圖9C所示，沉積多晶硅167，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)。
然后，如圖9D所示，將多晶硅167圖案化，從而獲得用作柵電極的多晶硅柵168。
接下來(lái)，如圖9E所示，為形成高雜質(zhì)濃度源區(qū)(未示出)和高雜質(zhì)濃度漏區(qū)170，例如，注入砷(As)離子，優(yōu)選劑量為1×1014原子/cm2到1×1016原子/cm2，以降低薄層電阻。
根據(jù)按照上述的傳統(tǒng)方法制造的半導(dǎo)體器件，以較低的雜質(zhì)濃度形成漏區(qū)以確保高結(jié)擊穿電壓、表面擊穿電壓、快回電壓(snap back voltage)或低碰撞電離率，導(dǎo)致了ESD抗擾性的降低，其可能最終導(dǎo)致ESD抗擾性降到標(biāo)準(zhǔn)以下的情形。而且還出現(xiàn)了大量漏極電流在低雜質(zhì)濃度區(qū)域中引起自加熱的現(xiàn)象，尤其是在具有高電阻的部分中，使得電流集中在該處，其導(dǎo)致元件損壞。
也就是說(shuō)，晶體管的重要特性和ESD抗擾性之間有時(shí)會(huì)出現(xiàn)矛盾，且導(dǎo)致的問(wèn)題是，在不增加晶體管尺寸的情況下不能同時(shí)滿足特性和標(biāo)準(zhǔn)，以面臨成本增加以及芯片面積增加。
另外，在接觸區(qū)域中的布線金屬通常在其覆蓋范圍(coverage)方面并不是極好的，其在平面區(qū)域中為布線金屬厚度的大約20％。這種低覆蓋是限制電流密度的主要原因，從而其使得在不增加接觸面積的情況下難以傳送大量的電流。

發(fā)明內(nèi)容
考慮到上述的問(wèn)題而作出本發(fā)明，且本發(fā)明目的在于提供小面積的晶體管，其抵抗熱損傷同時(shí)滿足充分的ESD抗擾性，其制造方法能夠以低成本提供具有低寄生電阻的高精確度的半導(dǎo)體器件。
為解決上述問(wèn)題，本發(fā)明提供下列方法(1)一種半導(dǎo)體器件的制造方法，包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底區(qū)域上形成棚絕緣膜；通過(guò)在柵絕緣膜上沉積第一多晶硅形成柵電極，對(duì)其引入雜質(zhì)并圖案化第一多晶硅；在第一導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域內(nèi)形成第一雜質(zhì)擴(kuò)散層用于第二導(dǎo)電類(lèi)型的低雜質(zhì)濃度漏極；鄰近第一雜質(zhì)擴(kuò)散層形成第二雜質(zhì)擴(kuò)散層用于第二導(dǎo)電類(lèi)型的高雜質(zhì)濃度漏極，其具有比第一雜質(zhì)擴(kuò)散層高的雜質(zhì)濃度；沿半導(dǎo)體襯底區(qū)域的相反方向在第一雜質(zhì)擴(kuò)散層的表面上形成具有比硅絕緣膜高的熱導(dǎo)率的延伸區(qū)域；形成接觸孔用于建立第二雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬并通過(guò)接觸孔將該布線金屬電連接到第二雜質(zhì)擴(kuò)散層；(2)半導(dǎo)體器件的制造方法，包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成柵絕緣膜；在柵絕緣膜上形成柵電極；引入雜質(zhì)到柵電極；在第一導(dǎo)電類(lèi)型的半導(dǎo)體層內(nèi)形成第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層，該雜質(zhì)擴(kuò)散層具有不同雜質(zhì)濃度的至少兩個(gè)區(qū)域；在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成層間絕緣膜；去除沉積在第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層上的層間絕緣膜的一部分；
在沉積在第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層上的層間絕緣膜的所述部分被去除的區(qū)域上形成多晶硅，并且將第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的表面連接到多晶硅；引入第二導(dǎo)電類(lèi)型的雜質(zhì)到多晶硅；形成接觸孔用于將第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層連接到布線金屬；以及沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層，同時(shí)連接第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層到多晶硅；(3)根據(jù)項(xiàng)(2)的半導(dǎo)體器件的制造方法，其中第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層形成在第二導(dǎo)電類(lèi)型的半導(dǎo)體襯底上；(4)根據(jù)項(xiàng)(2)的半導(dǎo)體器件的制造方法，其中多晶硅具有50nm至800nm的膜厚度；(5)根據(jù)項(xiàng)(2)的半導(dǎo)體器件的制造方法，其中引入雜質(zhì)到多晶硅的步驟使用離子注入方法；(6)根據(jù)項(xiàng)(2)的半導(dǎo)體器件的制造方法，進(jìn)一步包括電連接布線金屬到多晶硅的步驟，與沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的步驟同時(shí)進(jìn)行；(7)根據(jù)項(xiàng)(2)的半導(dǎo)體器件的制造方法，進(jìn)一步包括步驟形成多晶硅并且引入第二導(dǎo)電類(lèi)型的雜質(zhì)到多晶硅；在多晶硅上形成絕緣膜；形成接觸孔用于建立第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬，上述步驟按所敘述的次序執(zhí)行；(8)半導(dǎo)體器件的制造方法，包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成柵絕緣膜；在柵絕緣膜上沉積多晶硅并對(duì)其引入雜質(zhì)；在多晶硅上沉積氮化硅膜并將氮化硅膜圖案化；通過(guò)使用氮化硅膜作為掩模將多晶硅圖案化來(lái)形成柵電極；在第一導(dǎo)電類(lèi)型的半導(dǎo)體層內(nèi)形成第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層，該雜質(zhì)擴(kuò)散層具有不同雜質(zhì)濃度的至少兩個(gè)區(qū)域；在柵電極的側(cè)壁上形成側(cè)隔離物，該側(cè)隔離物由氮化硅膜形成；在柵電極上和在氮化硅膜的側(cè)隔離物上形成側(cè)隔離物，該側(cè)隔離物由多晶硅形成；在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成層間絕緣膜；通過(guò)去除下述形成接觸孔多晶硅的側(cè)隔離物上的層間絕緣膜的一部分；和第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層上的層間絕緣膜的一部分；以及沉積布線金屬并通過(guò)接觸孔電連接多晶硅的側(cè)隔離物和第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層至該布線金屬；(9)根據(jù)項(xiàng)(8)的半導(dǎo)體器件的制造方法，進(jìn)一步包括電連接多晶硅的側(cè)隔離物到布線金屬的步驟，與沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的步驟同時(shí)進(jìn)行；(10)根據(jù)項(xiàng)(8)的半導(dǎo)體器件的制造方法，其中在第二導(dǎo)電類(lèi)型的半導(dǎo)體襯底上形成第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層；(11)根據(jù)項(xiàng)(8)的半導(dǎo)體器件的制造方法，其中氮化硅膜的側(cè)隔離物具有在0.1μm到0.5μm的范圍內(nèi)的寬度；(12)根據(jù)項(xiàng)(8)的半導(dǎo)體器件的制造方法，其中多晶硅的側(cè)隔離物具有在0.2μm到1.0μm的范圍內(nèi)的寬度；(13)根據(jù)項(xiàng)(8)的半導(dǎo)體器件的制造方法，其中向多晶硅的側(cè)隔離物引入雜質(zhì)的步驟使用離子注入方法；(14)半導(dǎo)體器件的制造方法，包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層的一部分上形成第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層；在第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上形成氧化硅膜；在沒(méi)有形成氧化硅膜的區(qū)域上形成柵絕緣膜；通過(guò)去除第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的部分氧化硅膜暴露第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層的硅表面；沉積多晶硅到第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的部分絕緣膜和部分柵絕緣膜被去除的區(qū)域，并且連接第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層的硅表面到多晶硅；將第二導(dǎo)電類(lèi)型的雜質(zhì)引入到多晶硅；將多晶硅圖案化來(lái)使柵絕緣膜上的柵電極和第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的擴(kuò)展漏區(qū)彼此分開(kāi)；
鄰近第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層形成第二導(dǎo)電類(lèi)型的第二雜質(zhì)擴(kuò)散層；形成接觸孔用于建立第二導(dǎo)電類(lèi)型的第二雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的第二雜質(zhì)擴(kuò)散層；(15)根據(jù)項(xiàng)(14)的半導(dǎo)體器件的制造方法，其中第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的絕緣膜包括具有100nm到1,200nm的膜厚度的氧化硅膜；以及(16)根據(jù)項(xiàng)(14)的半導(dǎo)體器件的制造方法，進(jìn)一步包括連接第二多晶硅到布線金屬的步驟，與通過(guò)接觸孔電連接第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層到該布線金屬的步驟同時(shí)進(jìn)行。
如上所述，根據(jù)制造都包括CMOS晶體管的電源管理半導(dǎo)體器件或邏輯半導(dǎo)體器件的方法，在MOS晶體管中低雜質(zhì)濃度漏區(qū)的部分硅表面上面和上方的延伸區(qū)域的設(shè)置和連接有助于在正常電流操作期間降低漏極電阻，并在高電流操作期間或在ESD電涌輸入時(shí)促進(jìn)低雜質(zhì)濃度漏區(qū)中的熱擴(kuò)散，通過(guò)抑制溫度升高來(lái)防止硅的熱損傷，從而改善元件的ESD抗擾性和損傷抵抗力。因此，設(shè)置低雜質(zhì)濃度漏區(qū)的濃度的自由度的增加導(dǎo)致容易實(shí)現(xiàn)期望的晶體管特性。


在附圖中圖1A到1D是順次顯示根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；圖2A到2D是順次顯示根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；圖3A到3D是順次顯示根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；圖4A到4D是順次顯示根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；圖5A到5E是順次顯示根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；圖6A到6E是順次顯示根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；
圖7A到7E是順次顯示根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；圖8A到8C是順次顯示根據(jù)傳統(tǒng)技術(shù)的半導(dǎo)體器件制造方法的工藝步驟的示意性截面圖；以及圖9A到9E是順次顯示根據(jù)另一傳統(tǒng)技術(shù)制造高擊穿電壓半導(dǎo)體器件的方法的工藝步驟的示意性截面圖。
具體實(shí)施例方式
在下文中，參考附圖描述本發(fā)明的實(shí)施例。
圖1A到1D是顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第一實(shí)施例的順序工藝步驟的示意性截面圖。
在圖1A中，P型半導(dǎo)體襯底1，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率，經(jīng)受例如在1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000℃到1,200℃退火幾小時(shí)到十幾小時(shí)，以形成擴(kuò)散層或P型阱2。在此，給出在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可具有任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，場(chǎng)絕緣膜3，例如，具有幾千_到1μm的厚度的熱氧化膜，通過(guò)LOCOS法形成在襯底上，并且去除該絕緣膜的對(duì)應(yīng)于形成MOS晶體管的區(qū)域的部分，從而形成棚絕緣膜4，例如，具有10nm到100nm的厚度的熱氧化膜。在棚絕緣膜4形成之前或之后對(duì)P型半導(dǎo)體襯底1和P型阱2進(jìn)行離子注入，從而控制其雜質(zhì)濃度。接下來(lái)，在棚絕緣膜4上沉積多晶硅，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)，并且將該多晶硅圖案化，從而獲得用作柵電極的多晶硅柵5。
隨后，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量注入砷(As)離子，以便降低薄層電阻，以在距多晶硅柵5一定距離處形成高雜質(zhì)濃度漏區(qū)7和高雜質(zhì)濃度源區(qū)9。之后，例如，以優(yōu)選1×1012到1×1014原子/cm2的劑量注入磷離子，以通過(guò)使用多晶硅柵5作為掩模以自對(duì)準(zhǔn)的方式形成低雜質(zhì)濃度漏區(qū)8和低雜質(zhì)濃度源區(qū)10。
接下來(lái)，將層間絕緣膜6沉積成具有200nm到800nm的厚度的膜。
在圖1B中，在與多晶硅柵5隔開(kāi)一定距離處，在低雜質(zhì)濃度漏區(qū)8和高雜質(zhì)濃度漏區(qū)7上的區(qū)域中部分地去除層間絕緣膜6，以暴露低雜質(zhì)濃度漏區(qū)8和高雜質(zhì)濃度漏區(qū)7上的硅表面。
在圖1C中，在圖1B的低雜質(zhì)濃度漏區(qū)8和高雜質(zhì)濃度漏區(qū)7上暴露的硅表面上，沉積多晶硅，對(duì)其引入雜質(zhì)，并且將該多晶硅圖案化，從而獲得多晶硅漏極11。雜質(zhì)引入的例子包括以優(yōu)選1×1014到1×1016原子/cm2的劑量的磷離子注入。
接下來(lái)，在圖1D中，形成接觸孔12，13用于連接布線到源區(qū)和漏區(qū)的每一個(gè)。隨后，布線金屬通過(guò)濺射形成并經(jīng)受圖案化處理，并且通過(guò)接觸孔連接該布線金屬和漏極表面，而同時(shí)將低雜質(zhì)濃度漏區(qū)8上的多晶硅漏極11連接到漏電極金屬17。同樣，將低雜質(zhì)濃度源區(qū)9連接到源電極金屬15。
應(yīng)當(dāng)注意，多晶硅漏極11和漏電極金屬17不是必需地彼此連接。是否連接多晶硅漏極11至漏電極金屬17的決定可通過(guò)考慮ESD抗擾性、晶體管擊穿電壓、漏極電流量等來(lái)作出。
圖2A到2D是顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第二實(shí)施例的順序工藝步驟的示意性截面圖。
在圖2A中，P型半導(dǎo)體襯底21，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率，經(jīng)受例如以1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000到1,200℃退火幾小時(shí)到十幾小時(shí)，以形成擴(kuò)散層或P型阱22。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可具有任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，場(chǎng)絕緣膜23，例如，具有幾千_到1μm的厚度的熱氧化膜，通過(guò)LOCOS法形成在襯底上，并且去除對(duì)應(yīng)于形成MOS晶體管的區(qū)域的一部分絕緣膜，從而形成柵絕緣膜24，例如，具有10nm到100nm的厚度的熱氧化膜。在柵絕緣膜24形成之前或之后對(duì)P型半導(dǎo)體襯底21和P型阱22進(jìn)行離子注入，從而控制其雜質(zhì)濃度。接下來(lái)，在柵絕緣膜24上沉積多晶硅，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)，并且將多晶硅圖案化，從而獲得用作柵電極的多晶硅柵25。
隨后，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量注入砷(As)離子，以便降低薄層電阻，以在距多晶硅柵25一定距離處形成高雜質(zhì)濃度漏區(qū)27和高雜質(zhì)濃度源區(qū)29。之后，例如，以優(yōu)選1×1012到1×1014原子/cm2的劑量注入磷離子，以通過(guò)使用多晶硅柵25作為掩模以自對(duì)準(zhǔn)的方式形成低雜質(zhì)濃度漏區(qū)28和低雜質(zhì)濃度源區(qū)30。
接下來(lái)，將層間絕緣膜26沉積成具有200nm到800nm的膜厚度的膜。
在圖2B中，在低雜質(zhì)濃度漏區(qū)28上、高雜質(zhì)濃度漏區(qū)27上和高雜質(zhì)濃度源區(qū)29上距離多晶硅柵25一定距離的區(qū)域中部分地去除層間絕緣膜26，以及在低雜質(zhì)濃度漏區(qū)28上、高雜質(zhì)濃度漏區(qū)27上和高雜質(zhì)濃度源區(qū)29上分別形成低雜質(zhì)濃度漏區(qū)接觸孔31、高雜質(zhì)濃度漏區(qū)接觸孔32和高雜質(zhì)濃度源接觸孔33，從而暴露其硅表面。
在圖2C中，通過(guò)濺射在整個(gè)襯底面上沉積布線金屬層34至所需厚度。
接下來(lái)，在圖2D中，將布線金屬層34圖案化，從而獲得源電極35、高雜質(zhì)濃度漏電極37和低濃度漏區(qū)金屬層36。
圖3A到3D是顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第三實(shí)施例的順序工藝步驟的示意性截面圖。
如圖3A所示，P型半導(dǎo)體襯底41，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率，經(jīng)受例如以1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000到1,200℃退火幾小時(shí)到十幾小時(shí)，以形成擴(kuò)散層或P型阱42。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可具有任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，場(chǎng)絕緣膜43，例如，具有幾千_到1μm的厚度的熱氧化膜，通過(guò)LOCOS法形成在襯底上，并且去除對(duì)應(yīng)于形成MOS晶體管的區(qū)域的部分絕緣膜，從而形成柵絕緣膜44，例如，具有5nm到100nm的厚度的熱氧化膜。在柵絕緣膜44形成之前或之后對(duì)P型半導(dǎo)體襯底41和P型阱42進(jìn)行離子注入，從而控制其雜質(zhì)濃度。接下來(lái)，在棚絕緣膜44上沉積多晶硅，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)。此外，沉積氮化硅膜并將其圖案化，從而獲得用于柵電極的氮化硅膜46。在此，多晶硅優(yōu)選具有100nm到500nm的膜厚度，并且氮化硅膜46優(yōu)選具有30nm到100nm的厚度。另外，硅化物層例如WSi可沉積在多晶硅膜和氮化硅膜46之間。
之后，通過(guò)使用用于柵電極的氮化硅膜46作為掩模將多晶硅圖案化，從而獲得用作柵電極的多晶硅柵45。
隨后，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量注入砷(As)離子，以便降低薄層電阻，以形成均距離多晶硅柵45一定距離的高雜質(zhì)濃度漏區(qū)47和高雜質(zhì)濃度源區(qū)49。之后，例如，以優(yōu)選1×1012到1×1014原子/cm2的劑量注入磷離子，以通過(guò)使用多晶硅柵45和氮化硅膜46一起作為掩模以自對(duì)準(zhǔn)的方式形成低雜質(zhì)濃度漏區(qū)48和低雜質(zhì)濃度源區(qū)50。
如圖3B所示，再次沉積氮化硅膜，并對(duì)其進(jìn)行各向異性蝕刻，從而形成氮化硅膜側(cè)隔離物51。之后，通過(guò)濕法蝕刻去除源極和漏極的每一個(gè)上的氧化膜。多晶硅柵45、柵電極上的氮化硅膜46和構(gòu)成側(cè)隔離物的氮化硅膜的每一個(gè)的膜厚度可被控制，從而改變氮化硅膜測(cè)隔離物51以在橫向方向上具有多種寬度。氮化硅膜優(yōu)選具有100nm到500nm的膜厚度，且在橫向方向上具有0.1μm到0.5μm的寬度。取決于蝕刻條件，可能出現(xiàn)的情況是，在漏極和源極的每一個(gè)上的氧化膜與氮化硅膜一起同時(shí)去除。在這種情況下，之后不需要執(zhí)行濕法蝕刻。
接下來(lái)，如圖3C所示，在低雜質(zhì)濃度漏區(qū)48和高雜質(zhì)濃度漏區(qū)47的硅表面上沉積第二多晶硅，其在圖3B中已經(jīng)暴露，并且通過(guò)預(yù)沉積和離子注入來(lái)引入雜質(zhì)，然后對(duì)第二多晶硅進(jìn)行各向異性蝕刻，從而形成多晶硅側(cè)隔離物52。引入的雜質(zhì)量可變化，從而控制ESD抗擾性和漏極電阻。
此時(shí)，高雜質(zhì)濃度源區(qū)49和低雜質(zhì)濃度源區(qū)50的部分硅表面以及高雜質(zhì)濃度漏區(qū)47和低雜質(zhì)濃度漏區(qū)48的部分硅表面都分別連接到多晶硅側(cè)隔離物52。多晶硅柵45、用于柵電極的氮化硅膜46和構(gòu)成側(cè)隔離物51的氮化硅膜中的每一個(gè)的膜厚度以及構(gòu)成側(cè)隔離物52的多晶硅的沉積膜厚度可被控制，從而改變多晶硅側(cè)隔離物52以在橫向方向上具有多種長(zhǎng)度。多晶硅側(cè)隔離物52優(yōu)選在橫向方向上具有0.2μm到1.0μm的長(zhǎng)度。這樣，能夠控制低雜質(zhì)濃度漏區(qū)48上和高雜質(zhì)濃度漏區(qū)47上的硅表面上的接觸區(qū)域，其與多晶硅側(cè)隔離物52接觸。
引入到第二多晶硅中的雜質(zhì)的導(dǎo)電類(lèi)型與源極和漏極的那些相同。在該實(shí)施例中，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量離子注入磷。
接下來(lái)，在圖3D中，沉積層間絕緣膜54至在200nm到800nm的范圍內(nèi)的膜厚度。隨后，形成接觸孔用于連接布線到源區(qū)和漏區(qū)的每一個(gè)。形成接觸孔使得每一個(gè)接觸孔均部分地與多晶硅側(cè)隔離物52交疊。優(yōu)選地每個(gè)接觸孔與硅側(cè)隔離物52交疊長(zhǎng)度為0.2μm到1.0μm。之后，布線金屬通過(guò)濺射形成并且被圖案化以便通過(guò)其中一個(gè)接觸孔連接到漏極表面，而同時(shí)低雜質(zhì)濃度漏區(qū)48上的多晶硅側(cè)隔離物52連接到漏電極金屬53。多晶硅柵45和漏電極金屬53之間的距離僅根據(jù)多晶硅側(cè)隔離物52的膜厚度來(lái)限定，其消除了因厚度可能變化而考慮提供余量的需要，因此，元件可以最小尺度來(lái)設(shè)計(jì)并在大小上被最小化。應(yīng)當(dāng)注意，多晶硅側(cè)隔離物52和漏電極金屬53不是必需地彼此連接。是否連接多晶硅側(cè)隔離物52和漏電極金屬53的決定可根據(jù)所需的電特性、晶體管尺寸等的考慮作出。
圖4A到4D是顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第四實(shí)施例的順序工藝步驟的示意性截面圖。
在圖4A中，P型半導(dǎo)體襯底61，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率，經(jīng)受例如以1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000到1,200℃退火幾小時(shí)到十幾小時(shí)，以形成擴(kuò)散層或P型阱62。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可具有任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，場(chǎng)絕緣膜63，例如，具有幾千_到1μm的厚度的熱氧化膜，通過(guò)LOCOS法形成在襯底上，并且去除對(duì)應(yīng)于形成MOS晶體管的區(qū)域的部分絕緣膜，從而形成棚絕緣膜64，例如，5nm到100nm的厚度的熱氧化膜。在柵絕緣膜64形成之前或之后對(duì)P型半導(dǎo)體襯底61和P型阱62進(jìn)行離子注入，從而控制其雜質(zhì)濃度。隨后，在棚絕緣膜64上沉積多晶硅，并通過(guò)預(yù)沉積或離子注入引入雜質(zhì)，此外，沉積氮化硅膜并將其圖案化，從而獲得用于柵電極的氮化硅膜66。在此，多晶硅優(yōu)選具有100nm到500nm的厚度，并且氮化硅膜66優(yōu)選具有30nm到100nm的厚度。另外，硅化物層例如WSi可沉積在多晶硅膜和氮化硅膜66之間。
之后，通過(guò)使用用于柵電極的氮化硅膜66作為掩模將多晶硅圖案化，從而獲得用作柵電極的多晶硅柵65。
隨后，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量注入砷(As)離子，以便降低薄層電阻，以形成均距離多晶硅柵45一定距離的高雜質(zhì)濃度漏區(qū)67和高雜質(zhì)濃度源區(qū)69。之后，例如，以優(yōu)選1×1012到1×1014原子/cm2的劑量注入磷離子，以通過(guò)使用多晶硅柵65和氮化硅膜66中的每一個(gè)作為掩模以自對(duì)準(zhǔn)的方式形成低雜質(zhì)濃度漏區(qū)68和低雜質(zhì)濃度源區(qū)70。
在圖43中，再次沉積氮化硅膜，并對(duì)其進(jìn)行各向異性蝕刻，從而形成氮化硅膜側(cè)隔離物71?？梢钥刂贫嗑Ч钖?5、柵電極上的氮化硅膜66和構(gòu)成側(cè)隔離物的氮化硅膜中的每一個(gè)的膜厚度，從而改變氮化硅膜側(cè)隔離物71以在橫向方向上具有多種寬度。氮化硅膜優(yōu)選具有100nm到500nm的膜厚度，在橫向方向上具有0.1μm到0.5μm的寬度。
接下來(lái)，在圖4C中，在整個(gè)表面上沉積層間絕緣膜74至在200nm到800nm的范圍內(nèi)的膜厚度。
隨后，在圖4D中，在源極和漏極的低雜質(zhì)濃度區(qū)域和高雜質(zhì)濃度區(qū)域的每一個(gè)上形成接觸孔。之后，通過(guò)濺射形成金屬，例如鋁-硅-銅，并且將其圖案化。然后，通過(guò)接觸孔連接源極和漏極的表面到鋁-硅-銅金屬層，從而形成高雜質(zhì)濃度區(qū)域漏電極76、低雜質(zhì)濃度區(qū)域漏電極75、高雜質(zhì)濃度區(qū)域源電極78、低雜質(zhì)濃度區(qū)域源電極77。應(yīng)當(dāng)注意，接觸孔和金屬層不是必需地形成在低雜質(zhì)濃度源區(qū)上。
圖5A到5E是順次顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第五實(shí)施例的工藝步驟的示意性截面圖。
在圖5A中，P型半導(dǎo)體襯底81，例如摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率的半導(dǎo)體襯底，經(jīng)受例如以1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000到1,200℃退火幾小時(shí)到十幾小時(shí)，由此具有形成在其上的擴(kuò)散層或P型阱82。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可采用任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，通過(guò)LOCOS法在襯底上形成厚氧化膜。在沉積和圖案化氮化硅膜(未示出)之后，以1×1011到1×1013原子/cm2的劑量離子注入雜質(zhì)例如磷，以形成厚氧化膜，例如，具有0.2μm到2μm的厚度的熱氧化膜。通過(guò)這些工藝步驟，在厚氧化膜84之下形成低雜質(zhì)濃度漏區(qū)83。之后，進(jìn)一步形成棚絕緣膜85。
之后，如圖5B所示，通過(guò)蝕刻部分地去除厚氧化膜84，從而打開(kāi)低雜質(zhì)濃度漏區(qū)窗口86。通過(guò)各向異性蝕刻，或作為兩個(gè)階段的各向異性蝕刻和各向同性蝕刻的結(jié)合來(lái)暴露低雜質(zhì)濃度漏區(qū)83的表面。低雜質(zhì)濃度漏區(qū)窗口86和棚絕緣膜85之間的距離，其為薄氧化膜，根據(jù)對(duì)所需的電特性例如電阻的考慮來(lái)決定。
接下來(lái)，如圖5C所示，沉積多晶硅87，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)。
然后，如圖5D所示，將多晶硅87圖案化，從而獲得用作柵電極的多晶硅柵88和低雜質(zhì)濃度漏區(qū)上的多晶硅漏區(qū)89。
接下來(lái)，如圖5E所示，為形成高雜質(zhì)濃度源區(qū)(未示出)和高雜質(zhì)濃度漏區(qū)90，例如，以優(yōu)選1×1014到1×1016原子/cm2的濃度離子注入砷(As)，以便降低薄層電阻。之后，執(zhí)行完成布線的工藝，其中連接到高雜質(zhì)濃度漏區(qū)90的電極可以或可以不連接到多晶硅漏區(qū)89?？梢钥紤]期望的晶體管電阻、ESD抗擾性和驅(qū)動(dòng)性能，以完成最佳布線。
圖6A到6E是順次顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第六實(shí)施例的工藝步驟的示意性截面圖。
如圖6A所示，P型半導(dǎo)體襯底101，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率的半導(dǎo)體襯底，經(jīng)受例如以1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000到1,200℃退火幾小時(shí)到十幾小時(shí)，由此具有形成在其上的擴(kuò)散層或P型阱102。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可采用任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，通過(guò)LOCOS法在襯底上形成厚氧化膜。在沉積和圖案化氮化硅膜(未示出)之后，以優(yōu)選1×1011到1×1013原子/cm2的劑量離子注入雜質(zhì)例如磷，以形成厚氧化膜，例如，具有0.2μm到2μm的厚度的熱氧化膜。通過(guò)這些工藝步驟，在厚氧化膜104之下形成低雜質(zhì)濃度漏區(qū)103。之后，進(jìn)一步形成柵絕緣膜105。
接下來(lái)，如圖6B所示，沉積多晶硅107，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)。然后，將多晶硅107圖案化，從而獲得用作柵電極的多晶硅柵108。
之后，如圖6C所示，通過(guò)蝕刻部分地去除厚氧化膜104，從而形成低雜質(zhì)濃度漏區(qū)窗口106。通過(guò)各向異性蝕刻，或作為兩個(gè)階段的各向異性蝕刻和各向同性蝕刻的結(jié)合來(lái)暴露低雜質(zhì)濃度漏區(qū)103的表面。低雜質(zhì)濃度漏區(qū)窗口106和柵絕緣膜105之間的距離，其是薄氧化膜，根據(jù)對(duì)所需的電特性例如電阻的考慮來(lái)決定。
然后，在圖6D中，將多晶硅107圖案化，從而獲得低雜質(zhì)濃度漏區(qū)上的多晶硅漏區(qū)109。
接下來(lái)，如圖6E所示，為形成高雜質(zhì)濃度源區(qū)(未示出)和高雜質(zhì)濃度漏區(qū)110，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量離子注入砷(As)，以降低薄層電阻。之后，執(zhí)行完成布線的工藝，其中連接到高雜質(zhì)濃度漏區(qū)110的電極可以或可以不連接到多晶硅漏區(qū)109?？梢钥紤]期望的晶體管電阻、ESD抗擾性和驅(qū)動(dòng)性能，以完成最佳布線。
圖7A到7E是順次顯示根據(jù)本發(fā)明的半導(dǎo)體器件制造方法的第七實(shí)施例的工藝步驟的示意性截面圖。
在圖7A中，P型半導(dǎo)體襯底121，例如，摻雜了一定雜質(zhì)濃度的硼以獲得20Ωcm到30Ωcm的電阻率的半導(dǎo)體襯底，經(jīng)受例如以1×1011原子/cm2到1×1013原子/cm2的劑量的硼離子注入并且在1,000到1,200℃退火幾小時(shí)到十幾小時(shí)，由此具有形成在其上的擴(kuò)散層或P型阱122。在此，給出關(guān)于在P型半導(dǎo)體襯底上形成P型阱的工藝步驟的解釋?zhuān)鳳型阱也可以類(lèi)似的方式形成在N型半導(dǎo)體襯底上。襯底可采用任一種導(dǎo)電類(lèi)型，這與本發(fā)明的要點(diǎn)無(wú)關(guān)。
然后，通過(guò)LOCOS法在襯底上形成厚氧化膜。在沉積和圖案化氮化硅膜(未示出)之后，以優(yōu)選1×1011到1×1013原子/cm2的劑量離子注入雜質(zhì)例如磷，以形成厚氧化膜，例如，具有0.2μm到2μm的厚度的熱氧化膜。通過(guò)這些工藝步驟，在厚氧化膜124之下形成低雜質(zhì)濃度漏區(qū)123。之后，進(jìn)一步形成柵絕緣膜125。
接下來(lái)，如圖7B所示，沉積多晶硅127，通過(guò)預(yù)沉積或離子注入對(duì)其引入雜質(zhì)。然后，將多晶硅127圖案化，從而獲得用作柵電極的多晶硅柵128。
之后，如圖7C所示，通過(guò)蝕刻部分地去除厚氧化膜124，從而打開(kāi)低雜質(zhì)濃度漏區(qū)窗口126。通過(guò)各向異性蝕刻，或作為兩個(gè)階段的各向異性蝕刻和各向同性蝕刻的結(jié)合來(lái)暴露低雜質(zhì)濃度漏區(qū)123的表面。低雜質(zhì)濃度漏區(qū)窗口126和柵絕緣膜125之間的距離，其為薄氧化膜，根據(jù)對(duì)期望的電特性例如ESD抗擾性或晶體管電阻的考慮來(lái)決定。
接下來(lái)，如圖7D所示，為形成高雜質(zhì)濃度源區(qū)(未示出)和高雜質(zhì)濃度漏區(qū)130，例如，以優(yōu)選1×1014到1×1016原子/cm2的劑量離子注入砷(As)，以降低薄層電阻。之后，沉積層間絕緣膜131。
隨后，如圖7E所示，將層間絕緣膜131圖案化，從而暴露低雜質(zhì)濃度漏區(qū)123和高雜質(zhì)濃度漏區(qū)130的表面。之后，沉積例如鋁-硅-銅的金屬層，并且將其圖案化，從而獲得低雜質(zhì)濃度區(qū)域金屬層132和高雜質(zhì)濃度漏區(qū)電極133。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底區(qū)域上形成柵絕緣膜；通過(guò)在柵絕緣膜上沉積第一多晶硅形成柵電極，對(duì)其引入雜質(zhì)，并圖案化該第一多晶硅；在第一導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域內(nèi)形成第一雜質(zhì)擴(kuò)散層用于第二導(dǎo)電類(lèi)型的低雜質(zhì)濃度漏極；鄰近第一雜質(zhì)擴(kuò)散層形成第二雜質(zhì)擴(kuò)散層用于具有比第一雜質(zhì)擴(kuò)散層高的雜質(zhì)濃度的第二導(dǎo)電類(lèi)型的高雜質(zhì)濃度漏極；沿與半導(dǎo)體襯底區(qū)域相反的方向在第一雜質(zhì)擴(kuò)散層的表面上形成具有比硅絕緣膜高的熱導(dǎo)率的延伸區(qū)域；形成接觸孔用于建立第二雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬并通過(guò)接觸孔電連接布線金屬到第二雜質(zhì)擴(kuò)散層。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件的制造方法，進(jìn)一步包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成柵絕緣膜；在柵絕緣膜上形成柵電極；向柵電極引入雜質(zhì)；在第一導(dǎo)電類(lèi)型的半導(dǎo)體層內(nèi)形成第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層，該雜質(zhì)擴(kuò)散層具有不同雜質(zhì)濃度的至少兩個(gè)區(qū)域；在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成層間絕緣膜；去除沉積在第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層上的層間絕緣膜的一部分；在層間絕緣膜的所述部分被去除的區(qū)域上形成多晶硅，并且連接該多晶硅到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的表面；向多晶硅引入第二導(dǎo)電類(lèi)型的雜質(zhì)；形成接觸孔用于建立第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層。
3.根據(jù)權(quán)利要求2的半導(dǎo)體器件的制造方法，其中第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層形成在第二導(dǎo)電類(lèi)型的半導(dǎo)體襯底上。
4.根據(jù)權(quán)利要求2的半導(dǎo)體器件的制造方法，其中多晶硅具有在50nm至800nm的范圍內(nèi)的膜厚度。
5.根據(jù)權(quán)利要求2的半導(dǎo)體器件的制造方法，其中向多晶硅引入雜質(zhì)的步驟使用離子注入方法。
6.根據(jù)權(quán)利要求2的半導(dǎo)體器件的制造方法，進(jìn)一步包括電連接布線金屬到多晶硅的步驟，與沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的步驟同時(shí)進(jìn)行。
7.根據(jù)權(quán)利要求2的半導(dǎo)體器件的制造方法，進(jìn)一步包括步驟形成多晶硅并且向該多晶硅引入第二導(dǎo)電類(lèi)型的雜質(zhì)；在多晶硅上形成絕緣膜；形成接觸孔用于建立第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬，上述步驟按所敘述的次序執(zhí)行。
8.根據(jù)權(quán)利要求1的半導(dǎo)體器件的制造方法，進(jìn)一步包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成柵絕緣膜；在柵絕緣膜上沉積多晶硅并對(duì)其引入雜質(zhì)；在多晶硅上沉積氮化硅膜并對(duì)該氮化硅膜進(jìn)行圖案化；通過(guò)使用氮化硅膜作為掩模對(duì)多晶硅進(jìn)行圖案化來(lái)形成柵電極；在第一導(dǎo)電類(lèi)型的半導(dǎo)體層內(nèi)形成第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層，該雜質(zhì)擴(kuò)散層具有不同雜質(zhì)濃度的至少兩個(gè)區(qū)域；在柵電極的側(cè)壁上形成側(cè)隔離物，該側(cè)隔離物由氮化硅膜形成；在柵電極上以及在氮化硅膜的側(cè)隔離物上形成側(cè)隔離物，該側(cè)隔離物由多晶硅形成；在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層上形成層間絕緣膜；通過(guò)去除下述形成接觸孔多晶硅的側(cè)隔離物上的部分層間絕緣膜；和第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層上的部分層間絕緣膜；以及沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層。
9.根據(jù)權(quán)利要求8的半導(dǎo)體器件的制造方法，進(jìn)一步包括電連接多晶硅的側(cè)隔離物到布線金屬的步驟，與沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層的步驟同時(shí)進(jìn)行。
10.根據(jù)權(quán)利要求8的半導(dǎo)體器件的制造方法，其中在第二導(dǎo)電類(lèi)型的半導(dǎo)體襯底上形成第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層。
11.根據(jù)權(quán)利要求8的半導(dǎo)體器件的制造方法，其中氮化硅膜的側(cè)隔離物具有在0.1μm到0.5μm的范圍內(nèi)的寬度。
12.根據(jù)權(quán)利要求8的半導(dǎo)體器件的制造方法，其中多晶硅的側(cè)隔離物具有在0.2μm到1.0μm的范圍內(nèi)的寬度。
13.根據(jù)權(quán)利要求8的半導(dǎo)體器件的制造方法，其中向多晶硅的側(cè)隔離物引入雜質(zhì)的步驟使用離子注入方法。
14.根據(jù)權(quán)利要求1的半導(dǎo)體器件的制造方法，進(jìn)一步包括步驟在第一導(dǎo)電類(lèi)型的半導(dǎo)體襯底層的一部分上形成第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層；在第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上形成氧化硅膜；在沒(méi)有形成氧化硅膜的區(qū)域上形成柵絕緣膜；通過(guò)去除第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的部分氧化硅膜暴露第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層的硅表面；沉積多晶硅到第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的部分絕緣膜和部分柵絕緣膜被去除的區(qū)域，并連接第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層的硅表面到多晶硅；向多晶硅引入第二導(dǎo)電類(lèi)型的雜質(zhì)；對(duì)多晶硅進(jìn)行圖案化來(lái)使柵絕緣膜上的柵電極和第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的擴(kuò)展漏區(qū)彼此分開(kāi)；鄰近第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層形成第二導(dǎo)電類(lèi)型的第二雜質(zhì)擴(kuò)散層；形成接觸孔用于建立第二導(dǎo)電類(lèi)型的第二雜質(zhì)擴(kuò)散層的電連接；以及沉積布線金屬并通過(guò)接觸孔電連接該布線金屬到第二導(dǎo)電類(lèi)型的第二雜質(zhì)擴(kuò)散層。
15.根據(jù)權(quán)利要求14的半導(dǎo)體器件的制造方法，其中第二導(dǎo)電類(lèi)型的第一雜質(zhì)擴(kuò)散層上的絕緣膜包括具有100nm到1,200nm的膜厚度的氧化硅膜。
16.根據(jù)權(quán)利要求14的半導(dǎo)體器件的制造方法，進(jìn)一步包括連接第二多晶硅到布線金屬的步驟，與通過(guò)接觸孔電連接第二導(dǎo)電類(lèi)型的雜質(zhì)擴(kuò)散層到該布線金屬的步驟同時(shí)進(jìn)行。
17.一種MOS半導(dǎo)體器件，包括提供至第一導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域的表面的柵絕緣膜；提供在柵絕緣膜上的具有寬度和長(zhǎng)度的柵電極；均具有以低濃度擴(kuò)散的第二導(dǎo)電類(lèi)型的雜質(zhì)的低雜質(zhì)濃度源區(qū)和低雜質(zhì)濃度漏區(qū)，該低雜質(zhì)濃度源區(qū)和該低雜質(zhì)濃度漏區(qū)均通過(guò)自對(duì)準(zhǔn)提供在柵電極的每一側(cè)上；均具有以高濃度擴(kuò)散的第二導(dǎo)電類(lèi)型的雜質(zhì)的高雜質(zhì)濃度源區(qū)和高雜質(zhì)濃度漏區(qū)，該高雜質(zhì)濃度源區(qū)和該高雜質(zhì)濃度漏區(qū)被提供以分別與低雜質(zhì)濃度源區(qū)的一部分和低雜質(zhì)濃度漏區(qū)的一部分交疊，所述部分中的每一個(gè)與柵電極隔開(kāi)一定距離；由多晶硅形成的多晶硅漏極，其被提供以通過(guò)在提供在柵電極、低雜質(zhì)濃度源區(qū)、低雜質(zhì)濃度漏區(qū)、高雜質(zhì)濃度源區(qū)和高雜質(zhì)濃度漏區(qū)上的層間絕緣膜的區(qū)域中提供的孔電連接到低雜質(zhì)濃度漏區(qū)和高雜質(zhì)濃度漏區(qū)，層間絕緣膜的所述區(qū)域跨越低雜質(zhì)濃度區(qū)域的大部分和高雜質(zhì)濃度漏區(qū)的一部分；源電極金屬，其通過(guò)提供在高雜質(zhì)濃度源區(qū)上的接觸孔連接到高雜質(zhì)濃度源區(qū)；和漏電極金屬，其通過(guò)提供在高雜質(zhì)濃度漏區(qū)上的接觸孔連接到高雜質(zhì)濃度漏區(qū)和多晶硅漏極。
18.一種MOS半導(dǎo)體器件，包括提供到第一導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域的表面的柵絕緣膜；提供在柵絕緣膜上的具有寬度和長(zhǎng)度的柵電極；沿著柵電極的輪廓在柵電極上提供的氮化硅膜；均具有以低濃度擴(kuò)散的第二導(dǎo)電類(lèi)型的雜質(zhì)的低雜質(zhì)濃度源區(qū)和低雜質(zhì)濃度漏區(qū)，該低雜質(zhì)濃度源區(qū)和該低雜質(zhì)濃度漏區(qū)均通過(guò)自對(duì)準(zhǔn)提供在柵電極和氮化硅膜的每一側(cè)上；均具有以高濃度擴(kuò)散的第二導(dǎo)電類(lèi)型的雜質(zhì)的高雜質(zhì)濃度源區(qū)和高雜質(zhì)濃度漏區(qū)，該高雜質(zhì)濃度源區(qū)和該高雜質(zhì)濃度漏區(qū)被提供以分別與低雜質(zhì)濃度源區(qū)的一部分和低雜質(zhì)濃度漏區(qū)的一部分交疊，所述部分中的每一個(gè)與柵電極隔開(kāi)一定距離；由提供在柵電極的兩側(cè)上的氮化硅膜形成的第一側(cè)隔離物；由多晶硅形成的第二側(cè)隔離物，其提供在第一側(cè)隔離物的兩側(cè)上，該第二側(cè)隔離物與低雜質(zhì)濃度漏區(qū)和低雜質(zhì)濃度源區(qū)之一直接接觸；和被提供以與第二隔離物和高雜質(zhì)濃度漏區(qū)連接的漏電極金屬，和被提供以連接到第二隔離物和高雜質(zhì)濃度源區(qū)的源電極金屬。
19.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中在第二導(dǎo)電類(lèi)型的半導(dǎo)體襯底上形成第一導(dǎo)電類(lèi)型的半導(dǎo)體區(qū)域。
20.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中由氮化硅膜形成的第一側(cè)隔離物具有在0.1μm到0.5μm的范圍內(nèi)的寬度。
21.根據(jù)權(quán)利要求18的半導(dǎo)體器件，其中由多晶硅形成的第二側(cè)隔離物具有在0.2μm到1.0μm的范圍內(nèi)的寬度。
22.根據(jù)權(quán)利要求18的半導(dǎo)體器件，進(jìn)一步包括由多晶硅形成的柵電極；和在柵電極與沿著柵電極的輪廓提供的氮化硅膜之間提供的硅化物層。
全文摘要
提供一種用于都含有CMOS的電源管理半導(dǎo)體器件或模擬半導(dǎo)體器件的制造方法。根據(jù)該方法，在構(gòu)成低雜質(zhì)濃度漏區(qū)的半導(dǎo)體區(qū)域之上額外提供具有高熱導(dǎo)率的物質(zhì)以擴(kuò)展漏區(qū)，其有助于在電涌輸入期間提升漏區(qū)中的熱導(dǎo)率(或熱發(fā)射)并導(dǎo)致對(duì)局部溫度增加的抑制，從而防止熱損傷。因此，能夠制造具有晶體管設(shè)計(jì)的擴(kuò)展可能性的電源管理半導(dǎo)體器件或模擬半導(dǎo)體器件。
文檔編號(hào)H01L29/78GK1953149SQ20061016058
公開(kāi)日2007年4月25日 申請(qǐng)日期2006年10月19日 優(yōu)先權(quán)日2005年10月19日
發(fā)明者齋藤直人, 北島裕一郎 申請(qǐng)人:精工電子有限公司