專利名稱：制作溝槽半導體器件的方法及其結(jié)構(gòu)的制作方法
技術領域：
本發(fā)明一般地涉及電子設備，更特別地，涉及制作半導體器件的方法及其結(jié)構(gòu)。
背景技術：
過去，半導體工業(yè)利用各種方法和結(jié)構(gòu)制作應用溝槽的半導體器件，該溝槽采用如二氧化硅的絕緣體作為襯里。這些加襯的溝槽(linedtrenches)具有各種各樣的應用，諸如為金屬氧化物半導體(MOS)場效應晶體管(FET)形成柵極絕緣體。一種特別的應用是用來形成功率MOS晶體管的柵極。這種MOS晶體管有時稱作溝槽FET或TFET。
一種制作加襯的溝槽的方法使用兩個不同的工藝步驟來形成絕緣體。在該溝槽的底部上形成二氧化硅或氧化物，然后沿著該溝槽的側(cè)壁形成氧化物。在形成底部氧化物之后形成側(cè)壁氧化物會在形成該底部氧化物時使該關鍵的溝槽側(cè)壁暴露于多個處理步驟，而且導致在該側(cè)壁與底部氧化物的界面增加應力。該增加的應力通常導致界面處的側(cè)壁氧化物減薄。
制作加襯的溝槽的另一種方法同時在溝槽的底部和圍繞該溝槽開口的溝槽的頂部形成厚氧化物。溝槽開口附近的氧化物被稱作角氧化物(角氧化物)。在2004年2月17日網(wǎng)站IP.com公開的文章，IPCOM000021950D，題目為“Trench Power MOSFET Having LowGate Charge”的公開出版物公開了這種加襯溝槽的一個例子。溝槽的頂部的厚氧化物縮小在溝槽頂部的開口，通常使得很難在溝槽內(nèi)形成導電材料。在溝槽頂部的氧化物生長還限制了能夠形成在溝槽底部的氧化物的厚度。
因此，希望有一種加襯溝槽及其制造方法，便于在溝槽的底部形成厚氧化物、在后續(xù)處理步驟中保護溝槽的側(cè)壁、減少最終器件內(nèi)的應力、不阻礙用導電材料填充溝槽、不限制溝槽底部的氧化物的厚度。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供一種制作溝槽半導體器件的方法，包括提供具有第一表面的半導體襯底；從第一表面向該半導體襯底內(nèi)形成第一開口，其中第一開口具有側(cè)壁和底部；在第一開口的側(cè)壁和底部上形成第一二氧化硅層達到第一厚度；并且增加沿該底部的一部分第一二氧化硅層的所述第一厚度達到第二厚度，而基本上不增加位于側(cè)壁上的第一二氧化硅層的所述第一厚度，其中所述第二厚度大于所述第一厚度。
根據(jù)本發(fā)明的另一方面，提供一種制作溝槽半導體器件的方法，包括提供具有第一表面的半導體襯底；從第一表面向該半導體襯底內(nèi)形成第一開口，其中第一開口具有側(cè)壁和底部；在該側(cè)壁和該底部上形成第一二氧化硅層達到第一厚度；在該側(cè)壁上的第一二氧化硅層上，但未在位于底部上的至少第一部分的第一二氧化硅層上，形成第一多晶硅層；并且增加第一部分的第一二氧化硅層的所述第一厚度達到第二厚度，而基本上不增加該側(cè)壁上的第一二氧化硅層的所述第一厚度，其中所述第二厚度大于所述第一厚度。
根據(jù)本發(fā)明的再一方面，提供一種溝槽半導體器件，包括具有第一表面的半導體襯底；從第一表面向半導體襯底內(nèi)延伸的開口，該開口具有側(cè)壁和底部；和在該開口的側(cè)壁上形成的第一厚度的和在該開口的底部上形成的第二厚度的第一二氧化硅層，其中所述第二厚度大于所述第一厚度。


圖1說明了根據(jù)本發(fā)明的半導體器件的一部分的實施方式的放大截面部分；
圖2說明了根據(jù)本發(fā)明說明制作圖1半導體器件的方法的實施方式的早期階段的一部分的圖1的半導體器件一部分的放大截面；圖3-圖9說明了根據(jù)本發(fā)明說明制作圖1半導體器件的方法的實施方式的后續(xù)階段的一部分的圖1的半導體器件一部分的放大截面；為了簡單和清楚的說明，附圖中的元件不必按比例繪制，并且在不同附圖中的相同標記表示相同的元件。此外，為了簡化說明書，公知的步驟和元件的說明和細節(jié)被忽略掉了。盡管在此該器件也許被解釋為某種N溝或P溝器件，但是本領域普通技術人員應當理解，根據(jù)本發(fā)明互補器件也是可以的。為了附圖的清楚，器件結(jié)構(gòu)的摻雜區(qū)被說明為具有通常的直線邊緣和精確的拐角。然而，本領域的技術人員理解，由于摻雜物的擴散和激活的緣故，摻雜區(qū)域的邊緣通常不是直線的，并且拐角不是精確的角度。
具體實施例方式
圖1說明了應用了氧化物襯里的溝槽如溝槽28、29、30的半導體器件10的一個示例性實施方式的一部分的放大截面圖。用箭頭以通常的方式指出溝槽28、29、30。器件10形成在具有第一表面或頂表面15的半導體襯底11上。形成溝槽28、29、30以具有第一厚度的、沿著溝槽28、29、30側(cè)壁的氧化物41和大于第一厚度的第二厚度的、沿著溝槽28、29、30的底部的氧化物46。在側(cè)壁上的氧化物41的厚度在氧化物46形成期間基本上保持相同的厚度，并且其比底部的氧化物46的厚度薄得多。此外，溝槽28-30的側(cè)壁與接近溝槽28-30開口的表面15形成了大于90度的角。對于圖1中說明的示例性實施方式，使用溝槽28、29、30以形成具有諸如晶體管25、26和27的多個互連垂直功率MOSFET單元的垂直功率MOSFET。具有多個互連單元的功率MOSFET對于本領域技術人員是公知的。用箭頭以通常的方式標識晶體管25、26和27。在其它的實施方式中，可以使用任何的溝槽28-30作為單獨的晶體管或其它類型的半導體器件的一部分。
圖2說明了制作器件10的方法實施方式的早期階段的一部分的器件10一部分的放大截面。該說明參考圖1和圖2。襯底11通常包括具有在襯底12的表面上形成的外延層13的塊材半導體襯底12。然而，在某些實施方式中，可以不需要外延層13，而且器件10可以形成在塊材半導體襯底12上。在這種情況下，表面15將是襯底12的頂表面。表面15的一部分可以被摻雜以形成襯底11內(nèi)的摻雜區(qū)14。在優(yōu)選實施方式中，塊材襯底12是重摻雜N型，層13是輕摻雜N型，且區(qū)域14是P型。襯底11的區(qū)域20用來形成諸如晶體管25、26和27的晶體管和其它的有源和無源元件。襯底11的其他區(qū)域可以用于其它類型的器件。
第一隔離層17，典型地，二氧化硅形成于襯底11的表面15上。第一保護層18形成于層17的上面。在下文中將進一步看到，使用保護層18有助于形成氧化物41和46，并且有助于確保接近表面的溝槽28-30的開口的寬度等于或?qū)捰谶h于該開口的溝槽28-30的寬度。這種配置有利于接下來在溝槽28-30內(nèi)形成導電材料。用于層18的材料是限制氧擴散的材料，由此限制層18下面的任何層的氧化。盡管層18是以單層材料示出，但是它也可以是不同材料類型的分層結(jié)構(gòu)。層17和18優(yōu)選分別為二氧化硅和在氮化硅上覆蓋氧化硅的疊層。通常在層18上應用一掩膜，沒有示出，貫穿層18和氧化物17形成開口21以暴露區(qū)域21內(nèi)的表面15的一部分。在下文中將進一步看到，隨后將利用開口21形成場氧化物區(qū)域。
圖3說明了制作半導體器件10的方法的實施方式在后續(xù)階段的器件10一部分的放大截面圖。掩膜31，由虛線說明，被應用于層18上，并且被圖形化以具有形成溝槽28、29和30的開口。利用掩膜31中的開口形成貫穿層18、貫穿層17的開口，到襯底11內(nèi)第一深度37，由此形成用于溝槽28、29和30的襯底11中的開口。作為本領域的公知常識，用于刻蝕層18和17的化學材料通常不同用于刻蝕襯底11的化學材料。在優(yōu)選實施方式中，使用基于氟的各向異性的RIE類型蝕刻來蝕刻層17和18。襯底11內(nèi)的用于溝槽28、29和30開口可以通過各種公知的技術來形成，諸如典型地使用氟或溴化學材料的反應離子刻蝕(RIE)或諸如波希法(Bosch process)的基于氟的技術。在優(yōu)選實施方式中，深度37比區(qū)域14的深度更深。對于沒有區(qū)域14的實施方式，深度37可以不同。去除掩膜31。
襯底11中的開口通常具有與貫穿層17和18的開口的邊緣對齊的側(cè)壁35。側(cè)壁35的位置由溝槽28-30內(nèi)的虛線說明。然后氧化側(cè)壁35以形成從虛線延伸到側(cè)壁35和底部36的硅中的氧化物34。
圖4說明了形成半導體器件10的方法的實施方式在另一后續(xù)階段的器件10的一部分的放大截面圖。從側(cè)壁35和底部36去除氧化物34，由此使側(cè)壁35在層18下面后退或凹進。后退或凹進的量通常由氧化物34的厚度和去除的氧化物34的量決定。在優(yōu)選實施方式中，形成氧化物34達到約100納米的厚度，并且去除所有的氧化物34，導致側(cè)壁35后退大約氧化物34的厚度的一半。在從側(cè)壁35去除氧化物34期間，也從層18的下面且鄰近穿過層18的開口去除層17的一部分。典型地，去除氧化物的工藝優(yōu)于氧化，并且與緊鄰氧化物34的部分層17一致，甚至在層17的下面延伸距離38。距離38通常大于氧化物34的厚度，并且可以為約100至1000納米，優(yōu)選為約150納米。
去除層17的一部分也去除了接近表面15的側(cè)壁35的一部分，使側(cè)壁35的一部分形成接近或鄰近并且特別是位于側(cè)壁35和表面15的界面處的肩部39。肩部39與表面15形成非正交的交點，產(chǎn)生的內(nèi)角40通常大于90度。層18下面的部分層17的去除使層18的一部分作為凸緣22懸在溝槽28-30的開口的上面。凸緣22經(jīng)過側(cè)壁35延伸且露出層18的下表面或底部表面19。層18的底切(undercutting)還在表面15形成了溝槽28、29和30的開口，其寬度比沿著側(cè)壁35遠離該開口的溝槽28、29和30的寬度更寬。形成肩部39有助于提供接近表面15的寬開口，便于形成包括后續(xù)的用導電材料填充的溝槽28-30的剩余元件。從表面19到側(cè)壁35肩部39的長度通常為約150納米。去除側(cè)壁35的一部分還有助于在該處理的后面部分形成保護隔層。
因此，如在圖3和圖4的描述中所看到的，擴大和加深溝槽28-30的開口以在層18的下面和與貫穿層18的開口的邊緣隔開的位置設置側(cè)壁35。這個步驟還在側(cè)壁35的頂部部分形成肩部，形成的溝槽28-30的開口比距離表面15遠端的寬度更寬。在另一種實施方式中，可以增加溝槽28-30的寬度以延伸到層17下面，并且利用其它技術形成肩部39，諸如通過各向同性的硅蝕刻(濕法或干法)去除側(cè)壁35的一部分。形成肩部39也有助于為后續(xù)沿著溝槽28-30的頂邊緣生長保形氧化物提供低應力區(qū)域。
圖5說明了在制造半導體器件10的方法的實施方式的另一后續(xù)階段中的器件10的一部分的放大截面圖。沿側(cè)壁35，包括肩部39和底部36，形成第一二氧化硅層或氧化物41。典型地，氧化物41從層18的底表面19沿著肩部39、側(cè)壁35延伸，并越過底部36。肩部39有助于為沿著肩部39，從而在溝槽28-30的頂部邊緣形成氧化物41提供低應力區(qū)域。在該優(yōu)選實施方式中，沿著側(cè)壁35形成的第一部分氧化物41將作為垂直晶體管25、26和27的柵極氧化物。結(jié)果，氧化物41的厚度小，典型地，介于約50和100納米之間，而且優(yōu)選約55納米。由于該肩部39的弧形形狀，肩部39上面和表面15附近的氧化物41的部分也具有弧形形狀，并且與表面15上的氧化物的厚度基本相同。氧化物41可以利用包括干法氧化或濕法氧化的各種公知技術形成。為了幫助后續(xù)形成厚氧化物46而基本上不增加應力或改變沿著側(cè)壁35的氧化物41的厚度，在氧化物41上形成多晶硅層42，包括在肩部39、側(cè)壁35和底部36上面形成多晶硅層42。在優(yōu)選的實施方式中，在層18上，包括貫穿層18的開口的邊緣上、在表面19上和氧化物41上形成多晶硅的保形層。一般地，形成多晶硅層42以具有約20到100納米的厚度，并且優(yōu)選地淀積到約50納米的厚度。
圖6說明了在制造半導體器件10的方法的實施方式的另一后續(xù)階段中的器件10的一部分的放大截面圖。之后，去除覆蓋保護層18的層42的非垂直部分、凸緣22的邊緣上的部分和底部36上的層42的非垂直部分，以露出沿著底部36的氧化物41的至少一部分。去除層42的量確保側(cè)壁35和肩部39上的部分層42從氧化物41延伸不大于凸緣22的邊緣。如圖6中所說明的，層42保留在覆蓋凸緣22的部分氧化物41上，由此覆蓋了除了底部36上的一部分以外的所有氧化物41。虛線說明了從底部36去除的部分層42。一般地，利用各向異性反應離子蝕刻去除層42的該部分，在氧化物41位于包括肩部39的側(cè)壁35上的部分上留下層42。
圖7說明了在制造半導體器件10的方法的實施方式的另一后續(xù)階段中的器件10的一部分的放大截面圖。在層42和沿著底部36的氧化物41的露出部分上形成第二保護層44。一般地，用與層18相同的材料形成層44。直線說明了層18和層44之間的過渡。凸緣22的側(cè)壁下方的凹進層42形成了基本上水平的層18的表面，沒有在其上形成層44的層42。沒有在凸緣22下方凹進層42的步驟，將不能在層18的側(cè)壁上形成層44，而且層44的露出部分和氧化物41的頂部分將會暴露于后續(xù)的處理操作。去除層44的非垂直部分以露出沿著底部36的氧化物41的至少一部分。層44的去除部分由虛線說明。層44的一部分可以通過一般稱為各向異性的間隔蝕刻的操作而被去除。利用定時的RIE蝕刻去除層44的一部分，以確保覆蓋底部36的層44的所有的非垂直部分被去除。在該優(yōu)選實施方式中，對去除層44的一部分的蝕刻定時，以去除超過預期沿著底部36的材料的大約50％。例如，如果層44被形成到約50納米的厚度，則對去除蝕刻定時以去除約75納米。
圖8說明了在制作半導體器件10的方法的實施方式的另一后續(xù)階段中器件10的一部分的放大截面圖。沿著底部36的一部分的氧化物41的厚度被增加到第二厚度，以在溝槽28-30的底部中形成氧化物46。形成厚氧化物46的第二厚度而基本上不增加或改變氧化物41的第一厚度，該氧化物41沿著側(cè)壁35，包括沿著肩部39和沿著表面15的層17。通過對溝槽28-30內(nèi)露出的材料的進一步氧化來形成氧化物46。層18和44的剩余部分保護位于表面15和側(cè)壁35，包括位于肩部39上的氧化物41，以便氧化物41的第一厚度和層17的厚度在厚氧化物46的形成過程中基本上不會改變。目標是不改變第一厚度，然而，本領域技術人員意識到總會有小的變化，諸如工藝變化，導致發(fā)生一些小的變化，妨礙了厚度保持精確不變。本領域技術人員還意識到氧化物也將在保護層18中的任何其它開口中生長，以形成場氧化物隔離區(qū)域。在優(yōu)選實施方式中，使用采用氫源的濕法氧化增加氧化物41的露出部分的厚度以形成氧化物46。在優(yōu)選實施方式中，一般地，對于大約230納米的總厚度，增加厚度大約200納米，但是在其它實施方式中可以或多或少地增加。在該優(yōu)選實施方式中，在大約1000攝氏度下實現(xiàn)濕法氧化。形成沿著側(cè)壁35，包括肩部39，覆蓋氧化物41的保護層44和層42，起到多晶緩沖局部氧化(poly buffered locos)的作用，容易形成很厚的氧化物46，而不會在溝槽28-30的底部產(chǎn)生應力或位錯。層42和44還在后續(xù)的操作的過程中保護氧化物41免受污染物和蝕刻劑的損害。在厚氧化物46的形成過程中，可以在開口21中形成場氧化物23。
圖9說明了在制造半導體器件10的方法的實施方式的另一后續(xù)階段中的器件10的一部分的放大截面圖。去除層18和44，留下層42去保護氧化物41。可以利用各種公知的技術去除層18和44，優(yōu)選利用濕法氮化物剝離操作諸如熱磷酸來去除。
重新參考圖1，在溝槽28-30內(nèi)的剩余開口內(nèi)形成導電材料。該導電材料可以是包括多晶硅、WSi、W或?qū)щ姴牧系慕M合的各種公知導電材料。在優(yōu)選實施方式中，形成摻雜磷的多晶硅49的毯覆層(blanket layer)，覆蓋層17，并且填充溝槽28-32內(nèi)的開口的剩余部分。溝槽28-30內(nèi)的多晶硅49的一部分接觸層42，從而，層42作為多晶硅49的一部分而說明。之后，應用掩膜，并且從層17上去除位于層17上的多晶硅49的一部分，在溝槽28-30內(nèi)留下多晶硅49的一部分，以作為晶體管25-27的柵極。典型地，去除層17上的多晶硅49的一部分，并且去除溝槽28-30內(nèi)的該多晶硅的一部分，使得溝槽28-30內(nèi)的多晶硅49的上表面低于層17的頂表面。然而，如溝槽29所說明的，多晶硅49可以伸出該溝槽并且覆蓋該層17的表面。一般地，這種類型的結(jié)構(gòu)用來制造對于多單元功率MOSFET的多個晶體管單元的所有柵極的電接觸。形成該氧化物46基本上不會改變沿著側(cè)壁35的氧化物41的厚度，有助于確保溝槽28-30的開口足夠?qū)?，以使多晶?9填充溝槽28-30。不關閉溝槽28-30的開口，如通過氧化溝槽的頂部，便于形成填充溝槽28-30的多晶硅49。
典型地，在溝槽28和30內(nèi)的多晶硅49的表面上形成氧化物層55，并且在伸出溝槽29的多晶硅49上形成氧化物56。本領域技術人員應當理解，在生長層55的步驟中，鄰近層55的多晶硅49的一部分和層13的一部分也可能被氧化，從而增加在這些區(qū)域中的氧化物41的厚度。這種額外的氧化延伸氧化物41到層13和多晶硅49中的深度取決于層49在表面17下方凹進多少和氧化物層55的厚度。
之后，通常的處理是在襯底11上繼續(xù)形成晶體管，諸如晶體管25-27或其它有源元件或無源元件。在圖1中說明的舉例實施方式中，在表面15上可以形成摻雜區(qū)域51、52和53，并且延伸進鄰近氧化物41的襯底11中，以便形成用于晶體管25-27的源極區(qū)。之后，可以貫穿層17形成開口以制作對區(qū)域14以及摻雜區(qū)域51-53的電接觸。在該優(yōu)選實施方式中，在襯底11的第二表面上形成漏電極16以形成用于器件10的漏接觸。
鑒于所有上述內(nèi)容，顯然公開了一種新型的器件及其制造方法。在其它特征中包含的是沿著溝槽的側(cè)壁，包括沿著溝槽開口附近的側(cè)壁形成氧化物，以具有第一厚度，并且沿著溝槽的底部具有更大的厚度。沿著側(cè)壁保持該厚度基本不變，產(chǎn)生了便于在溝槽內(nèi)形成導電材料的較寬的開口。沿著側(cè)壁保持該厚度基本不變，還有利于形成保護層，以在后續(xù)除了操作的過程中保護該氧化物。
盡管采用具體的優(yōu)選實施方式描述了本發(fā)明的主題，但是對于半導體領域的技術人員來說，明顯將有很多選擇和變化。本領域的一般技術人員應當理解，所說明的步驟僅僅是舉例，而且只構(gòu)成在半導體襯底11上形成器件10所需的處理步驟的一部分。此外，本領域的技術人員應當理解，可以忽略層42。在這種情況中，層44將代替層42填滿凸緣22下面的空間。
權(quán)利要求
1.一種制作溝槽半導體器件的方法，包括提供具有第一表面的半導體襯底；從第一表面向該半導體襯底內(nèi)形成第一開口，其中第一開口具有側(cè)壁和底部；在第一開口的側(cè)壁和底部上形成第一二氧化硅層達到第一厚度；并且增加沿該底部的一部分第一二氧化硅層的所述第一厚度達到第二厚度，而基本上不增加位于側(cè)壁上的第一二氧化硅層的所述第一厚度，其中所述第二厚度大于所述第一厚度。
2.如權(quán)利要求1的方法，其中形成所述第一開口包括在第一表面上形成第二二氧化硅層，在第二二氧化硅層上形成保護層，并且貫穿該保護層而且貫穿第二二氧化硅層形成第一開口。
3.如權(quán)利要求2的方法，其中形成所述第一開口包括底切該保護層第一距離，使得該側(cè)壁的一部分延伸到該保護層的下面。
4.如權(quán)利要求3的方法，其中在所述側(cè)壁上形成第一二氧化硅層包括在位于保護層下面的一部分側(cè)壁上形成第一二氧化硅層。
5.一種制作溝槽半導體器件的方法，包括提供具有第一表面的半導體襯底；從第一表面向該半導體襯底內(nèi)形成第一開口，其中第一開口具有側(cè)壁和底部；在該側(cè)壁和該底部上形成第一二氧化硅層達到第一厚度；在該側(cè)壁上的第一二氧化硅層上，但未在位于底部上的至少第一部分的第一二氧化硅層上，形成第一多晶硅層；并且增加第一部分的第一二氧化硅層的所述第一厚度達到第二厚度，而基本上不增加該側(cè)壁上的第一二氧化硅層的所述第一厚度，其中所述第二厚度大于所述第一厚度。
6.如權(quán)利要求5的方法，其中在所述側(cè)壁上形成第一二氧化硅層包括在與第一表面的交點附近，形成第二部分的第一二氧化硅層以具有弧形形狀。
7.如權(quán)利要求6的方法，其中增加第一部分的第一二氧化硅層的第一厚度達到第二厚度包括在位于所述側(cè)壁上的第一多晶硅層上，包括在覆蓋所述弧形形狀的第一多晶硅層上，形成保護層，去除所述底部上的一部分第一多晶硅層以露出第一二氧化硅層的所述第一部分，并且氧化所述第一部分的第一二氧化硅層，而未氧化位于所述側(cè)壁上包括該弧形形狀上的第一二氧化硅層。
8.如權(quán)利要求5的方法，其中從所述第一表面向半導體襯底內(nèi)形成第一開口包括在第一表面上形成第二二氧化硅層，在第二二氧化硅層上形成保護層，并且貫穿該保護層和貫穿第二二氧化硅層形成第一開口，而且底切該保護層第一距離以形成具有弧形形狀的一部分所述側(cè)壁。
9.一種溝槽半導體器件，包括具有第一表面的半導體襯底；從第一表面向半導體襯底內(nèi)延伸的開口，該開口具有側(cè)壁和底部；和在該開口的側(cè)壁上形成的第一厚度的和在該開口的底部上形成的第二厚度的第一二氧化硅層，其中所述第二厚度大于所述第一厚度。
10.如權(quán)利要求9的所述溝槽半導體器件，還包括第一二氧化硅層與第一表面相交，并且與第一表面之間形成小于90度的角。
全文摘要
在一種實施方式中，制作一種溝槽半導體器件，其沿著溝槽的側(cè)壁具有第一厚度的氧化物，而且沿著該溝槽的底部的至少一部分具有更厚的厚度。
文檔編號H01L29/423GK1956153SQ20061014238
公開日2007年5月2日 申請日期2006年10月11日 優(yōu)先權(quán)日2005年10月24日
發(fā)明者戈登·M·格里瓦納 申請人:半導體元件工業(yè)有限責任公司