專利名稱：芯片內(nèi)建電感元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體電路，特別是涉及一種差動(dòng)型操作(differentialoperation)的芯片內(nèi)建電感元件。
背景技術(shù)：
許多數(shù)字及模擬部件及電路已成功地運(yùn)用于半導(dǎo)體集成電路。上述部件包含了無源元件，例如電阻、電容或電感等。典型的半導(dǎo)體集成電路包含一硅基底。一層以上的介電層設(shè)置于基底上，且一層以上的金屬層設(shè)置于介電層中。這些金屬層可通過現(xiàn)行的半導(dǎo)體工藝技術(shù)而形成芯片內(nèi)建部件，例如芯片內(nèi)建電感元件(on-chip inductor)。以芯片內(nèi)建電感元件的設(shè)計(jì)而言，越來越多的無線通訊設(shè)計(jì)使用差動(dòng)電路以降低共模(common mode)噪聲，而運(yùn)用于上述差動(dòng)電路的電感需為對(duì)稱式來防止共模噪聲產(chǎn)生。
而隨著集成電路設(shè)計(jì)的向上發(fā)展，目前著重于將不同的功能整合于單一芯片上，以降低工藝復(fù)雜度以及任何對(duì)于制造成品率的沖擊。將不同的功能整合于單一芯片即為所熟習(xí)的系統(tǒng)芯片(system on chip，SOC)。另外，在通訊系統(tǒng)的快速發(fā)展下，系統(tǒng)芯片通常具有射頻電路以及數(shù)字或基頻(baseband)電路。由于射頻電路在系統(tǒng)芯片中所占的面積明顯小于數(shù)字或基頻電路，因此整個(gè)芯片設(shè)計(jì)是采用數(shù)字或基頻電路的工藝。因此，相較于一般射頻電路的電感元件，系統(tǒng)芯片中的電感元件的線圈厚度較薄而使得品質(zhì)因數(shù)(quality factor/Q value)降低。然而，差動(dòng)信號(hào)操作的電感元件中相鄰的線圈會(huì)通過具有180度相差的信號(hào)而產(chǎn)生較大寄生電容，因而無法通過縮短線圈之間的間距來提升品質(zhì)因數(shù)。
由于將不同的功能整合于單一芯片為集成電路設(shè)計(jì)的發(fā)展趨勢(shì)，因此有必要尋求一種新的電感元件結(jié)構(gòu)以增加電感元件的品質(zhì)因數(shù)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種芯片內(nèi)建電感元件，通過改變電感元件中線圈(coil)的截面積大小，以增加電感元件的品質(zhì)因數(shù)。
根據(jù)上述的目的，本發(fā)明提供一種芯片內(nèi)建電感元件，包括一絕緣層、一第一繞線部及一第二繞線部。絕緣層設(shè)置于一基底上。第一繞線部及第二繞線部相互對(duì)稱的設(shè)置于絕緣層內(nèi)且相互電連接。每一繞線部包括至少二同心排列的半圈型導(dǎo)線部，其中至少一相對(duì)外側(cè)的半圈型導(dǎo)線部的截面積小于至少一相對(duì)內(nèi)側(cè)的該半圈型導(dǎo)線部的截面積。
又根據(jù)上述的目的，本發(fā)明提供一種芯片內(nèi)建電感元件，包括一絕緣層、一第一繞線部及一第二繞線部。絕緣層設(shè)置于一基底上。第一繞線部及第二繞線部相互對(duì)稱設(shè)置于絕緣層內(nèi)且相互電連接。每一繞線部包括由內(nèi)而外同心排列的第一半圈型導(dǎo)線、第二半圈型導(dǎo)線、及第三半圈型導(dǎo)線，其中這些半圈型導(dǎo)線具有大體相同的厚度且第二半圈型導(dǎo)線具有最大的線寬。
又根據(jù)上述的目的，本發(fā)明提供一種芯片內(nèi)建電感元件，包括一絕緣層、一第一繞線部及一第二繞線部。絕緣層設(shè)置于一基底上。第一繞線部及第二繞線部相互對(duì)稱設(shè)置于絕緣層內(nèi)且相互電連接。第一繞線部及第二繞線部包括第一半圈型頂層導(dǎo)線、第二半圈型頂層導(dǎo)線、及第三半圈型頂層導(dǎo)線以及第一多層導(dǎo)線結(jié)構(gòu)及第二多層導(dǎo)線結(jié)構(gòu)。第一半圈型頂層導(dǎo)線、第二半圈型頂層導(dǎo)線、及第三半圈型頂層導(dǎo)線由內(nèi)而外同心排列。第一多層導(dǎo)線結(jié)構(gòu)及第二多層導(dǎo)線結(jié)構(gòu)分別位于第一半圈型頂層導(dǎo)線及第二半圈型頂層導(dǎo)線下方且與其電連接，第一多層導(dǎo)線結(jié)構(gòu)及第二多層導(dǎo)線結(jié)構(gòu)包括多個(gè)重疊且分開的導(dǎo)線以及用以電連接這些導(dǎo)線的多個(gè)導(dǎo)電插塞，且第二多層導(dǎo)線結(jié)構(gòu)中導(dǎo)線的層數(shù)不同于第一多層導(dǎo)線結(jié)構(gòu)中導(dǎo)線的層數(shù)。
又根據(jù)上述的目的，本發(fā)明提供一種芯片內(nèi)建電感元件，適用于一半導(dǎo)體電路，半導(dǎo)體電路包括一基底、一絕緣層設(shè)置于基底上、及多個(gè)導(dǎo)體層依序設(shè)置于絕緣層中，芯片內(nèi)建電感元件包括一第一繞線部及一第二繞線部，相互對(duì)稱設(shè)置于絕緣層內(nèi)且相互電連接，第一繞線部及第二繞線部包括至少二同心排列的半圈型導(dǎo)線部。最外側(cè)的半圈型導(dǎo)線部的截面積小于一相對(duì)內(nèi)側(cè)的半圈型導(dǎo)線部的截面積。


圖1A繪示出本發(fā)明實(shí)施例的二匝芯片內(nèi)建電感元件的平面示意圖。
圖1B繪示出圖1A中芯片內(nèi)建電感元件的多層導(dǎo)線結(jié)構(gòu)平面示意圖。
圖1C繪示出圖1A中I-I’線的剖面示意圖。
圖2A繪示出本發(fā)明實(shí)施例的三匝芯片內(nèi)建電感元件的平面示意圖。
圖2B繪示出圖2A中I-I’線的一實(shí)施例的剖面示意圖。
圖2C繪示出圖2A中I-I’線的另一實(shí)施例的剖面示意圖。
圖2D繪示出圖2A中I-I’線的又一實(shí)施例的剖面示意圖。
圖3繪示出繪示出本發(fā)明另一實(shí)施例的三匝芯片內(nèi)建電感元件的平面示意圖。
簡(jiǎn)單符號(hào)說明2～虛線；10～第一端；20～第二端；30、40～側(cè)向延伸部；101～導(dǎo)線層；200～基底；201、202、203、204、205、206～半圈型頂層導(dǎo)線；201a、202a、203a、203b、204a、204b～多層導(dǎo)線結(jié)構(gòu)；211、212、213、214、221、222、223、224、231、232、233、234～半圈型導(dǎo)線；210～絕緣層；211、217～下跨接層；213、215～上跨接層；W、W1、W2、W3～線寬。
具體實(shí)施例方式
以下配合圖1A至1C說明本發(fā)明實(shí)施例的芯片內(nèi)建電感元件，其中圖1A繪示出本發(fā)明實(shí)施例的二匝芯片內(nèi)建電感元件的平面示意圖、圖1B繪示出圖1A中芯片內(nèi)建電感元件的多層導(dǎo)線結(jié)構(gòu)平面示意圖、圖1C繪示出圖1A中I-I’線的剖面示意圖。芯片內(nèi)建電感元件，適用于一半導(dǎo)體電路。半導(dǎo)體電路包括一基底200、設(shè)置于基底200上的絕緣層210、以及依序設(shè)置于絕緣層210中的多個(gè)導(dǎo)體層，如圖1C所示?；?00包括一硅基底或其它現(xiàn)有的半導(dǎo)體材料基底。基底200中可包含各種不同的元件，例如晶體管、電阻、及其它習(xí)用的半導(dǎo)體元件。再者，基底200亦可包含其它導(dǎo)電層(例如，銅、鋁、或其合金)以及絕緣層(例如，氧化硅層、氮化硅層、或低介電材料層)。此處為了簡(jiǎn)化圖式，僅以一平整基底表示之。另外，絕緣層210可為一單層低介電材料層或是多層介電結(jié)構(gòu)。例如，多層介電材料層與多層導(dǎo)體層依序交錯(cuò)形成在基底200之上。在本實(shí)施例中，絕緣層210可包括氧化硅層、氮化硅層、或低介電材料層。
請(qǐng)參照?qǐng)D1A，芯片內(nèi)建電感元件包括第一及第二繞線部。第一繞線部設(shè)置于絕緣層210內(nèi)，且位于虛線2的一第一側(cè)。第一繞線部包括由內(nèi)而外同心排列的二半圈型導(dǎo)線部。外側(cè)的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線203所構(gòu)成，而半圈型頂層導(dǎo)線203可由絕緣層210中的多個(gè)導(dǎo)體層的一第一導(dǎo)體層(即，頂層導(dǎo)體層)所定義而成。內(nèi)側(cè)的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線201以及位于其下方的多層導(dǎo)線結(jié)構(gòu)201a所構(gòu)成，如圖1B及1C所示。同樣地，半圈型頂層導(dǎo)線201可由絕緣層210中的多個(gè)導(dǎo)體層的一第一導(dǎo)體層(即，頂層導(dǎo)體層)所定義而成。半圈型頂層導(dǎo)線201與半圈型頂層導(dǎo)線203具有大體相同的厚度及線寬。多層導(dǎo)線結(jié)構(gòu)201a通過至少一導(dǎo)電插塞(未繪示)與半圈型頂層導(dǎo)線201電連接，且包括多個(gè)重疊且分開的半圈型導(dǎo)線以及用以電連接這些半圈型導(dǎo)線的多個(gè)導(dǎo)電插塞(未繪示)。為了簡(jiǎn)化圖式，此處僅以三個(gè)半圈型導(dǎo)線211、221及231作為范例說明，這些半圈型導(dǎo)線211、221及231可由絕緣層210中頂層導(dǎo)體層下方的不同導(dǎo)體層所定義而成。例如，第二導(dǎo)體層、第三導(dǎo)體層及第四導(dǎo)體層。需注意的是多層導(dǎo)線結(jié)構(gòu)201a中導(dǎo)線層數(shù)可依設(shè)計(jì)需求而定。
第二繞線部設(shè)置于絕緣層210內(nèi)，且位于虛線2的一相對(duì)于第一側(cè)的第二側(cè)。第二繞線部包括由內(nèi)而外同心排列的二半圈型導(dǎo)線部。第二繞線部以虛線2為對(duì)稱軸而對(duì)稱于第一繞線部。外側(cè)的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線204所構(gòu)成，而半圈型頂層導(dǎo)線204可由絕緣層210中的多個(gè)導(dǎo)體層的第一導(dǎo)體層(即，頂層導(dǎo)體層)所定義而成。內(nèi)側(cè)的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線202以及位于其下方的多層導(dǎo)線結(jié)構(gòu)202a所構(gòu)成，如圖1B及1C所示。同樣地，半圈型頂層導(dǎo)線202可由絕緣層210中的多個(gè)導(dǎo)體層的一第一導(dǎo)體層(即，頂層導(dǎo)體層)所定義而成。半圈型頂層導(dǎo)線202與半圈型頂層導(dǎo)線204具有大體相同的厚度及線寬。再者，多層導(dǎo)線結(jié)構(gòu)202a通過至少一導(dǎo)電插塞(未繪示)與半圈型半圈型頂層導(dǎo)線202電連接且包括多個(gè)重疊且分開的半圈型導(dǎo)線212、222及232以及用以電連接這些半圈型導(dǎo)線212、222及232的多個(gè)導(dǎo)電插塞(未繪示)。這些半圈型導(dǎo)線212、222及232可由絕緣層210中頂層導(dǎo)體層下方的不同導(dǎo)體層所定義而成。例如，第二導(dǎo)體層、第三導(dǎo)體層及第四導(dǎo)體層。
在本實(shí)施例中，“截面積”一詞表示電感元件中與電流方向垂直的半圈型導(dǎo)線部面積。再者，每一半圈型頂層導(dǎo)線具有大體相同的線寬W及大體相同的厚度。由于內(nèi)側(cè)半圈型導(dǎo)線部具有多層導(dǎo)線結(jié)構(gòu)201a或202a，因此外側(cè)的半圈型導(dǎo)線部的截面積小于內(nèi)側(cè)半圈型導(dǎo)線部的截面積。此處，內(nèi)側(cè)半圈型導(dǎo)線部中的多層導(dǎo)線結(jié)構(gòu)的作用在于減少半圈型導(dǎo)線部的導(dǎo)體損失(conductor loss)，藉以在不增加半圈型頂層導(dǎo)線的厚度情形下提升電感元件的品質(zhì)因數(shù)。而外側(cè)半圈型導(dǎo)線部則僅由單一半圈型頂層導(dǎo)線所構(gòu)成，可避免導(dǎo)線部與基底之間的寄生電容效應(yīng)引起電感元件品質(zhì)因數(shù)下降或降低電感元件可用的頻率范圍。
第一及第二繞線部可圍繞一中心部相互對(duì)稱設(shè)置。此中心部大體為圓型、矩型、六邊型、八邊型、或多邊型的外型，而使第一及第二繞線部構(gòu)成大體為圓型、矩型、六邊型、八邊型、或多邊型的外型。此處，為簡(jiǎn)化圖式，以八邊型作為范例說明。半圈型頂層導(dǎo)線201、202、203及204具有一第一端10及一第二端20。在本實(shí)施例中，半圈型頂層導(dǎo)線201的第一端10與半圈型頂層導(dǎo)線202的第一端10相互電連接。再者，半圈型頂層導(dǎo)線203及204的第一端10具有一側(cè)向延伸部30及40，用以作為差動(dòng)信號(hào)輸入/輸出端。
為了維持電感元件幾何對(duì)稱性(geometric symmetry)，半圈型頂層導(dǎo)線203的第二端20通過一下跨接層(cross-connect)211與半圈型頂層導(dǎo)線202的第二端20電連接，其中下跨接層211可由延伸半圈型導(dǎo)線212而構(gòu)成之，如圖1B所示。下跨接層211的兩端分別設(shè)置有一導(dǎo)電插塞(未繪示)以電連接半圈型頂層導(dǎo)線203及202。另外，半圈型頂層導(dǎo)線201的第二端20通過一上跨接層213而與半圈型頂層導(dǎo)線204的第二端20電連接，其中上跨接層213可由延伸半圈型頂層導(dǎo)線201或202而構(gòu)成之，如圖1A所示。在其它實(shí)施例中，半圈型頂層導(dǎo)線203的第二端20可通過一上跨接層與半圈型頂層導(dǎo)線202的第二端20電連接，而半圈型頂層導(dǎo)線201的第二端20可通過一下跨接層而與半圈型頂層導(dǎo)線204的第二端20電連接。
以下配合圖2A至2D說明本發(fā)明實(shí)施例的三匝芯片內(nèi)建電感元件，其中圖2A繪示出本發(fā)明實(shí)施例的三匝芯片內(nèi)建電感元件的平面示意圖，而圖2B至2D分別繪示出圖2A中II-II’線的不同實(shí)施例的剖面示意圖。此處，相同于圖1A、1B及1C中的部件使用相同的標(biāo)號(hào)并省略其說明。請(qǐng)參照?qǐng)D2A及2B，第一繞線部及第二繞線部分別包括由內(nèi)而外同心排列的三半圈型導(dǎo)線部。第一繞線部及第二繞線部的最外側(cè)的半圈型導(dǎo)線部分別由半圈型頂層導(dǎo)線205及206所構(gòu)成；第一繞線部及第二繞線部的正中的半圈型導(dǎo)線部分別由半圈型頂層導(dǎo)線203及204所構(gòu)成；而第一繞線部及第二繞線部的最內(nèi)側(cè)的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線201及位于其下方的多層導(dǎo)線結(jié)構(gòu)201a所構(gòu)成以及由一半圈型頂層導(dǎo)線202及位于其下方的多層導(dǎo)線結(jié)構(gòu)202a所構(gòu)成。亦即，在本實(shí)施例中最內(nèi)側(cè)的半圈型導(dǎo)線部具有最大的截面積。
在另一實(shí)施例中，第一繞線部及第二繞線部的最外側(cè)的半圈型導(dǎo)線部分別由半圈型頂層導(dǎo)線205及206所構(gòu)成；第一繞線部及第二繞線部的正中的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線203及位于其下方的多層導(dǎo)線結(jié)構(gòu)203a所構(gòu)成以及由一半圈型頂層導(dǎo)線204及位于其下方的多層導(dǎo)線結(jié)構(gòu)204a所構(gòu)成；而第一及第二繞線部的最內(nèi)側(cè)的半圈型導(dǎo)線部分別由半圈型頂層導(dǎo)線201及202所構(gòu)成。如圖2C所示，多層導(dǎo)線結(jié)構(gòu)203a通過至少一導(dǎo)電插塞(未繪示)與半圈型半圈型頂層導(dǎo)線203電連接且包括多個(gè)重疊且分開的半圈型導(dǎo)線213、223及233以及用以電連接這些半圈型導(dǎo)線213、223及233的多個(gè)導(dǎo)電插塞(未繪示)。再者，多層導(dǎo)線結(jié)構(gòu)204a通過至少一導(dǎo)電插塞(未繪示)與半圈型半圈型頂層導(dǎo)線204電連接且包括多個(gè)重疊且分開的半圈型導(dǎo)線214、224及234以及用以電連接這些半圈型導(dǎo)線214、224及234的多個(gè)導(dǎo)電插塞(未繪示)。半圈型導(dǎo)線212、222及232與半圈型導(dǎo)線214、224及234可由絕緣層210中頂層導(dǎo)體層下方的不同導(dǎo)體層所定義而成。例如，第二導(dǎo)體層、第三導(dǎo)體層及第四導(dǎo)體層。因此，在本實(shí)施例中正中的半圈型導(dǎo)線部具有最大的截面積。
又另一實(shí)施例中，第一繞線部及第二繞線部的最外側(cè)的半圈型導(dǎo)線部分別由半圈型頂層導(dǎo)線205及206所構(gòu)成；第一繞線部及第二繞線部的正中的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線203及位于其下方的多層導(dǎo)線結(jié)構(gòu)203b所構(gòu)成以及由一半圈型頂層導(dǎo)線204及位于其下方的多層導(dǎo)線結(jié)構(gòu)204b所構(gòu)成；而第一及第二繞線部的最內(nèi)側(cè)的半圈型導(dǎo)線部由一半圈型頂層導(dǎo)線201及位于其下方的多層導(dǎo)線結(jié)構(gòu)201a所構(gòu)成以及由一半圈型頂層導(dǎo)線202及位于其下方的多層導(dǎo)線結(jié)構(gòu)202a所構(gòu)成。如圖2D所示，多層導(dǎo)線結(jié)構(gòu)203b通過至少一導(dǎo)電插塞(未繪示)與半圈型半圈型頂層導(dǎo)線203電連接且包括多個(gè)重疊且分開的半圈型導(dǎo)線213及223以及用以電連接這些半圈型導(dǎo)線213及223的多個(gè)導(dǎo)電插塞(未繪示)。再者，多層導(dǎo)線結(jié)構(gòu)204b通過至少一導(dǎo)電插塞(未繪示)與半圈型半圈型頂層導(dǎo)線204電連接且包括多個(gè)重疊且分開的半圈型導(dǎo)線214及224以及用以電連接這些半圈型導(dǎo)線214及224的多個(gè)導(dǎo)電插塞(未繪示)。再者，多層導(dǎo)線結(jié)構(gòu)203b及204b中導(dǎo)線的層數(shù)不同于多層導(dǎo)線結(jié)構(gòu)201a及202a中導(dǎo)線的層數(shù)。舉例而言，多層導(dǎo)線結(jié)構(gòu)203b及204b中導(dǎo)線的層數(shù)少于多層導(dǎo)線結(jié)構(gòu)201a及202a中導(dǎo)線的層數(shù)。亦即，在本實(shí)施例中半圈型導(dǎo)線部的截面積由外而內(nèi)漸增。
如之前所述，多層導(dǎo)線結(jié)構(gòu)的作用在于減少半圈型導(dǎo)線部的導(dǎo)體損失，藉以在不增加半圈型頂層導(dǎo)線的厚度情形下提升電感元件的品質(zhì)因數(shù)。再者，最外側(cè)半圈型導(dǎo)線部則僅由單一半圈型頂層導(dǎo)線所構(gòu)成，可避免寄生電容效應(yīng)引起電感元件品質(zhì)因數(shù)下降或降低電感元件可用的頻率范圍。另外，當(dāng)每一繞線部包括多于三個(gè)同心排列的半圈型導(dǎo)線部時(shí)，最外側(cè)的該半圈型導(dǎo)線部具有最小的截面積。再者，最內(nèi)側(cè)或正中的半圈型導(dǎo)線部具有最大的截面積。同樣的，半圈型導(dǎo)線部的截面積可由外而內(nèi)漸增。
請(qǐng)參照?qǐng)D2A，本實(shí)施例中，半圈型頂層導(dǎo)線205及206的第二端20具有一側(cè)向延伸部30及40，用以作為差動(dòng)信號(hào)輸入/輸出端。再者，半圈型頂層導(dǎo)線205的第一端10通過一下跨接層217與半圈型頂層導(dǎo)線204的第一端10電連接，其中下跨接層217可由延伸半圈型導(dǎo)線214而構(gòu)成之。下跨接層217的兩端分別設(shè)置有一導(dǎo)電插塞(未繪示)以電連接半圈型頂層導(dǎo)線205及204。另外，半圈型頂層導(dǎo)線203的第一端10通過一上跨接層215而與半圈型頂層導(dǎo)線206的第一端10電連接，其中上跨接層215可由延伸半圈型頂層導(dǎo)線204或205而構(gòu)成之。在其它實(shí)施例中，半圈型頂層導(dǎo)線205的第一端10可通過一上跨接層與半圈型頂層導(dǎo)線204的第一端10電連接，而半圈型頂層導(dǎo)線203的第一端10可通過一下跨接層而與半圈型頂層導(dǎo)線206的第一端10電連接。
以下配合圖3說明本發(fā)明另一實(shí)施例的芯片內(nèi)建電感元件，其繪示出三匝芯片內(nèi)建電感元件的平面示意圖，其中相同于圖2A中的部件使用相同的標(biāo)號(hào)并省略其說明。請(qǐng)參照?qǐng)D3，第一繞線部包括由內(nèi)而外同心排列的半圈型頂層導(dǎo)線201、203及205。第二繞線部包括由內(nèi)而外同心排列的半圈型頂層導(dǎo)線202、204及206。每一半圈型頂層導(dǎo)線具有大體相同的厚度。再者，半圈型頂層導(dǎo)線201及202的線寬為W1；半圈型頂層導(dǎo)線203及204的線寬為W2；半圈型頂層導(dǎo)線205及206的線寬為W3。在本實(shí)施例中，線寬為W2大于線寬為W1及W3。另外，線寬為W1可大體相同于線寬為W3。如此一來，正中的半圈型導(dǎo)線層203及204具有最大的截面積。相較于具有相同線寬及相同大小的三匝芯片內(nèi)建電感元件而言，可減少半圈型導(dǎo)線部的導(dǎo)體損失，藉以在不增加半圈型頂層導(dǎo)線的厚度情形下提升電感元件的品質(zhì)因數(shù)。另外，當(dāng)每一繞線部包括多于三個(gè)同心排列的半圈型導(dǎo)線部時(shí)，正中的半圈型導(dǎo)線部可具有最大的截面積。
根據(jù)本發(fā)明的芯片內(nèi)建電感元件，由于部分線圈的導(dǎo)體損失通過增加線寬或設(shè)置多層導(dǎo)線結(jié)構(gòu)而獲得補(bǔ)償，因而可在不增加半圈型頂層導(dǎo)線厚度的情形下提升芯片內(nèi)建電感元件的品質(zhì)因數(shù)。因此，對(duì)于系統(tǒng)芯片的射頻電路而言，電感元件的品質(zhì)因數(shù)可有效地獲得改善。
雖然本發(fā)明以優(yōu)選實(shí)施例揭露如上，然而其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種芯片內(nèi)建電感元件，包括絕緣層，設(shè)置于基底上；以及第一繞線部及第二繞線部，相互對(duì)稱設(shè)置于該絕緣層內(nèi)且相互電連接，該第一繞線部及該第二繞線部包括至少二同心排列的半圈型導(dǎo)線部；其中至少一相對(duì)外側(cè)的該半圈型導(dǎo)線部的截面積小于至少一相對(duì)內(nèi)側(cè)的該半圈型導(dǎo)線部的截面積。
2.如權(quán)利要求1所述的芯片內(nèi)建電感元件，其中位于相對(duì)內(nèi)側(cè)的該半圈型導(dǎo)線部包括第一半圈型頂層導(dǎo)線；以及第一多層導(dǎo)線結(jié)構(gòu)，位于該半圈型頂層導(dǎo)線下方且與其電連接，包括多個(gè)重疊且分開的導(dǎo)線以及用以電連接該等導(dǎo)線的多個(gè)導(dǎo)電插塞。
3.如權(quán)利要求2所述的芯片內(nèi)建電感元件，其中位于相對(duì)外側(cè)的該半圈型導(dǎo)線部包括第二半圈型頂層導(dǎo)線，其與該第一半圈型頂層導(dǎo)線具有大體相同線寬及厚度。
4.如權(quán)利要求3所述的芯片內(nèi)建電感元件，其中位于相對(duì)外側(cè)的該半圈型導(dǎo)線部還包括第二多層導(dǎo)線結(jié)構(gòu)，位于該第二半圈型頂層導(dǎo)線下方且與其電連接。
5.如權(quán)利要求4所述的芯片內(nèi)建電感元件，其中該第二多層導(dǎo)線結(jié)構(gòu)中多個(gè)導(dǎo)線的層數(shù)小于該第一多層導(dǎo)線結(jié)構(gòu)。
6.如權(quán)利要求1所述的芯片內(nèi)建電感元件，其中位于相對(duì)內(nèi)側(cè)的該半圈型導(dǎo)線部包括第一半圈型頂層導(dǎo)線且位于相對(duì)外側(cè)的該半圈型導(dǎo)線部包括第二半圈型頂層導(dǎo)線，其中該第一半圈型頂層導(dǎo)線的線寬大于該第二半圈型頂層導(dǎo)線的線寬。
7.如權(quán)利要求1所述的芯片內(nèi)建電感元件，其中最外側(cè)的該半圈型導(dǎo)線部具有最小的截面積。
8.如權(quán)利要求1所述的芯片內(nèi)建電感元件，其中該第一繞線部及該第二繞線部構(gòu)成大體為圓型、矩型、六邊型、八邊型、或多邊型的外型。
9.一種芯片內(nèi)建電感元件，包括絕緣層，設(shè)置于基底上；以及第一繞線部及第二繞線部，相互對(duì)稱設(shè)置于該絕緣層內(nèi)且相互電連接，該第一繞線部及該第二繞線部包括由內(nèi)而外同心排列的第一半圈型導(dǎo)線、第二半圈型導(dǎo)線、及第三半圈型導(dǎo)線，其中該第二半圈型導(dǎo)線具有最大的線寬。
10.如權(quán)利要求9所述的芯片內(nèi)建電感元件，其中該第一半圈型導(dǎo)線及該第三半圈型導(dǎo)線具有大體相同的線寬與大體相同的厚度。
全文摘要
本發(fā)明揭示一種芯片內(nèi)建電感元件，其包括第一繞線部及第二繞線部，相互對(duì)稱的設(shè)置于一基底上的絕緣層內(nèi)且相互電連接。第一繞線部及第二繞線部包括至少二同心排列的半圈型導(dǎo)線部，其中至少一相對(duì)外側(cè)的半圈型導(dǎo)線部的截面積小于至少一相對(duì)內(nèi)側(cè)的半圈型導(dǎo)線部的截面積。
文檔編號(hào)H01L27/00GK1929134SQ200610142338
公開日2007年3月14日 申請(qǐng)日期2006年10月10日 優(yōu)先權(quán)日2006年10月10日
發(fā)明者李勝源 申請(qǐng)人:威盛電子股份有限公司