專利名稱：半導體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體裝置、尤其是使用了增幅型MOS傳感器的固體成像裝置及其制造方法。
背景技術(shù)：
在半導體裝置的元件分離中，尤其是在使用0.25μm以下的微細圖案技術(shù)來構(gòu)成元件的情況下，使用STI(淺溝槽隔離)結(jié)構(gòu)。
此外，近年來，即使在使用了增幅型MOS傳感器的固體成像裝置中，微細單元化也正在發(fā)展，變成采用0.25μm以下的微細圖案技術(shù)，即采用STI結(jié)構(gòu)的元件分離。以下，對安裝了增幅型MOS傳感器的固體成像裝置進行說明。
使用了增幅型MOS傳感器的固體成像裝置是通過晶體管將由光電二極管檢出的每個象素的信號增幅的結(jié)構(gòu)，是高敏感度的。此外，該固體成像裝置可以通過在CMOS邏輯處理中追加形成光電二極管的程序而制備，具有縮短開發(fā)期，低成本和低消耗電力的特征。
在圖3中示出目前的MOS型固體成像裝置的電路結(jié)構(gòu)。該固體成像裝置包括象素區(qū)域107和在象素區(qū)域107的周圍設(shè)置的周邊電路區(qū)域。在象素區(qū)域107中，作為單位單元的象素106按照二維來設(shè)置。象素106具有光電二極管101、輸送由光電二極管101所得到的信號的輸送晶體管102、對信號進行復位的復位晶體管103、對信號進行增幅的增幅晶體管104、以及選擇讀出信號的線路的垂直選擇晶體管105。連接部108與象素部的電源相連。周邊電路區(qū)域包括垂直選擇機構(gòu)109、負荷晶體管群110、含有開關(guān)晶體管的行信號積蓄機構(gòu)111和水平選擇機構(gòu)112。
在這樣構(gòu)成的MOS型固體成像裝置中所使用的微細的CMOS圖像傳感器例如在特開2001-345439號公報中公開了。圖4是特開2001-345439號公報中公開的MOS型固體成像裝置的剖面圖。在MOS型固體成像裝置中，重復設(shè)置了光電二極管101的象素區(qū)域107占據(jù)了大部分。
在象素區(qū)域107中形成了光電二極管101的n型信號積蓄區(qū)域125。隔著柵絕緣膜(硅氧化膜)122，在硅基板上形成用于將積蓄的電荷輸送至n型排放區(qū)域124a的柵電極123a。在周邊電路區(qū)域117中，在n阱126、p阱127中分別構(gòu)成pMOS晶體管、nMOS晶體管。在象素區(qū)域107和周邊電路區(qū)域117中，STI121將各元件之間絕緣。
圖5是目前的STI制造工序的剖面圖。圖5示出了象素區(qū)域107和周邊電路區(qū)域117。首先，如圖5(a)所示，在半導體基板131上形成保護氧化膜132和硅氮化膜133。然后，將保護氧化膜132和硅氮化膜133貫穿，形成在半導體基板131上設(shè)置溝槽的硅溝槽135。沉積NSG膜134以將硅溝槽135埋住。
然后，如圖5(b)所示，使用反轉(zhuǎn)掩模137，通過照相平版法以及干式蝕刻將在周邊電路區(qū)域117中的STI之間形成元件的區(qū)域(活性區(qū)域)的NSG膜134削去。由此，可以減輕其后工序的化學機械拋光(CMP)的負擔。然后，如圖5(c)所示，通過CMP除去沉積在硅氮化膜133上的NSG膜134，形成STI136。此外，雖然未圖示，除去硅氮化膜133和保護氧化膜132。
在圖5(b)中，還可以使用反轉(zhuǎn)掩模137削去象素區(qū)域107的活性區(qū)域。然而，MOS型固體成像裝置的象素區(qū)域107的活性化區(qū)域的尺寸非常微細，因此，除非形成了非常微細的抗蝕開口圖形，就無法對NSG膜134進行蝕刻。因此，在僅蝕刻周邊電路區(qū)域117的NSG膜134之后進行CMP。
通過以上工序，可以形成STI。此外，在STI間通過常規(guī)的方法形成半導體元件，制造半導體裝置。
然而，在上述目前的STI形成方法中，僅在周邊電路區(qū)域117中通過反轉(zhuǎn)掩模進行硅氧化膜的蝕刻。因此，在周邊電路區(qū)域117中，CMP中所研磨的NSG膜134的量較小，較早地被研磨，如圖5(c)所示，硅氮化膜133和STI136的一部分被削去。因此，象素區(qū)域107與周邊電路區(qū)域117的STI臺階高差(STI與半導體基板表面的臺階高差)之差(|D1-D2|)變大。尤其是微細單元化越得到發(fā)展，元件分離越微細，象素區(qū)域107由CMP實現(xiàn)平坦化變得困難，因此象素區(qū)域107的STI臺階高差變高。由于STI臺階高差變高而引起應(yīng)力(尤其是在STI上形成聚硅烷的情況下)，從而在固體成像裝置中產(chǎn)生圖像缺陷的可能性增高。
圖6是STI的剖面圖，(a)表示STI臺階高差較小的情況，(b)表示STI臺階高差較大的情況。在STI臺階高差較高的情況下，在STI136的側(cè)壁上會產(chǎn)生PS(聚硅烷)殘渣138，使相對于元件分離的相鄰的柵被橋接。因此，產(chǎn)生作為固體成像裝置的特性之一的圖像缺陷(尤其是以黑缺陷和白缺陷為代表)。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種在微細結(jié)構(gòu)的半導體裝置中，可以形成一致STI臺階高差的半導體裝置的制造方法。
為了實現(xiàn)上述目的，本發(fā)明的STI形成方法是在半導體基板上形成STI的形成方法，其特征在于在半導體基板上形成保護氧化膜；在上述保護氧化膜上形成硅氮化膜；通過照相平版法和干式蝕刻，將上述硅氮化膜和上述保護氧化膜貫穿，除去上述半導體基板的一部分以形成溝槽部；在上述溝槽部和上述硅氮化膜上形成掩埋氧化膜；通過CMP除去上述硅氮化物膜上的掩埋氧化膜和上述硅氮化膜的表面部分；通過濕式蝕刻除去沉積在上述溝槽部分的掩埋氧化膜的一部分。
此外，本發(fā)明半導體裝置的制造方法的特征在于，在通過上述STI形成方法而形成的STI之間，形成半導體元件。
此外，在本發(fā)明的通過上述制造方法而制造的半導體裝置中，其特征在于，上述STI的上端的高度從上述半導體基板起為40nm以下。
根據(jù)通過上述制造方法的半導體裝置，能夠抑制相鄰柵之間的微小泄漏電流。此外，可以緩和對半導體基板的各種應(yīng)力，并抑制結(jié)晶缺陷的產(chǎn)生。由于這些因素，可以在使用了微細結(jié)構(gòu)的半導體裝置的MOS型固體成像裝置中充分抑制圖像缺陷的產(chǎn)生，提高性能。


圖1是表示本發(fā)明實施方式中的固體裝置的制造方法的工序剖面圖。
圖2是CMP處理后的硅氮化膜的剩余膜厚與偏差的圖表。
圖3是表示使用了增幅型MOS傳感器的固體成像裝置的結(jié)構(gòu)的示意電路圖。
圖4是表示目前例子的固體成像裝置的剖面圖。
圖5是表示目前的STI形成方法的剖面圖。
圖6(a)是表示STI臺階高差較小時的剖面圖，圖6(b)表示STI臺階高差較大時的剖面圖。
具體實施形式在本發(fā)明的STI形成方法中，通過上述CMP除去的上述硅氮化膜的膜厚為上述形成的硅氮化膜膜厚的50％以下，上述通過濕式蝕刻除去的掩埋氧化膜的膜厚也可以是上述硅氮化膜膜厚的10％～50％。
此外，在本發(fā)明半導體裝置的制造方法中，通過形成上述半導體元件，還可以形成將入射光進行光電轉(zhuǎn)換而積蓄的光電二極管、以及形成讀出上述光電二極管的信號電荷的讀出部、驅(qū)動部或?qū)敵鲂盘栠M行增幅的增幅部的MOS晶體管。
下面，使用附圖，用例子對本發(fā)明中半導體裝置的實施方式、尤其是固體成像裝置進行具體的說明。
本發(fā)明實施方式中的固體成像裝置的制造方法適合于使用0.25μm以下的微細CMOS邏輯技術(shù)、在元件分離中使用STI、以柵氧化膜為10nm以下進行制備的情況。本實施方式的特征在于，在形成STI的工序中，在CMP處理后，以硅氮化物膜作為硬掩模并進行濕式蝕刻。參照圖1(a)～(f)表示的制造工序的剖面圖，對本實施方式中固體成像裝置的制造方法進行說明。另外，9表示周邊電路區(qū)域，10表示象素區(qū)域。
首先，如圖1(a)所示，使用公知的技術(shù)，在硅基板1上形成保護氧化膜2和硅氮化膜3。然后，使用照相平版法和干式蝕刻，在形成STI區(qū)域的硅氮化膜3和保護氧化膜2上形成貫穿孔，在硅基板1上形成硅溝槽4(溝槽部)。
然后，如圖1(b)所示，通過濕式蝕刻(例如，在BHF∶H2O＝20∶1的溶液中100秒的時間)，從硅溝槽4的側(cè)面蝕刻保護氧化膜2，并對硅溝槽4的側(cè)壁進行氧化，在硅溝槽4的側(cè)面形成15nm、在底部形成30nm的熱氧化膜5。然后，使用照相平版法和離子注入法，在硅溝槽4的側(cè)壁注入硼(例如，以注入能量為30keV、劑量為8×1012cm-2進行4步注入)。
通過硅溝槽4的側(cè)壁氧化和側(cè)壁注入，使得基于其后在接近STI側(cè)壁形成的光電二極管擴散層的耗盡層不會擴散至由硅溝槽4的表面硅原子等的懸空鍵所形成的界面能級，從而使界面能級是電惰性的。由此，在固體成像裝置中，可以防止來自光電二極管的泄漏電流。
然后，如圖1(c)所示，將形成STI的NSG膜6(掩埋氧化膜)通過HDP(高密度等離子體)CVD沉積在硅氮化膜3上，使得硅溝槽4被掩埋。其中，在沉積NSG膜6前，為了減輕由HDPCVD引起的離子體損害的影響，期望在溝槽4的側(cè)壁上進一步通過不使用等離子體的熱CVD法使TEOS(四乙氧基硅烷)生長(例如20nm)。此外，期望在沉積NSG膜6后進行退火(例如，在氮氣氛中在900℃下進行30分鐘)，由此使NSG膜6的膜質(zhì)變得良好。
接著，如圖1(d)所示，通過CMP(化學機械拋光)使硅氮化膜3上的NSG膜6平坦化。在通過CMP處理進行平坦化時，期望通過在CMOS邏輯處理中通常使用的活性區(qū)域的反轉(zhuǎn)掩模而進行的掩埋氧化膜(NSG膜6)的蝕刻不在象素區(qū)域10進行。如上所述，這是由于象素區(qū)域10中活性化區(qū)域的尺寸非常小、使用了反轉(zhuǎn)掩模的蝕刻難以進行的緣故。
通過CMP處理，將NSG膜6平坦化為與硅氮化膜3同樣的高度。另外，優(yōu)選將經(jīng)CMP切削的硅氮化膜3的膜厚設(shè)定為所形成膜厚的50％以下。通過將經(jīng)CMP切削的膜厚設(shè)定為50％以下，能夠抑制平坦化了的NSG膜6的臺階高差的偏差。
然后，如圖1(e)所示，通過以硅氮化膜3為硬掩模重新進行濕式蝕刻(例如BHF∶H2O＝20∶1)，從而在縱方向?qū)ζ教够说腘SG膜6進行蝕刻。即，迄今為止僅通過CMP來調(diào)整NSG膜6的厚度，然而通過添加濕式蝕刻工序，可以通過CMP和濕式蝕刻的量來控制STI7的厚度。通過CMP和濕式蝕刻對NSG膜6進行切削由此形成STI7。另外，優(yōu)選通過濕式蝕刻，使得被蝕刻的NSG膜6的膜厚變?yōu)槌跗谛纬傻?CMP前的)硅氮化膜3的10～50％。
然后，如圖1(f)所示，在濕式蝕刻后，通過采用熱磷酸的濕式蝕刻(例如，使用BHF∶H2O＝20∶1的溶液，進行20秒)除去硅氮化膜3以及柵氧化膜形成前的保護氧化膜2。之后，在象素區(qū)域10的活性區(qū)域形成柵絕緣膜(未圖示)和作為柵材料的聚硅烷，形成柵電極。STI臺階高差由聚硅烷形成時的聚硅烷上端的高度決定。另外，STI臺階高差優(yōu)選為40nm以下。
之后，在象素區(qū)域10和周邊電路區(qū)域9中形成對入射光進行光電轉(zhuǎn)換并蓄積的光電二極管、或者形成有讀出上述光電二極管的信號電荷的讀出部、驅(qū)動部或?qū)敵鲂盘栠M行增幅的增幅部的MOS晶體管。
如上所述，通過對仍然殘留有硅氮化膜3的掩埋NSG膜6進行濕式蝕刻，能夠形成一致的STI臺階高差。
圖2是表示在圖1(d)中所示的經(jīng)CMP研磨后的硅氮化膜3中，殘留膜厚的累積頻度分布的圖表。如圖2所示，相對于各自的殘留膜厚的平均值，頻度為0％～100％之間的膜厚表示經(jīng)CMP研磨后的硅氮化膜3的膜厚偏差，圖中表示的是平均殘留膜厚分別為11105nm、1275nm、1365nm、1450nm的情況。由此，例如平均殘留膜厚為105nm時的偏差寬度約為25nm、平均殘留膜厚為50nm時的偏差寬度約為47nm。
硅氮化膜3的殘留膜厚越薄、即硅氮化膜3的研磨量越多，則在晶片面內(nèi)的硅氮化膜3的殘留膜厚的偏差越大。通過CMP的硅氮化膜3的研磨量與晶片面內(nèi)的硅氮化膜3的殘留膜厚的偏差量基本呈比例關(guān)系。
因此，CMP硅氮化膜3的研磨量優(yōu)選為能除去活性區(qū)域上的NSG膜6的最小量，即能完全除去硅氮化膜3上的NSG膜6，但硅氮化膜3呈不過度研磨而殘留的狀態(tài)。此外，優(yōu)選以硅氮化膜3為硬掩模，對規(guī)定量的NSG膜6進行濕式蝕刻。
通過這樣削去NSG膜6，可以降低晶片面內(nèi)的STI臺階高差的偏差，并降低STI臺階高差。此外，通過這樣降低STI臺階高差，能夠不產(chǎn)生圖6中所示的STI側(cè)壁的PS殘渣。
在目前的方法中，在對周邊電路上STI掩埋氧化膜的高度進行最優(yōu)化時，象素區(qū)域10內(nèi)的STI臺階高差較高，但根據(jù)本制造方法，即使對象素單元內(nèi)的高度進行最優(yōu)化，也不會過度降低周邊電路區(qū)域9的STI臺階高差。此外，即使STI臺階高差較低，也不會使與STI7相鄰的半導體基板的活性化區(qū)域的角部被露出，以至于在該角部由于柵氧化膜被薄化(薄膜化)而導致可靠性降低，因此能夠降低象素區(qū)域10的STI臺階高差。通過降低STI臺階高差穩(wěn)定并使其一定，能夠緩和由STI7引起的應(yīng)力以及抑制結(jié)晶缺陷的產(chǎn)生。
此外，可以抑制由STI側(cè)壁的PS殘渣導致的相鄰柵的橋連。因此，在使用了0.25μm以下的微細CMOS邏輯技術(shù)制造的MOS型固體成像裝置中，可以消除白色缺陷、暗斑這樣的成像特性不良。
權(quán)利要求
1.一種在半導體基板上形成淺溝槽隔離的形成方法，其特征在于，在半導體基板上形成保護氧化膜，并在所述保護氧化膜上形成硅氮化膜；通過照相平版法和干式蝕刻，將所述硅氮化膜和所述保護氧化膜貫穿，并除去所述半導體基板的一部分以形成溝槽部；在所述溝槽部和所述硅氮化膜上形成掩埋氧化膜；通過化學機械拋光以除去所述硅氮化物膜上的掩埋氧化膜和所述硅氮化膜的表面部分；通過濕式蝕刻除去沉積在所述溝槽部的掩埋氧化膜的一部分。
2.如權(quán)利要求1所述的淺溝槽隔離形成方法，其中，通過所述化學機械拋光而除去的所述硅氮化膜的表面部的膜厚為所述形成的硅氮化膜膜厚的50％以下；通過所述濕式蝕刻除去的掩埋氧化膜的膜厚為所述化學機械拋光前的掩埋氧化膜膜厚的10％～50％。
3.一種半導體裝置的制造方法，其中，在通過權(quán)利要求1所述的淺溝槽隔離的形成方法而形成的淺溝槽隔離之間形成半導體元件。
4.一種半導體裝置的制造方法，其中，在通過權(quán)利要求2所述的淺溝槽隔離的形成方法而形成的淺溝槽隔離之間形成半導體元件。
5.如權(quán)利要求3所述的半導體裝置的制造方法，其中，通過形成所述半導體元件，從而形成將入射光進行光電轉(zhuǎn)換而積蓄的光電二極管；和形成讀出所述光電二極管的信號電荷的讀出部、驅(qū)動部或?qū)敵鲂盘栠M行增幅的增幅部的MOS晶體管。
6.如權(quán)利要求4所述的半導體裝置的制造方法，其中，通過形成所述半導體元件，從而形成將入射光進行光電轉(zhuǎn)換而積蓄的光電二極管；和形成讀出所述光電二極管的信號電荷的讀出部、驅(qū)動部或?qū)敵鲂盘栠M行增幅的增幅部的MOS晶體管。
7.一種通過權(quán)利要求3所述的制造方法制造的半導體裝置，其中，所述淺溝槽隔離的上端的高度從所述半導體基板起為40nm以下。
8.一種通過權(quán)利要求4所述的制造方法制造的半導體裝置，其中，所述淺溝槽隔離的上端的高度從所述半導體基板起為40nm以下。
9.一種通過權(quán)利要求5所述的制造方法制造的半導體裝置，其中，所述淺溝槽隔離的上端的高度從所述半導體基板起為40nm以下。
10.一種通過權(quán)利要求6所述的制造方法制造的半導體裝置，其中，所述淺溝槽隔離的上端的高度從所述半導體基板起為40nm以下。
全文摘要
在半導體基板(1)上形成STI(7)的形成方法中，在半導體基板上形成保護氧化膜，在保護氧化膜上形成硅氮化膜，通過照相平版法和干式蝕刻，將硅氮化膜和保護氧化膜貫穿，并除去半導體基板的一部分以形成溝槽部，在溝槽部和硅氮化膜上形成掩埋氧化膜，通過CMP除去硅氮化物膜上的掩埋氧化膜和硅氮化膜的表面部，通過濕式蝕刻除去沉積在溝槽部的掩埋氧化膜的一部分。本發(fā)明可以提供一種使在微細結(jié)構(gòu)的半導體裝置中的STI臺階高差一致的STI的制造方法。
文檔編號H01L21/822GK1949472SQ20061014236
公開日2007年4月18日 申請日期2006年10月11日 優(yōu)先權(quán)日2005年10月14日
發(fā)明者越智元隆, 津野盛和 申請人:松下電器產(chǎn)業(yè)株式會社