專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件，更具體而言，涉及一項通過第一連接線路層將柵極連接到N+或P+結(jié)以防止等離子體工藝中的等離子體損傷的技術。
背景技術：
在制造一般的硅半導體的過程中，采用等離子體氣體淀積或蝕刻薄膜的工藝導致了影響晶片上的單位元件的特性的等離子體損傷。
圖1a和圖1b是說明常規(guī)半導體器件中的等離子體損傷的圖示。
一種廣泛應用于半導體制造工藝的薄膜淀積工藝包括采用離子化等離子體氣體在晶片上淀積反應物以形成新的膜。而且，用于形成預期圖案的干法蝕刻工藝包括采用等離子體氣體蝕刻晶片上的特定材料。
上述工藝中采用的等離子體離子氣體對晶片上的導電層圖案充電使其成為正離子。由于等離子體氣體具有正(+)屬性，因此，在所述工藝過程中在由絕緣膜覆蓋的導電層內(nèi)持續(xù)累積正電荷，以吸引負粒子。
由于柵極圖案1被柵極氧化物2周圍的厚絕緣層覆蓋，因此，其對絕緣膜的特性影響較小。但是，具有薄厚度的柵極氧化物2形成于接近作為導電層的襯底的位置。
當柵極圖案1充正電時，吸引了負粒子，所述負粒子大多為電子。這些負粒子在柵極氧化物2中被俘獲，或者通過所述柵極氧化物2流入柵極圖案1。而且，從已充電的柵極圖案1通過柵極氧化物2向襯底產(chǎn)生放電現(xiàn)象。
所述放電現(xiàn)象損壞了柵極氧化物2，從而導致了半導體器件特性的改變，我們稱其為等離子體損傷。因此，在半導體器件的制造過程中產(chǎn)生的等離子體損傷能夠改變器件和設計特性。
圖2是說明在常規(guī)半導體器件中由等離子體損傷導致的NMOS晶體管閾值電壓增大的曲線圖。
參考圖2，(B)表示在形成第一線路層之后測量的數(shù)據(jù)，(C)表示在形成第二線路層之后測量的數(shù)據(jù)，(D)表示在淀積第一鈍化材料并對其構(gòu)圖之后測量的數(shù)據(jù)，(E)表示在淀積第二鈍化材料并對其構(gòu)圖之后測量的數(shù)據(jù)。
在如圖1a和圖1b所示產(chǎn)生等離子體損傷之后，器件特性的改變，例如晶體管的閾值電壓的漂移，引起了設計特性的改變。但是，在每一批當中和每一晶片上表現(xiàn)出具有不同趨勢的等離子體損傷。因此，難以控制器件特性。
圖3a和3b是說明常規(guī)半導體器件中的CMOS反相器(inverter)的電路圖。參考圖3a和3b，常規(guī)半導體器件的CMOS反相器包括多個反相器IV1和IV2。
反相器IV1包括串聯(lián)在電源電壓Vdd端子和地電壓Vss端子之間的PMOS晶體管P1和NMOS晶體管N1。PMOS晶體管P1和NMOS晶體管N1通過公共柵極接收輸入信號IN1，通過公共漏極輸出輸出信號OUT1。
反相器IV2包括串聯(lián)在電源電壓Vdd端子和地電壓Vss端子之間的PMOS晶體管P2和NMOS晶體管N2。PMOS晶體管P2和NMOS晶體管N2通過公共柵極接收輸入信號IN2，通過公共漏極輸出輸出信號OUT2。
反相器IV1和IV2通過圖3a中的第一線路層10互連。如圖3b所示，反相器IV1和IV2通過第一線路層10a、10b以及連接在第一線路層10a和10b之間的第二線路層20互連。
圖4是說明圖3a和3b的CMOS反相器的布局圖。參考圖4，在N阱30中形成反相器IV2的PMOS晶體管P2，在P阱40中形成NMOS晶體管N2。每一晶體管的柵極通過接觸節(jié)點CN1連接至第一線路層10b。
當如圖3a所示，反相器IV1和IV2通過第一線路層10互連時，反相器IV2的柵極層連接至結(jié)，從而防止在形成第一線路層10之后的工藝過程中產(chǎn)生等離子體損傷。但是，當如圖3b所示形成第二線路層20時，第二反相器IV2受到由淀積第一線路層10a、10b和層間絕緣膜的工藝導致的等離子體損傷的影響。

發(fā)明內(nèi)容
本發(fā)明的各種實施例的目的在于，在形成金屬層來防止等離子體工藝過程中由等離子體損傷導致的半導體器件特性劣化時，將N+或P+結(jié)(或?qū)щ娊Y(jié)單元)連接至晶體管的柵極輸入節(jié)點。
根據(jù)本發(fā)明實施例，一種半導體器件包括形成于半導體器件的預定區(qū)域內(nèi)的帶有柵極氧化物的晶體管；連接至所述晶體管的柵極的第一線路層；以及連接在所述晶體管的柵極和所述第一線路層之間的摻雜結(jié)單元。在第一線路層的形成過程中，通過設置所述晶體管，將所述柵極連接至所述結(jié)區(qū)。
根據(jù)本發(fā)明另一實施例，一種半導體器件包括形成于所述半導體襯底的N阱區(qū)并包括柵極氧化物層的第一晶體管；形成于所述半導體襯底的P阱區(qū)并包括柵極氧化物層的第二晶體管；第一線路層，其通過設置將所述第一晶體管的第一柵極連接至所述第二晶體管的第二柵極；以及在所述第一線路層的形成過程中，連接至所述第一柵極和第二柵極的結(jié)單元。
根據(jù)另一實施例，一種半導體器件包括形成于半導體襯底的N阱區(qū)內(nèi)的第一晶體管。所述第一晶體管包括位于所述襯底之上的第一柵極氧化物層和位于所述第一柵極氧化物層之上的第一柵極。所述第二晶體管形成于所述半導體襯底的P阱區(qū)內(nèi)。所述第二晶體管包括位于所述襯底之上的第二柵極氧化物層和位于所述第二柵極氧化物層之上的第二柵極。通過設置第一線路層將所述第一晶體管的第一柵極連接至所述第二晶體管的第二柵極。所述第一結(jié)單元連接至所述第一柵極。所述第一結(jié)單元通過配置釋放在所述第一柵極上累積的電荷，從而防止所述第一柵極氧化物層受到損傷。
在又一實施例中，所述半導體器件還包括連接至所述第二柵極的第二結(jié)單元。所述第二結(jié)單元通過配置釋放在所述第二柵極上累積的電荷，從而防止所述第二柵極氧化物層受到損傷。所述第一和第二結(jié)單元分別為第一和第二二極管。所述第一二極管的正極(anode)連接至所述第一晶體管，所述第二二極管的負極(cathode)連接至所述第二晶體管。所述第一和第二晶體管分別為PMOS和NMOS晶體管。


圖1a和圖1b是說明常規(guī)半導體器件中的等離子體損傷的圖示。
圖2是說明在常規(guī)半導體器件中由等離子體損傷導致的閾值電壓增大的曲線圖。
圖3a和3b是說明常規(guī)半導體器件中的CMOS反相器的電路圖。
圖4是說明圖3a和3b的CMOS反相器的布局圖。
圖5是說明根據(jù)本發(fā)明實施例的半導體器件的CMOS反相器的電路圖。
圖6是說明根據(jù)本發(fā)明實施例的CMOS反相器的布局圖。
簡單符號說明柵極圖案 1柵極氧化物 2第一線路層 10第一線路層 10a，10b第二線路層 20N阱 30P阱 40第二線路層 102結(jié)單元 110，112P阱 130二極管 D1，D2接觸節(jié)點 CN1，CN2輸入信號 IN1，IN2反相器 IV1，IV2，IV3，IV4NMOS晶體管 N1，N2，N3，N4輸出信號 OUT1，OUT2PMOS晶體管 P1，P2，P3，P具體實施方式
圖5是說明根據(jù)本發(fā)明實施例的半導體器件的CMOS反相器的電路圖。
圖5的CMOS反相器包括多個串聯(lián)的反相器IV3和IV4。
反相器IV3包括通過其漏極連接的PMOS晶體管P3和NMOS晶體管N3。晶體管P3和N3的源極分別連接至電源電壓Vdd端子和地電壓Vss端子。PMOS晶體管P3和NMOS晶體管N3通過公共柵極接收輸入信號IN1，通過公共漏極輸出輸出信號OUT1。
反相器IV4包括PMOS晶體管P4、NMOS晶體管N4和結(jié)單元110、112(或?qū)щ娊Y(jié)單元)。PMOS晶體管P4和NMOS晶體管N4的漏極共享同一節(jié)點，晶體管P4和N4的源極分別連接電源電壓Vdd端子和地電壓Vss端子。PMOS晶體管P4和NMOS晶體管N4通過公共柵極接收輸入信號IN2，通過公共漏極輸出輸出信號OUT2。
反相器IV3和IV4通過第一線路層100a、100b以及連接在第一線路層100a、100b之間的第二線路層102連接。
結(jié)單元110包括連接在PMOS晶體管P4的柵極和電源電壓Vdd端子之間的二極管D1。結(jié)單元112包括連接在地電壓Vss端子和NMOS晶體管N4的柵極之間的二極管D2。
在該實施例中，由于反相器IV4的柵極層容易受到等離子體損傷，因此，形成用于將反相器IV4的柵極層連接至結(jié)的二極管D1和D2。也就是說，為了防止等離子體損傷，在形成晶體管之后，將二極管的正極或負極連接至第一線路層100a和100b。因此，當柵極層受到等離子體損傷充電時，通過所述二極管釋放累積在柵極層上的電荷(或柵極層接收負粒子或電子)，從而避免在柵極氧化物上產(chǎn)生等離子體損傷。
圖6是說明根據(jù)本發(fā)明實施例的CMOS反相器的布局圖。
參考圖6，在N阱120中形成反相器IV4的PMOS晶體管P4，在P阱130內(nèi)形成NMOS晶體管N4，從而將PMOS晶體管P4和NMOS晶體管N4的公共柵極連接至第一線路層100b。這里，每一晶體管的柵極通過接觸節(jié)點CN2連接至第一線路層100b。
將用于形成P+結(jié)(例如結(jié)單元110)的二極管D1連接在用于接收輸入信號IN2的節(jié)點和PMOS晶體管P4的柵極之間。將用于形成N+結(jié)(例如結(jié)單元112)的二極管D2連接在用于接收輸入信號IN2的節(jié)點和NMOS晶體管N4的柵極之間。
二極管D1和D2連接至用于接收輸入信號IN2的第一線路層100b。在N阱120和P阱130的空間內(nèi)形成二極管D1和D2，從而使由增加結(jié)而導致的芯片尺寸的增大最小化。
二極管D1和D2包括N+結(jié)和P+結(jié)，所述N+結(jié)和P+結(jié)在與連接至第一線路層100b相同的方向上處于最為鄰近的位置，以防止在形成連接至柵極的第一線路層100b之后，在路徑中形成結(jié)。也就是說，在從第一線路層100b施加的等離子體離子效應被傳輸至PMOS晶體管P4和NMOS晶體管N4的柵極之前，將所述柵極連接至二極管D1和D2的正極和負極。
盡管在本發(fā)明的該實施例中以半導體器件的CMOS反相器為例，但是，可以將本發(fā)明應用到所有采用柵極氧化物的半導體電路上。在半導體器件的設計中，在采用第一線路層100a和100b時，將所有的柵極圖案都連接到N+或P+結(jié)，來防止由等離子體損傷造成的器件和設計特性的改變。
如上所述，根據(jù)本發(fā)明實施例的半導體器件防止了由等離子體損傷導致的半導體器件特性的劣化，從而確保了半導體器件的工作特性和成品率。
出于圖例和說明的目的給出了對本發(fā)明的各種實施例的上述描述。其目的不是在于窮舉或?qū)⒈景l(fā)明恰恰局限于所公開的形式。有可能根據(jù)上述教導獲得或者通過實踐習知修改和變化。選擇所述實施例并對其予以說明的目的在于解釋本發(fā)明的原理及其實際運用，從而使本領域技術人員以各種實施例或者根據(jù)所計劃的具體應用而做出的各種修改來利用本發(fā)明。
本申請要求于2005年12月30日提交的韓國專利申請No.10-2005-0134864的優(yōu)先權，在此將其全文引入以供參考。
權利要求
1.一種半導體器件，包括形成于半導體襯底的預定區(qū)域內(nèi)的晶體管，所述晶體管包括位于所述半導體襯底之上的柵極氧化物和位于所述柵極氧化物之上的柵極；連接至所述晶體管的柵極的第一線路層；以及連接在所述晶體管的柵極和所述第一線路層之間的導電結(jié)單元，所述導電結(jié)單元通過配置釋放在所述柵極上累積的電荷，從而防止所述柵極氧化物受到損傷。
2.根據(jù)權利要求1所述的半導體器件，其中，所述晶體管為PMOS晶體管。
3.根據(jù)權利要求2所述的半導體器件，其中，所述導電結(jié)單元包括連接在所述晶體管和電源電壓端子之間的第一二極管。
4.根據(jù)權利要求1所述的半導體器件，其中，所述晶體管是NMOS晶體管。
5.根據(jù)權利要求4所述的半導體器件，其中，所述結(jié)單元包括連接在地電壓端子和所述晶體管之間的第二二極管。
6.根據(jù)權利要求1所述的半導體器件，其中，所述器件包括CMOS反相器。
7.一種半導體器件，包括形成于半導體襯底的N阱區(qū)域內(nèi)的第一晶體管，所述第一晶體管包括位于所述襯底之上的第一柵極氧化物層和位于所述第一柵極氧化物層之上的第一柵極；形成于所述半導體襯底的P阱區(qū)域內(nèi)的第二晶體管，所述第二晶體管包括位于所述襯底之上的第二柵極氧化物層和位于所述第二柵極氧化物層之上的第二柵極；第一線路層，提供其以將所述第一晶體管的第一柵極連接至所述第二晶體管的第二柵極；以及連接至所述第一柵極的第一結(jié)單元，所述第一結(jié)單元通過配置釋放在所述第一柵極上累積的電荷，以防止所述第一柵極氧化物層受到損傷。
8.根據(jù)權利要求7所述的半導體器件，其中，所述第一晶體管為PMOS晶體管。
9.根據(jù)權利要求8所述的半導體器件，其中，所述結(jié)單元包括P+結(jié)，所述P+結(jié)連接至位于所述N阱區(qū)域內(nèi)的所述第一晶體管的所述第一柵極。
10.根據(jù)權利要求7所述的半導體器件，其中，所述第二晶體管是NMOS晶體管。
11.根據(jù)權利要求10所述的半導體器件，其中，所述結(jié)單元包括N+結(jié)，所述N+結(jié)連接至位于所述P阱區(qū)域內(nèi)的所述第二晶體管的所述第二柵極。
12.根據(jù)權利要求7所述的半導體器件，其中，沿與所述第一線路層相同的方向形成所述結(jié)單元，從而使所述結(jié)單元形成于與所述第一柵極和第二柵極鄰接的位置。
13.根據(jù)權利要求7所述的半導體器件，其中，所述第一結(jié)單元包括二極管。
14.根據(jù)權利要求7所述的半導體器件，還包括連接至所述第二柵極的第二結(jié)單元，所述第二結(jié)單元通過配置釋放在所述第二柵極上累積的電荷，以防止所述第二柵極氧化物層受到損傷。
15.根據(jù)權利要求14所述的半導體器件，其中，所述第一和第二結(jié)單元分別為第一和第二二極管。
16.根據(jù)權利要求15所述的半導體器件，其中，所述第一二極管的正極連接至所述第一晶體管，所述第二二極管的負極連接至所述第二晶體管，所述第一和第二晶體管分別為PMOS和NMOS晶體管。
全文摘要
一種半導體器件，其特征在于通過第一連接線路層將所有晶體管的柵極圖案連接至N+或P+結(jié)，從而防止在工藝過程中，由等離子體損傷導致的半導體器件的特性劣化。在采用第一線路層時，為了將結(jié)連接至容易受到等離子體損傷的柵極層，在形成晶體管之后，將所述柵極層連接至所述N+或P+結(jié)。因此，在由等離子體損傷對所述柵極層充電時，所述柵極層通過所述結(jié)放電或通過設置接收(－)離子或電子，從而使柵極氧化物免受等離子體損傷。
文檔編號H01L27/04GK1992267SQ20061010589
公開日2007年7月4日 申請日期2006年7月13日 優(yōu)先權日2005年12月30日
發(fā)明者金東勛 申請人:海力士半導體有限公司