專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如包含用于電平移動(dòng)電路(level shift circuit)的NMOSFET的半導(dǎo)體器件。
背景技術(shù)：
例如，絕緣柵雙極晶體管的高端側(cè)的柵極的驅(qū)動(dòng)電路使用半導(dǎo)體襯底1，例如如圖16、18所示那樣構(gòu)成。
如圖19所示，該驅(qū)動(dòng)電路包含分別由NMOSFET131(或132)和電阻R構(gòu)成的2個(gè)電平移動(dòng)電路、以及分別由CMOS邏輯構(gòu)成的高端控制邏輯51和低端控制邏輯52，作為絕緣柵雙極晶體管61、62的柵極的驅(qū)動(dòng)電路而工作。包含輸出進(jìn)行了如此移動(dòng)的電平信號(hào)的電平移動(dòng)電路的高壓電力用集成電路以往就有(例如，專(zhuān)利文獻(xiàn)1)，典型情況如圖19所示，被用于構(gòu)成采取IGBT半橋連接的高端側(cè)IGBT的柵極驅(qū)動(dòng)電路的CMOS邏輯等中。再有，圖16等所示的CMOS是在浮置電源上工作的構(gòu)成例。
在圖16、18中，1是P-襯底、2是N-外延層、3是從N-外延層2的表面達(dá)到P-襯底1而形成的P區(qū)、104a是在N-外延層2的表面形成的P區(qū)、104b是離開(kāi)P區(qū)104a所形成的P-區(qū)，與P+區(qū)3導(dǎo)通(參照?qǐng)D18)。
再有，5是在上述P區(qū)104a的表面上所形成的N+區(qū)、107a是被P-區(qū)104b包圍且在N-外延層2的表面形成的N+區(qū)、107b是在P-區(qū)104b的外部所形成的N+區(qū)、8是在P區(qū)104a的表面形成的P+區(qū)、9是與P+區(qū)3接觸而形成的襯底電極、10是與N+區(qū)5和P+區(qū)8接觸而形成的源電極、11是在被N+區(qū)5和N-外延區(qū)2夾持的P區(qū)104a的表面的絕緣膜上所形成的柵電極、12是與N+區(qū)107a接觸而形成的漏電極、13是在N+區(qū)107b的表面上所形成的浮置電源電極。
在圖16中，示出了應(yīng)用使表面電場(chǎng)均一化的雙重降低表面勢(shì)場(chǎng)(Double-RESURF)技術(shù)的例子，在圖16中還示出Vout為最高電位(≈Vh)時(shí)的耗盡層的延伸(由2條虛線(xiàn)夾持的部分)，此處，示出了在電壓施加的同時(shí)N-層2和P-區(qū)4b同時(shí)耗盡，但耗盡層并不到達(dá)上述CMOS區(qū)域，在對(duì)襯底電位保持高電位的狀態(tài)下可正常工作的情況。
在圖19所示的電路結(jié)構(gòu)中，將通常的襯底電位基準(zhǔn)的邏輯信號(hào)傳遞給浮置電位的邏輯電路的NMOS131或NMOS132是必需的，成為圖18所示的平面結(jié)構(gòu)，分別構(gòu)成具有圖16所示的剖面結(jié)構(gòu)的NMOS。在如此構(gòu)成的驅(qū)動(dòng)電路中，一旦使NMOS131處于導(dǎo)通狀態(tài)，就有電流流過(guò)電阻R，在V1與Vd之間產(chǎn)生電位差。
此處，N+區(qū)107a、107b之間通過(guò)N-外延層2相連，N-外延層2耗盡，電子電流會(huì)被耗盡層的勢(shì)壘阻斷。
美國(guó)專(zhuān)利第5801418號(hào)但是，在圖16所示的現(xiàn)有結(jié)構(gòu)中，存在下述問(wèn)題一旦施加于V1的電壓下降，則在N-外延層2中產(chǎn)生未耗盡的區(qū)域，在該未耗盡的部分會(huì)形成電流通路(在圖17中，示作電阻Rp的部分為電流通路)。
因此，存在有效的R降低從而形不成正常的信號(hào)傳遞的不良情況。
該問(wèn)題在形成多個(gè)NMOS時(shí)(俯視圖為圖18，電路為圖19)尤為嚴(yán)重，該JFET在多個(gè)NMOS相互之間也可形成，極難采取應(yīng)對(duì)措施。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種可防止不需要的電流通路的形成從而能夠進(jìn)行正常的信號(hào)傳遞的半導(dǎo)體器件。
為了達(dá)到以上目的，本發(fā)明的半導(dǎo)體器件是一種半導(dǎo)體器件，設(shè)置在P型襯底上，在該P(yáng)型襯底的一個(gè)主面的表面區(qū)域具有N-區(qū)、以及在該N-區(qū)的一部分或與該N-區(qū)鄰接設(shè)置的P區(qū)，該半導(dǎo)體器件包含半導(dǎo)體元件，該半導(dǎo)體元件具有在上述P區(qū)的表層部的一部分相互分離設(shè)置的第1N型區(qū)和第2N型區(qū)；在上述第1N型區(qū)上設(shè)置的第1電極；在上述第2N型區(qū)上設(shè)置的第2電極；以及在上述第1N型區(qū)與上述第2N型區(qū)之間的上述P區(qū)的表面設(shè)置的柵電極，上述第1N型區(qū)和上述第2N型區(qū)被上述P區(qū)包圍，與上述N-區(qū)分離。
按照以如上方式構(gòu)成的本發(fā)明的半導(dǎo)體器件，由于上述第1N型區(qū)和上述第2N型區(qū)被上述P區(qū)包圍，與上述N-區(qū)分離，所以能夠提供一種可防止半導(dǎo)體元件與其它電路元件之間的不需要的電流通路的形成從而能夠進(jìn)行正常的信號(hào)傳遞的半導(dǎo)體器件。


圖1是本發(fā)明的實(shí)施方式1的半導(dǎo)體器件的剖面圖。
圖2是在圖1的半導(dǎo)體器件中表示對(duì)浮置電源電極施加高電壓時(shí)所形成的耗盡層的剖面圖。
圖3A是在實(shí)施方式1的半導(dǎo)體器件中使2個(gè)NMOSFET間的源極電位共用時(shí)的平面圖。
圖3B是實(shí)施方式1的半導(dǎo)體器件的平面圖。
圖4是實(shí)施方式1的半導(dǎo)體器件的電路圖。
圖5A是在實(shí)施方式1的變形例1的半導(dǎo)體器件中使2個(gè)NMOSFET間的源極電位共用而構(gòu)成時(shí)的平面圖。
圖5B是實(shí)施方式1的變形例1的半導(dǎo)體器件的平面圖。
圖6A是在實(shí)施方式1的變形例1的半導(dǎo)體器件中使2個(gè)NMOSFET間的源極電位共用而構(gòu)成時(shí)的平面圖。
圖6B是實(shí)施方式1的變形例1的半導(dǎo)體器件的平面圖。
圖7是本發(fā)明的實(shí)施方式2的半導(dǎo)體器件的平面圖。
圖8是本發(fā)明的實(shí)施方式3的半導(dǎo)體器件的平面圖。
圖9是本發(fā)明的實(shí)施方式4的半導(dǎo)體器件的剖面圖。
圖10A是本發(fā)明的實(shí)施方式5的半導(dǎo)體器件的剖面圖。
圖10B是實(shí)施方式5的變形例的半導(dǎo)體器件的剖面圖。
圖11是表示實(shí)施方式1的P型層4b的一個(gè)形成例的示意剖面圖。
圖12是本發(fā)明的實(shí)施方式6的半導(dǎo)體器件的剖面圖。
圖13A是本發(fā)明的實(shí)施方式7的半導(dǎo)體器件的剖面圖。
圖13B是在實(shí)施方式7的半導(dǎo)體器件中表示增強(qiáng)反向偏置時(shí)所形成的耗盡層的狀態(tài)的剖面圖。
圖14A是本發(fā)明的實(shí)施方式8的半導(dǎo)體器件的剖面圖。
圖14B是在實(shí)施方式8的半導(dǎo)體器件中表示增強(qiáng)反向偏置時(shí)所形成的耗盡層的狀態(tài)的剖面圖。
圖15是本發(fā)明的實(shí)施方式9的半導(dǎo)體器件的剖面圖。
圖16是現(xiàn)有例的半導(dǎo)體器件的剖面圖。
圖17是在現(xiàn)有例的半導(dǎo)體器件中表示浮置電源電極為低電壓時(shí)所形成的耗盡層的剖面圖。
圖18是現(xiàn)有例的半導(dǎo)體器件的平面圖。
圖19是現(xiàn)有例的半導(dǎo)體器件的電路圖。
具體實(shí)施例方式
下面，一邊參照附圖一邊說(shuō)明本發(fā)明的實(shí)施方式的半導(dǎo)體器件。
實(shí)施方式1本實(shí)施方式1的半導(dǎo)體器件是設(shè)置于P型襯底1上的IGBT的柵極的驅(qū)動(dòng)電路，該P(yáng)型襯底1在一個(gè)面上形成有N-外延層2，如圖4所示，該驅(qū)動(dòng)電路包括與絕緣柵雙極晶體管(IGBT)61、62的柵極連接的高端控制邏輯51和低端控制邏輯52、以及分別由NMOSFET31和電阻R構(gòu)成的2個(gè)電平移動(dòng)電路。
具體地說(shuō)，如圖3B所示，高端控制邏輯51和低端控制邏輯52被設(shè)置在P型襯底1的CMOS區(qū)域中，并排設(shè)置2個(gè)NMOSFET31使之由P區(qū)4分離，在各NMOSFET31與CMOS區(qū)域的高端控制邏輯51之間設(shè)置電阻R。
該CMOS區(qū)域的CMOS是在浮置電源上工作的CMOS，典型情況是，如圖4所示，用于構(gòu)成采取IGBT半橋連接的高端側(cè)IGBT的柵極驅(qū)動(dòng)電路的CMOS邏輯等中。
此處，特別是在本實(shí)施方式1的半導(dǎo)體器件中，構(gòu)成電平移動(dòng)電路的NMOSFET31的特征在于被P區(qū)包圍并與N-外延層2分離，可防止NMOSFET21、22與其它電路要素之間的不需要的連接。
以下，參照表示NMOSFET31的剖面和CMOS區(qū)域的示意剖面的圖1，同時(shí)更具體地說(shuō)明實(shí)施方式1的半導(dǎo)體器件。
如上所述，本實(shí)施方式1的半導(dǎo)體器件采用在一個(gè)面上形成了N-外延層2的P型襯底1構(gòu)成。
具體地說(shuō)，首先，用于形成NMOSFET的P區(qū)4被設(shè)置于N-外延層2的一部分上。該P(yáng)區(qū)4例如由P區(qū)4a和P-區(qū)4b構(gòu)成，以從N-外延層2的表面至未達(dá)到P型襯底1的深度形成，形成N-外延層2被夾持在P區(qū)4a和P-區(qū)4b與P型襯底1之間的結(jié)構(gòu)。
再有，在實(shí)施方式1中，作為優(yōu)選方式，由載流子濃度不同的P區(qū)4a和P-區(qū)4b構(gòu)成該P(yáng)區(qū)4，但本發(fā)明不限于此，也可用一個(gè)P型層構(gòu)成。
而且，在P區(qū)4a上設(shè)置成為NMOSFET的源區(qū)的N+區(qū)5，N-區(qū)6與N+區(qū)5隔開(kāi)規(guī)定的間隔，被設(shè)置在P-區(qū)4b上。進(jìn)而，在N-區(qū)6，在遠(yuǎn)離N+區(qū)5的一側(cè)設(shè)置成為漏區(qū)的N+區(qū)7a。再有，在P區(qū)4a上與N+區(qū)5鄰接地設(shè)置P+區(qū)8。如上述這樣，就構(gòu)成了NMOSFET的源區(qū)(N+區(qū)5)、漏區(qū)(N+區(qū)7a)、以及作為N+區(qū)5與N-區(qū)6之間的區(qū)域的溝道區(qū)，跨越源區(qū)(N+區(qū)5)和P+區(qū)8設(shè)置源電極，在漏區(qū)(N+區(qū)7a)上設(shè)置漏電極12，在溝道區(qū)上經(jīng)柵氧化膜(未圖示)設(shè)置柵電極11。
再有，優(yōu)選情況是，N+區(qū)5與N+區(qū)7a之間的載流子濃度被設(shè)定成使表面的電場(chǎng)變得均一(滿(mǎn)足降低表面勢(shì)場(chǎng)條件)。
此處，在本實(shí)施方式1中，在P區(qū)4內(nèi)，N+區(qū)5、N-區(qū)6和N+區(qū)7a以未達(dá)到N-外延層2的深度形成，在N+區(qū)5、N-區(qū)6和N+區(qū)7a與N-外延層2之間必然存在P區(qū)4。由此，NMOSFET的N型的源極和漏極被P區(qū)4所形成的勢(shì)壘包圍，利用該勢(shì)壘與設(shè)置于P區(qū)4的外側(cè)的浮置電源電極13及CMOS區(qū)域的MOSFET分離。
而且，在實(shí)施方式1中，與上述MOSFET連接的電阻R和浮置電源電極按以下方式設(shè)置，構(gòu)成電平移動(dòng)電路。
具體地說(shuō)，在P區(qū)4的外側(cè)形成與N-外延層2連接的浮置電源電極13。該浮置電源電極13例如如圖1所示，跨越作為PMOSFET的源極或漏極的P+區(qū)和與之鄰接的N+區(qū)7b設(shè)置，使之與設(shè)置于P區(qū)4外側(cè)的N-外延層2的CMOS邏輯電路連接。而且，電阻R被連接在漏電極12與浮置電源電極13之間。
如上所述，構(gòu)成了連接MOSFET、電阻R和浮置電源電極13而成的實(shí)施方式1的電平移動(dòng)電路。
再有，3是從N-外延層2的表面到達(dá)P-襯底1而形成的P+區(qū)，4c是與P+區(qū)3接觸而形成的P-區(qū)，9是與P+區(qū)3接觸而形成的襯底電極，該襯底電極9接地。
如上所述，在實(shí)施方式1的驅(qū)動(dòng)電路中，構(gòu)成將通常的襯底電位基準(zhǔn)的邏輯信號(hào)傳遞給浮置電位的邏輯電路的2個(gè)NMOSFET31。即，利用了一旦使NMOSFET31處于導(dǎo)通狀態(tài)則電流流過(guò)電阻R而產(chǎn)生V1與Vd1(Vd2)之間的電位差的情況(參照?qǐng)D4的電路)。
接著，說(shuō)明根據(jù)施加于浮置電源電極13上的電壓V1而形成的耗盡層。
首先，在本實(shí)施方式1中，在施加于浮置電源電極13上的電壓V1較高的情況下，如圖2所示，應(yīng)用了在施加電壓的同時(shí)N-外延層2、P-區(qū)4b和N-區(qū)6同時(shí)耗盡并使表面電場(chǎng)均一化的三重降低表面勢(shì)場(chǎng)(Triple-RESURF)結(jié)構(gòu)。
所謂三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)是指下述的結(jié)構(gòu)N擴(kuò)散層、P擴(kuò)散層在縱向交替重疊(此處，是指將P型襯底1、N-外延層2、P-區(qū)4b和N-區(qū)6層疊)，在反向偏置施加時(shí)相互耗盡，最終在最下層的區(qū)域以外使之互相完全耗盡，由此可使表面電場(chǎng)均一化以抑制最大電場(chǎng)。在該耗盡時(shí)，在雪崩發(fā)生以前使該工作完成，這是第一工作條件。
在Si耗盡層中，不引起雪崩的最大積分電荷量大約為1×1012/cm2。在實(shí)施方式1的三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)中，由于在縱向被3重層疊，所以該3倍的3×1012/cm2為總積分電荷量。
在本實(shí)施方式1中，由于N-外延層2從上下耗盡，所以積分電荷量為2×1012/cm2，由于N-層6僅僅從下部耗盡，所以積分電荷量為1×1012/cm2，總計(jì)3×1012/cm2。
在以上構(gòu)成的實(shí)施方式1中，如圖2所示，由于耗盡層達(dá)不到上述CMOS區(qū)域，所以可在對(duì)襯底電位保持高電位的狀態(tài)下使之正常工作。
與此相對(duì)照，施加于浮置電源電極13的電壓V1降低，P-區(qū)4b不耗盡(圖1)。在這種情況下，如在現(xiàn)有技術(shù)一欄中所說(shuō)明的那樣，在現(xiàn)有的驅(qū)動(dòng)電路中，流過(guò)NMOSFET的電流流入N-外延層2。
再有，在圖1和圖2中，耗盡層是被虛線(xiàn)V1和虛線(xiàn)V2夾持的區(qū)域。其它的剖面圖也一樣。
與此相對(duì)照，在本發(fā)明(本實(shí)施方式1)的驅(qū)動(dòng)電路中，即使是施加于浮置電源電極13的電壓V1降低了的情況下，利用P-區(qū)4b所形成的勢(shì)壘，流過(guò)NMOS的電流也達(dá)不到N-外延層2。
因此，在本實(shí)施方式1的驅(qū)動(dòng)電路中，沒(méi)有像現(xiàn)有例那樣或者電阻R的有效值發(fā)生變化、或者在NMOS間發(fā)生相互干涉的情況，可實(shí)現(xiàn)穩(wěn)定的驅(qū)動(dòng)。
另外，在本實(shí)施方式1的驅(qū)動(dòng)電路中，如圖3B所示，將分別由P區(qū)4a、P-區(qū)4b形成的2個(gè)P區(qū)4相互分離，而且還將P區(qū)4與連接到P區(qū)3上的P-區(qū)4c分離。即，如果在2個(gè)P區(qū)4之間和P區(qū)4與P區(qū)3之間設(shè)置N-外延層2，則因N-外延層2的勢(shì)壘而獨(dú)立地保持2個(gè)NMOSFET的源極電位成為可能，也可對(duì)每個(gè)NMOSFET在源極側(cè)檢測(cè)出流過(guò)器件的電流。
然而，在本發(fā)明中，如圖3A所示，也可使NMOS間的源極電位共用，進(jìn)而以使P區(qū)4a與P區(qū)3接觸的方式形成。
變形例1在以上的實(shí)施方式1的說(shuō)明中，雖然表示出在優(yōu)選情況下將三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)應(yīng)用于構(gòu)成NMOSFET的部分，但在構(gòu)成NMOSFET的部分以外的部位例如也可形成雙重降低表面勢(shì)場(chǎng)結(jié)構(gòu)。
然而，在將三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)應(yīng)用于構(gòu)成NMOSFET的部分的情況下，優(yōu)選情況是，在構(gòu)成NMOSFET的部分以外的部位也應(yīng)用三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)。
具體地說(shuō)，與構(gòu)成NMOSFET的部分以外的部分鄰接，在P型襯底1上，從襯底1側(cè)起形成依次由N型層、P型層、N型層構(gòu)成的層疊結(jié)構(gòu)，設(shè)定該層疊結(jié)構(gòu)的N型層、P型層、N型層的雜質(zhì)濃度，使表面的電場(chǎng)變得均一。這樣，將三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)應(yīng)用于構(gòu)成NMOSFET的部分以外的部位的例子例如如圖5A或圖5B的平面圖所示的那樣。再有，圖5A示出了在圖3A所示的例子中將三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)應(yīng)用于構(gòu)成NMOSFET的部分以外的部位的例子，圖5B示出了在圖3B所示的例子中將三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)應(yīng)用于構(gòu)成NMOSFET的部分以外的部位的例子。
即，如果使未形成NMOSFET的區(qū)域?yàn)殡p重降低表面勢(shì)場(chǎng)結(jié)構(gòu)，則構(gòu)成三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)的P-區(qū)4b和構(gòu)成雙重降低表面勢(shì)場(chǎng)結(jié)構(gòu)的P-區(qū)4c只要不改變積分濃度，就無(wú)法使各自區(qū)域中的電場(chǎng)緩和最佳化，而如果使NMOSFET的外部也為三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)，則無(wú)需另行設(shè)置P-區(qū)4c，可降低工藝成本。
變形例2另外，在實(shí)施方式1中，將形成NMOSFET的部分的兩側(cè)定為P-區(qū)4b或P-區(qū)4c，但在本發(fā)明中，也可使N-外延層2露出，以代替形成NMOSFET的部分的兩側(cè)的P-區(qū)4b或P-區(qū)4c。
這樣一來(lái)，在形成NMOSFET的區(qū)域形成三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)，在形成區(qū)域外形成通常的降低表面勢(shì)場(chǎng)結(jié)構(gòu)，所以N-層2以與通常的降低表面勢(shì)場(chǎng)條件一致的方式形成，有必要使P-層4b和N-層6盡可能地淺，不至大幅度地偏離NMOSFET區(qū)域中的三重降低表面勢(shì)場(chǎng)條件。
但是，在降低表面勢(shì)場(chǎng)條件中，由于規(guī)定了積分濃度的上限，所以在本結(jié)構(gòu)中僅僅在積分濃度降低的方向產(chǎn)生偏移，因此不成為致命的問(wèn)題，進(jìn)而，由于還有通過(guò)僅僅在器件形成部分將N-區(qū)6的長(zhǎng)度(降低表面勢(shì)場(chǎng)長(zhǎng)度)取得較長(zhǎng)而贏得耐壓容限等的措施，所以不成為大的問(wèn)題。
與此相對(duì)照，三重降低表面勢(shì)場(chǎng)條件的最佳范圍比通常的降低表面勢(shì)場(chǎng)窄，必須進(jìn)行正確的工藝控制，而在圖6A等的結(jié)構(gòu)中，由于盡可能不制成三重降低表面勢(shì)場(chǎng)結(jié)構(gòu)即可，所以有容易制作的優(yōu)點(diǎn)。
再有，圖6A與圖3A相對(duì)應(yīng)，圖6B與圖3B相對(duì)應(yīng)。
在以上的實(shí)施方式1中，分離形成NMOSFET的區(qū)域和N-區(qū)2的P-區(qū)4b例如如圖11所示，可利用SiO2掩模M1和抗蝕劑S1而容易地形成。即，采用高能注入形成埋入N-區(qū)6下方的P-區(qū)4b，通過(guò)使形成了此時(shí)的掩模M1的區(qū)域的注入深度與N-外延層2的Si表面相一致，可形成碗狀的P-區(qū)4b。這樣一來(lái)，用一次離子注入工序即可形成將N-區(qū)6與N-區(qū)2分離的P-區(qū)4b，可壓低工藝成本。
實(shí)施方式2實(shí)施方式2的半導(dǎo)體器件是在實(shí)施方式1中說(shuō)明過(guò)的圖3A所示的半導(dǎo)體器件中，如圖7所示，在2個(gè)NMOSFET之間設(shè)置由N-區(qū)6a和N+區(qū)7c構(gòu)成的N型分離層，除此以外均與圖3A同樣地構(gòu)成。此處，N-區(qū)6a和N+區(qū)7c分別與NMOSFET的N-區(qū)6和N+區(qū)7a分離地設(shè)置，在N-區(qū)6a與N-區(qū)6之間以及在N+區(qū)7c與N+區(qū)7a之間分別夾持P-區(qū)4b而存在。
在以上那樣構(gòu)成的實(shí)施方式2的半導(dǎo)體器件中，由于存在設(shè)置于2個(gè)NMOSFET間的獨(dú)立的N-區(qū)6a和N+區(qū)7c，所以起因于結(jié)電容的相互的電容耦合消失，在過(guò)渡特性中可防止相互干涉，更加正確的工作成為可能。
實(shí)施方式3實(shí)施方式3的半導(dǎo)體器件是在實(shí)施方式1中說(shuō)明過(guò)的圖3B所示的半導(dǎo)體器件中，如圖8所示，在2個(gè)NMOSFET之間設(shè)置由P-區(qū)4d構(gòu)成的P型分離層，除此以外均與圖3B同樣地構(gòu)成。此處，P-區(qū)4d分別與用于形成NMOSFET的P區(qū)4分離地設(shè)置，在P-區(qū)4d與P區(qū)4之間分別夾持N-外延層2而存在。
在以上那樣構(gòu)成的實(shí)施方式3的半導(dǎo)體器件中，由于存在設(shè)置于2個(gè)NMOSFET間的獨(dú)立的P-區(qū)4d，所以起因于結(jié)電容的相互的電容耦合消失，在過(guò)渡特性中可防止相互干涉，更加正確的工作成為可能。
再有，在圖6B所示的結(jié)構(gòu)中，對(duì)每個(gè)NMOSFET形成P區(qū)4，通過(guò)相互保持距離，可減小起因于結(jié)電容的相互的電容耦合，而在本實(shí)施方式3中，通過(guò)在P區(qū)4間設(shè)置P-區(qū)4d，可不增大2個(gè)P區(qū)4間的距離地減小相互的耦合。
實(shí)施方式4實(shí)施方式4的半導(dǎo)體器件如圖9所示，是在實(shí)施方式1的半導(dǎo)體器件(圖1)中，形成P-區(qū)4b作為埋入N-外延層2內(nèi)部的埋入層，在N+區(qū)7a與N+區(qū)7b之間添加P區(qū)29而形成，除此以外均與實(shí)施方式1同樣地構(gòu)成。再有，埋入N-外延層2內(nèi)部的P-區(qū)4b也可以在進(jìn)行用于形成P-區(qū)4b的離子注入后，再形成N-外延層2以便進(jìn)行外延生長(zhǎng)，也可以用高能注入直接形成P-區(qū)4b。
此處，由于有必要在N+區(qū)7a與7b之間用P型區(qū)隔斷，所以添加P區(qū)29，而如果P-區(qū)4b耗盡，就沒(méi)有向N-外延層2的電流漏泄，因而在反向偏置施加時(shí)，如圖9所示，P區(qū)29不至耗盡，即使處于浮置狀態(tài)亦可。
在實(shí)施方式1的優(yōu)選狀態(tài)下，有必要取N-外延層2、P-區(qū)4b和N-區(qū)6的濃度平衡，而由于按照本實(shí)施方式4的結(jié)構(gòu)，只要N-外延層2與P-區(qū)4b的關(guān)系最佳化即可，所以工藝最佳化更為簡(jiǎn)便。
實(shí)施方式5實(shí)施方式5的半導(dǎo)體器件如圖10A所示，是在實(shí)施方式4的半導(dǎo)體器件中，通過(guò)擴(kuò)散形成P區(qū)29，使之與P區(qū)3同樣地達(dá)到P型襯底1的P-層，進(jìn)而，為了保持與P-襯底1之間的耐壓，添加N+埋入?yún)^(qū)14，除此以外均與實(shí)施方式4同樣地構(gòu)成。
在以上的實(shí)施方式5的半導(dǎo)體器件中，在反向偏置施加時(shí)，如圖9所示，P區(qū)29的電位下降直至P-區(qū)4b耗盡為止，成為浮置狀態(tài)。按照以上的實(shí)施方式5，例如，由于可用同一工序形成P區(qū)29與P區(qū)3，所以工藝成本的降低成為可能。
再有，本實(shí)施方式5的結(jié)構(gòu)即使是用P埋入?yún)^(qū)3a和P區(qū)3b構(gòu)成P區(qū)3的情況，也可應(yīng)用。
實(shí)施方式6實(shí)施方式6的半導(dǎo)體器件如圖12所示，取代實(shí)施方式1的N-外延層2，通過(guò)擴(kuò)散形成N-擴(kuò)散層20，在該N-擴(kuò)散層20中與實(shí)施方式1同樣地構(gòu)成NMOSFET和CMOS。
如此構(gòu)成的實(shí)施方式6的驅(qū)動(dòng)電路由于無(wú)需形成P區(qū)3，而且采用了工藝成本比外延生長(zhǎng)低廉的擴(kuò)散，所以工藝成本的降低成為可能。該方法也可適用于實(shí)施方式4等，可取得同一效果。
實(shí)施方式7在實(shí)施方式7的半導(dǎo)體器件中，如圖13A所示，在P型襯底1上設(shè)置濃度調(diào)整為滿(mǎn)足降低表面勢(shì)場(chǎng)條件的N-埋入?yún)^(qū)16，在其上形成用于形成NMOSFET的P-層15和作為形成CMOS的區(qū)域的N層17，在P-層15中形成NMOSFET，在N層17上形成與CMOS連接的浮置電源電極13。在該實(shí)施方式7的驅(qū)動(dòng)電路中，也與實(shí)施方式1一樣，在P-層15中形成的NMOSFET被P-層15包圍，與浮置電源電極13完全分離，取得與實(shí)施方式1同樣的作用效果。
另外，在以上構(gòu)成的實(shí)施方式7的驅(qū)動(dòng)電路中，當(dāng)增強(qiáng)反向偏置時(shí)，如圖13B所示，發(fā)生耗盡，可得到高耐壓，而且在本結(jié)構(gòu)中，由于N-區(qū)6直接形成于P-層15中，所以具有用于使降低表面勢(shì)場(chǎng)條件最佳化的濃度調(diào)整比實(shí)施方式1容易的優(yōu)點(diǎn)。
實(shí)施方式8實(shí)施方式8的半導(dǎo)體器件如圖14A所示，是在實(shí)施方式7的半導(dǎo)體器件中，附加達(dá)到N-埋入?yún)^(qū)16的N區(qū)18，除此以外均與實(shí)施方式7同樣地構(gòu)成。在該實(shí)施方式8中，在內(nèi)置多個(gè)NMOS的情況下，與圖3A所示的結(jié)構(gòu)同樣地，為源電極共用的結(jié)構(gòu)，但也可用N區(qū)18將P區(qū)4a與P-襯底1分離。然而，在實(shí)施方式8的驅(qū)動(dòng)電路中，在增強(qiáng)了反向偏置的狀態(tài)下，如圖14B所示，N-區(qū)6、P-層15、N-埋入?yún)^(qū)16分別耗盡，N區(qū)18耗盡或處于浮置狀態(tài)(圖14B示出浮置狀態(tài))。由此，各自獨(dú)立地保持多個(gè)NMOSFET的源極電位成為可能，也可對(duì)每個(gè)NMOS在源極側(cè)檢測(cè)出流過(guò)器件的電流。
實(shí)施方式9實(shí)施方式9的半導(dǎo)體器件如圖15所示，通過(guò)在實(shí)施方式1的N+區(qū)7a的內(nèi)部形成P+區(qū)19，從而取代NMOSFET，做成絕緣柵雙極晶體管(IGBT)，除此以外均與實(shí)施方式1同樣地構(gòu)成。
這樣，通過(guò)將NMOSFET做成為絕緣柵雙極晶體管，從而與實(shí)施方式1相比，可使來(lái)自P+區(qū)19的空穴電流注入所引起的導(dǎo)通電流大幅度增加。另外，雖然該IGBT在導(dǎo)通狀態(tài)下從P+區(qū)19注入空穴，但該空穴因P-區(qū)4b所形成的勢(shì)壘而無(wú)法流出到P-區(qū)4b以外。
此外，如圖3B所示，由于只要獨(dú)立地構(gòu)成P-區(qū)4b就不發(fā)生多個(gè)IGBT間的相互漏泄，所以可用本結(jié)構(gòu)的IGBT分別置換圖4的2個(gè)NMOS31。另外，以上的說(shuō)明雖然以實(shí)施方式1為基礎(chǔ)進(jìn)行了說(shuō)明，但也可在實(shí)施方式4～8中，將NMOSFET變更為絕緣柵雙極晶體管，在實(shí)施方式1中，可得到與在實(shí)施方式1中進(jìn)行了置換的情形同樣的作用效果。
權(quán)利要求
1.一種半導(dǎo)體器件，設(shè)置在P型襯底上，在該P(yáng)型襯底的一個(gè)主面的表面區(qū)域具有N-區(qū)、以及在該N-區(qū)的一部分或與該N-區(qū)鄰接設(shè)置的P區(qū)，其特征在于，該半導(dǎo)體器件包含半導(dǎo)體元件，該半導(dǎo)體元件具有在上述P區(qū)的表層部的一部分相互分離設(shè)置的第1N型區(qū)和第2N型區(qū)；在上述第1N型區(qū)上設(shè)置的第1電極；在上述第2N型區(qū)上設(shè)置的第2電極；以及在上述第1N型區(qū)與上述第2N型區(qū)之間的上述P區(qū)的表面設(shè)置的柵電極，上述第1N型區(qū)和上述第2N型區(qū)被上述P區(qū)包圍，與上述N-區(qū)分離。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，包含電平移動(dòng)電路，該電平移動(dòng)電路具有上述半導(dǎo)體元件；在上述N-區(qū)的表面上從上述P區(qū)分離設(shè)置的浮置電源電極；以及連接于上述第2電極與上述浮置電源電極之間的電阻。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，包含2個(gè)以上的上述電平移動(dòng)電路。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，與上述各電平移動(dòng)電路中的各半導(dǎo)體元件相對(duì)應(yīng)的上述P區(qū)分別在上述N-區(qū)中互相分離地設(shè)置。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述P區(qū)具有設(shè)置有上述第1N型區(qū)的第1P區(qū)、以及設(shè)置有上述第2N型區(qū)的第2P區(qū)。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于，上述P區(qū)還具有設(shè)置于上述第2電極與上述浮置電源電極之間的、連接于上述第2P區(qū)上的第3P區(qū)。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于，在上述P型襯底與上述N-區(qū)之間設(shè)置有接合于上述第3P區(qū)上的N+層。
8.如權(quán)利要求1～7中的任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，上述N-區(qū)是從上述P型襯底的上述一個(gè)主面擴(kuò)散N型雜質(zhì)而成的N型擴(kuò)散層，上述P區(qū)由上述P型襯底的表面區(qū)域構(gòu)成。
9.如權(quán)利要求1～7中的任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，在上述N-區(qū)和上述P區(qū)與上述P型襯底之間具有N-埋入?yún)^(qū)。
10.如權(quán)利要求1～7中的任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，在上述第2N型區(qū)的一部分上設(shè)置P+區(qū)，具有連接于上述P+區(qū)上的第3電極以取代上述第2電極。
11.如權(quán)利要求1～7中的任一項(xiàng)所述的半導(dǎo)體器件，其特征在于，在上述第2N型區(qū)與形成有上述柵電極的上述P區(qū)之間具有N-降低表面勢(shì)場(chǎng)區(qū)，在該N-降低表面勢(shì)場(chǎng)區(qū)與上述P型襯底之間，從上述P型襯底一側(cè)起依次設(shè)置上述N-區(qū)和上述P區(qū)，設(shè)定重疊在該上述P型襯底上的上述N-區(qū)、上述P區(qū)、上述N-降低表面勢(shì)場(chǎng)區(qū)的雜質(zhì)濃度，使得表面的電場(chǎng)變得均一。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，與形成上述半導(dǎo)體元件的區(qū)域鄰接，在上述P型襯底上具有由從該襯底起依次重疊的第1N型層、P型層、第2N型層構(gòu)成的層疊結(jié)構(gòu)，設(shè)定該第1N型層、該P(yáng)型層、該第2N型層的雜質(zhì)濃度，使得表面的電場(chǎng)變得均一。
13.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，上述N-區(qū)的表面與形成上述半導(dǎo)體元件的P區(qū)鄰接并露出。
14.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，在上述P區(qū)設(shè)置2個(gè)上述半導(dǎo)體元件，在該2個(gè)上述半導(dǎo)體元件之間的上述P區(qū)設(shè)置N型分離層。
15.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，包含2個(gè)上述半導(dǎo)體元件，該2個(gè)半導(dǎo)體元件設(shè)置于在上述N-區(qū)互相分離設(shè)置的上述P區(qū)中，在位于該分離的P區(qū)之間的上述N-區(qū)設(shè)置P型分離層。
16.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，設(shè)置接合于上述N-埋入?yún)^(qū)上的N型區(qū)，利用上述N-埋入?yún)^(qū)和上述N型區(qū)將上述P型襯底與上述P區(qū)分離。
全文摘要
本發(fā)明的課題是提供一種可防止不需要的電流通路的形成從而能夠進(jìn)行正常的信號(hào)傳遞的半導(dǎo)體器件。本發(fā)明的解決手段是一種半導(dǎo)體器件，設(shè)置在P型襯底上，在該P(yáng)型襯底的一個(gè)主面的表面區(qū)域具有N
文檔編號(hào)H01L27/04GK1937251SQ200610105869
公開(kāi)日2007年3月28日 申請(qǐng)日期2006年7月13日 優(yōu)先權(quán)日2005年9月22日
發(fā)明者寺島知秀 申請(qǐng)人:三菱電機(jī)株式會(huì)社