專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)裝置，特別涉及能夠?qū)懭?擦除數(shù)據(jù)的 閃存等非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
閃存是一種能將所寫(xiě)入的數(shù)據(jù)在瞬間全部擦除的非易失性半導(dǎo)體存儲(chǔ) 裝置，目前，除了計(jì)算機(jī)以外，還被廣泛用作移動(dòng)終端等各種機(jī)器的數(shù)據(jù) 存儲(chǔ)裝置。閃存具有將多個(gè)存儲(chǔ)單元由位線和字線連接的陣列結(jié)構(gòu)，作為其連接方式一般公知有NOR型或NAND型等。數(shù)據(jù)被寫(xiě)入由位線和字線 選擇的存儲(chǔ)單元，被寫(xiě)入的數(shù)據(jù)可以從由位線和字線選擇的存儲(chǔ)單元讀出 或擦除。例如，單個(gè)存儲(chǔ)單元可以是如下構(gòu)造在內(nèi)部形成了作為源極區(qū)域和 漏極區(qū)域的擴(kuò)散層的半導(dǎo)體基板上，通過(guò)柵極絕緣膜形成浮柵，在該浮柵 上具有通過(guò)絕緣膜形成控制柵的疊層?xùn)判痛鎯?chǔ)晶體管。在該存儲(chǔ)單元中， 由儲(chǔ)存在浮柵中的電荷來(lái)存儲(chǔ)數(shù)據(jù)，所述浮柵被配置在靠近半導(dǎo)體基板一 側(cè)。即，當(dāng)在控制柵上施加電壓時(shí)，在浮柵中未儲(chǔ)存電荷的狀態(tài)下，存儲(chǔ) 單元的閾值較低，在浮柵中注入并儲(chǔ)存了電荷的狀態(tài)下，存儲(chǔ)單元的閾值 變高，因此利用這兩種狀態(tài)的閾值差來(lái)存儲(chǔ)數(shù)據(jù)。作為向浮柵注入電荷的方法，例如公知有溝道熱電子(channel hot electron)注入等方法，即在源極區(qū)域和漏極區(qū)域之間的溝道區(qū)域，將在 橫向電場(chǎng)中加速了的熱電子由柵極電場(chǎng)注入到浮柵中。另外，作為被注入 浮柵的電荷的釋放方法，例如公知有FN隧道釋放等方法，即通過(guò)在半 導(dǎo)體基板上施加正電壓或者施加負(fù)電壓使FN (Fowler-Nordheim)隧道電 流流動(dòng)，從而拔除浮柵內(nèi)的電荷。但是，該閃存如前所述目前被利用在各種各樣的機(jī)器上，增加其數(shù)據(jù)存儲(chǔ)容量自不必說(shuō)，使存儲(chǔ)器裝置自身小型化也是重要課題。對(duì)于該課 題，例如有人提出了以提高存儲(chǔ)單元的集成度為主要目的在其陣列配置上 下功夫的提案(參照專利文獻(xiàn)1)。在該提案中，進(jìn)行了如下嘗試針對(duì) 采用兩個(gè)存儲(chǔ)晶體管共用的漏極區(qū)域通過(guò)接觸部連接到位線上的方式的那 種陣列配置，通過(guò)將其變更為四個(gè)存儲(chǔ)晶體管共用一個(gè)源極區(qū)域或者漏極 區(qū)域的陣列配置，來(lái)減少接觸部的面積以提高存儲(chǔ)單元的集成度。 專利文獻(xiàn)1:日本專利文獻(xiàn)特開(kāi)平10 — 93057號(hào)公報(bào)。發(fā)明內(nèi)容但是，在現(xiàn)有的一般閃存中，例如閃存為NOR型時(shí)，其構(gòu)造上存在如下問(wèn)題由于能隨機(jī)訪問(wèn)因而讀出非?？焖?，但從另一面來(lái)說(shuō)會(huì)引起過(guò) 度擦除等。因此，在降低存儲(chǔ)晶體管的閾值時(shí)一定要給與充分的注意。不 過(guò)，當(dāng)想要避開(kāi)過(guò)度擦除而充分降低閾值時(shí)，由于數(shù)據(jù)寫(xiě)入狀態(tài)和數(shù)據(jù)擦 除狀態(tài)的閾值差變小，會(huì)導(dǎo)致數(shù)據(jù)寫(xiě)入和擦除不良或者難以快速讀出等問(wèn)題。另外，在NAND型時(shí)，其構(gòu)造上，能使存儲(chǔ)晶體管的閾值到達(dá)浮柵下 降狀態(tài)時(shí)的值，但是，由于源極區(qū)域或漏極區(qū)域等共用多個(gè)存儲(chǔ)晶體管， 所以難以快速地讀出數(shù)據(jù)。在最近，報(bào)道了使用除存儲(chǔ)晶體管之外的選擇晶體管的閃存。圖5是 使用選擇晶體管的現(xiàn)有閃存的設(shè)計(jì)的 一個(gè)示例。在該圖5中，示出了具有浮柵(FG) 101和控制柵(CG) 102的疊層 構(gòu)造、以及與其鄰接的選擇柵電極(SG) 103的存儲(chǔ)單元100，存儲(chǔ)單元 100之間由STI (Shallow Trench Isolation,淺通道隔離)104分離。在各存儲(chǔ)單元100上，分別通過(guò)在半導(dǎo)體基板上的絕緣膜形成浮柵 101。控制柵102橫跨在多個(gè)存儲(chǔ)單元100的浮柵101上，在各浮柵101之 間通過(guò)絕緣膜線性地形成。另外，選擇柵電極103在半導(dǎo)體基板上通過(guò)絕 緣膜與浮柵102平行地形成。在半導(dǎo)體基板上形成源極線(SL) 105以及 漏極區(qū)域106。在與控制柵102等平行延伸的源極線105上連接有源極接 觸部107。在漏極區(qū)域106上連接有位接觸部109，所述位接觸部109與 在相對(duì)于控制柵102等正交的方向上延伸的上層位線(BL) 108連接。
在沒(méi)使用選擇型晶體管的NOR型閃存中，在擦除被寫(xiě)入的數(shù)據(jù)時(shí)， 當(dāng)被選擇的存儲(chǔ)晶體管的閾值為負(fù)電壓時(shí)，電流也流入到未選擇的存儲(chǔ)晶 體管，從而導(dǎo)致數(shù)據(jù)寫(xiě)入和擦除的不良。對(duì)此，通過(guò)如上所述使用選擇晶 體管，即使存儲(chǔ)晶體管的閾值為負(fù)電壓時(shí)，也能使在寫(xiě)入狀態(tài)和擦除狀態(tài) 流動(dòng)的電流差足夠大，從而進(jìn)行高精度的數(shù)據(jù)的寫(xiě)入和擦除，同時(shí)也能進(jìn)行高速的讀出。但是，僅僅單純地在NOR型閃存上形成選擇晶體管時(shí)，由于該原因會(huì)存在存儲(chǔ)面積變大的問(wèn)題。本發(fā)明是鑒于以上問(wèn)題而完成的，其目的在于提供具有選擇晶體管的 小存儲(chǔ)面積的非易失性半導(dǎo)體存儲(chǔ)裝置。為了解決上述課題，本發(fā)明提供了可通過(guò)圖1例示的結(jié)構(gòu)來(lái)實(shí)現(xiàn)的非 易失性半導(dǎo)體存儲(chǔ)裝置。本發(fā)明非易失性半導(dǎo)體存儲(chǔ)裝置其特征在于，具 有形成在半導(dǎo)體基板內(nèi)且各自的平面形狀是蜂窩狀的多個(gè)擴(kuò)散層，并在所 述擴(kuò)散層中具有包含源極區(qū)域和漏極區(qū)域的存儲(chǔ)晶體管和選擇晶體管。在圖1中作為非易失性半導(dǎo)體存儲(chǔ)裝置示出了閃存1，但是在該閃存l中，多個(gè)擴(kuò)散層2a、 2b形成蜂窩狀。并且，在該閃存1中，分別形成了 在擴(kuò)散層2a具有源極區(qū)域和漏極區(qū)域的存儲(chǔ)晶體管(MemoryTr)和選擇 晶體管(SelectTr)，以及在擴(kuò)散層2b形成具有源極區(qū)域和漏極區(qū)域的存 儲(chǔ)晶體管和選擇晶體管。這樣，通過(guò)在蜂窩狀的各擴(kuò)散層2a、 2b形成存儲(chǔ) 晶體管和選擇晶體管，即使在閃存1的存儲(chǔ)單元使用選擇晶體管，也能是 多個(gè)存儲(chǔ)單元在小的設(shè)計(jì)面積上陣列配置。 發(fā)明效果在本發(fā)明中，將擴(kuò)散層形成為蜂窩狀，并在該擴(kuò)散層上設(shè)計(jì)具有源極 區(qū)域以及漏極區(qū)域的存儲(chǔ)晶體管和選擇晶體管，從而構(gòu)成非易失性半導(dǎo)體 存儲(chǔ)裝置。由此，能使采用選擇晶體管的非易失性半導(dǎo)體存儲(chǔ)裝置確保精 度好地高速動(dòng)作，并能以小存儲(chǔ)面積形成。以下通過(guò)作為本發(fā)明例子的優(yōu)選實(shí)施方式以及與附圖關(guān)聯(lián)的說(shuō)明，本 發(fā)明的上述以及其他的目的、特征、以及優(yōu)點(diǎn)將更加明確。


圖1是表示閃存設(shè)計(jì)的主要部分示意圖； 圖2是圖1的A—A截面示意圖； 圖3是圖1的B — B截面示意圖； 圖4是閃存的等價(jià)電路圖；圖5是使用選擇晶體管的現(xiàn)有閃存的設(shè)計(jì)的一例。符號(hào)說(shuō)明 1閃存2a、 2b擴(kuò)散層3、 4、 5、 6 接觸部7 絕緣膜10半導(dǎo)體基板11 STIEl、 E2、 E3、 E4 存儲(chǔ)單元 EC1、 EC2、 EC3、 EC4 選擇晶體管 ED1、 ED2、 ED3、 ED4 存儲(chǔ)晶體管 FG 浮柵具體實(shí)施方式
下面，參照附圖以閃存為例詳細(xì)地說(shuō)明本發(fā)明的實(shí)施方式。 另外，對(duì)于存儲(chǔ)單元的配置，除了通常將存儲(chǔ)單元在字線位置的交叉 位置配置成陣列狀外，有的也以縮小面積為主要目的變更位線或字線的間 距。例如，可例舉出使位線或字線的間距為通常配置的一半來(lái)設(shè)置存儲(chǔ)單 元(半間距型)的配置、或使字線和位線的間隔一共為通常配置的一半來(lái) 設(shè)置存儲(chǔ)單元(四分之一間隔型)的配置。雖然半間隔型、四分之一間隔 型都是通過(guò)縮小單元面積獲得高密度化，但是在存儲(chǔ)面積的縮小效率上四 分之一間隔型更有效。在以下敘述的閃存是相當(dāng)與四分之一間隔型的。圖1是表示閃存設(shè)計(jì)的主要部分示意圖，圖2是圖1的A—A截面示 意圖，圖3是圖1的B — B截面示意圖。另外，圖4是閃存的等價(jià)電路 圖。在圖1至圖3示出的閃存1中，作為晶體管的源極區(qū)域或漏極區(qū)域的擴(kuò)散層2a、 2b在半導(dǎo)體基板IO上由STI 11分離并形成蜂窩狀，其中所述 晶體管構(gòu)成了閃存1的存儲(chǔ)單元。這些鄰接的擴(kuò)散層2a、 2b彼此相互錯(cuò)開(kāi) 四分之一間隔進(jìn)行配置。在這樣的蜂窩狀的各擴(kuò)散層2a、 2b上存在向兩個(gè) 方向分開(kāi)后再次結(jié)合的區(qū)域(稱為"結(jié)合區(qū)域")，在存在于一擴(kuò)散層2a 中的結(jié)合區(qū)域上連接有與位線ODD一BL0、 ODD一BLl連接的接觸部3、 4，在存在于另一擴(kuò)散層2b中的結(jié)合區(qū)域上連接有與位線EVEN—BL0、 EVEN—BL1連接的接觸部5、 6。由于擴(kuò)散層2a、 2b為錯(cuò)開(kāi)了四分之一間 隔的配置，所以與一擴(kuò)散層2a連接的接觸部3、 4和與另一擴(kuò)散層2b連接 的接觸部5、 6交叉排列在圖1中的左右方向。在這里，當(dāng)從一擴(kuò)散層2a側(cè)觀察時(shí)，圍繞著圖l示出的那兩個(gè)結(jié)合區(qū) 域中與接觸部4連接的結(jié)合區(qū)域形成了四個(gè)浮柵。并且，字線 ODD—WL0、 0DD_WL1按照每個(gè)該擴(kuò)散層2a兩根的成對(duì)形式進(jìn)行設(shè)計(jì)， 如圖1和圖2所示，它們各自跨越四個(gè)浮柵FG中的兩個(gè)浮柵FG。由此， 在與ODD—BL1連接的接觸部4的周?chē)?，?gòu)成層疊浮柵FG和 ODD—WL0、 ODD—WL1而成的疊層?xùn)艠O型的總計(jì)四個(gè)存儲(chǔ)晶體管(MemoryTr)。另外，在與ODD一BL0連接的另一的接觸部3的周?chē)?，?ODD—WL0、 ODD一WLl橫穿擴(kuò)散層2a的區(qū)域中，構(gòu)成四個(gè)選擇晶體管(SelectTr)。這樣，在多個(gè)位置橫穿擴(kuò)散層2aODD—WL0、 ODD—WL1， 分別在形成在接觸部4的周?chē)母臚G上作為存儲(chǔ)晶體管的控制柵起作 用，另外，在接觸部3的周?chē)鷻M穿擴(kuò)散層2a的位置，作為選擇晶體管的選 擇柵起作用。并且，在接觸部3、 4之間，由鄰接的一組存儲(chǔ)晶體管和選 擇晶體管構(gòu)成一個(gè)存儲(chǔ)單元。在擴(kuò)散層2b側(cè)也一樣，在與EVEN_BL0連接的一個(gè)接觸部5的周 圍，構(gòu)成由浮柵FG和EVEN一WL0、 EVEN_WL1層疊而成的四個(gè)存儲(chǔ)晶 體管，在與EVEN—BL1連接的另一個(gè)接觸部6的周?chē)鷺?gòu)成四個(gè)選擇晶體 管。并且，在這些接觸部5、 6之間由鄰接的一組存儲(chǔ)晶體管和選擇器晶 體管構(gòu)成一個(gè)存儲(chǔ)單元。
另外，如圖2和圖3所示，分別在半導(dǎo)體基板IO和浮柵FG之間、半導(dǎo)體基板10和字線之間、浮柵FG和字線之間形成適當(dāng)?shù)慕^緣膜7 (包含 由兩種以上構(gòu)成的情況)。另外，在該圖1到圖3中示出的只是一部分的 構(gòu)造，勿庸置疑，實(shí)際上連續(xù)地形這種構(gòu)造直至達(dá)到必要的存儲(chǔ)單元數(shù)， 來(lái)形成閃存l (參照?qǐng)D4)。在具有這種結(jié)構(gòu)的閃存1中，應(yīng)該注意的第一個(gè)問(wèn)題是使擴(kuò)散層2a、 2b形成為蜂窩狀，并且使鄰接的擴(kuò)散層2a、 2b彼此錯(cuò)開(kāi)四分之一間隔而 配置。并且，在該閃存中應(yīng)該注意的第二個(gè)問(wèn)題是存儲(chǔ)單元的源極區(qū)域以 及漏極區(qū)域沒(méi)被特別指定。通常，NOR型閃存各存儲(chǔ)單元的源極區(qū)域和漏 極區(qū)域是各自獨(dú)立的，但是AND型閃存由于共用擴(kuò)散層，所以具有共用 的源極區(qū)域和共用的漏極區(qū)域。在上述的閃存1中，假定使用了接地方式 (虛擬接地方式)。這樣，閃存l使作為源極區(qū)域或漏極區(qū)域的擴(kuò)散層2a、 2b形成為蜂窩 狀，并且使用虛擬接地方式。因此，即使為使用選擇晶體管的結(jié)構(gòu)，也不 會(huì)對(duì)動(dòng)作精度和動(dòng)作速度產(chǎn)生不好的影響，而可能使多個(gè)存儲(chǔ)單元在設(shè)計(jì) 面積上以高集成度形成陣列配置。接著，參照?qǐng)D1到圖4具體地說(shuō)明在具有上述構(gòu)成的閃存1中讀出、 寫(xiě)入、擦除數(shù)據(jù)的各個(gè)動(dòng)作。另外，在這里為了方便，如圖1所示，將利 用了擴(kuò)散層2a的接觸部3、 4之間的、兩個(gè)選擇晶體管設(shè)為EC1、 EC2， 將其間的兩個(gè)存儲(chǔ)晶體管設(shè)為ED1、 ED2，并且，將具有選擇晶體管EC1 和存儲(chǔ)晶體管ED1的存儲(chǔ)單元設(shè)為El，將具有選擇晶體管EC2和存儲(chǔ)晶 體管ED2的存儲(chǔ)單元設(shè)為E2。另外，同樣如圖1所示，將利用了擴(kuò)散層 2b的接觸部5、 6之間的、兩個(gè)選擇晶體管設(shè)為EC3、 EC4，將其間的兩 個(gè)存儲(chǔ)晶體管設(shè)為ED3、 ED4，并且，將具有選擇晶體管EC3和存儲(chǔ)晶體 管ED3的存儲(chǔ)單元設(shè)為E3，將具有選擇晶體管EC4和存儲(chǔ)晶體管ED4的 存儲(chǔ)單元設(shè)為E4。下面，以這些各存儲(chǔ)單元E1、 E2、 E3、 E4的讀出、寫(xiě) 入、擦除的各動(dòng)作為例進(jìn)行說(shuō)明。首先，針對(duì)數(shù)據(jù)的讀出進(jìn)行說(shuō)明。在對(duì)存儲(chǔ)單元El進(jìn)行讀出的情況下，例如，設(shè)定作為其選擇晶體管
EC1的選擇柵以及作為存儲(chǔ)晶體管的控制柵發(fā)揮作用的ODD—WL0為 5V。并且，設(shè)定與設(shè)置在選擇晶體管EC1那側(cè)的擴(kuò)散層2a的結(jié)合區(qū)域的 接觸部3連接的ODD_BL0為IV，設(shè)定與設(shè)置在存儲(chǔ)晶體管ED1那側(cè)的 擴(kuò)散層2a的結(jié)合區(qū)域的接觸部4連接的ODD_BLl為0V，由此來(lái)進(jìn)行讀 出。此時(shí)，由于存儲(chǔ)晶體管ED1的開(kāi)/關(guān)根據(jù)存儲(chǔ)單元El的浮柵FG內(nèi)的 電荷的有無(wú)而變化，因此可根據(jù)在ODD—BL0、 ODD—BL1之間是否有電流 流動(dòng)來(lái)進(jìn)行數(shù)據(jù)的讀出。同樣，在對(duì)存儲(chǔ)單元E2進(jìn)行讀出時(shí)，例如，使ODD—WLl為5V，使 ODD—BL0為IV，使ODD—BU為0V，由此來(lái)進(jìn)行寫(xiě)入。另外，如上所述，在對(duì)存儲(chǔ)單元El、 E2進(jìn)行讀出時(shí)，使用虛擬接地 的手法，在施加了 IV的ODD—BLO的、與ODD—BLl側(cè)相反側(cè)配置的位 線BL上，也需要分別施加IV電壓。另外，在對(duì)存儲(chǔ)單元E3進(jìn)行讀出時(shí)，例如，使EVEN—WLO為5V， EVEN—BLO為0V，使EVEN—BLl為IV，由此進(jìn)行讀出。同樣，在對(duì)存儲(chǔ)單元E4進(jìn)行讀出時(shí)，例如，使EVEN—WL1為5V， EVEN—BLO為0V，使EVEN—BLl為IV，由此進(jìn)行讀出。另外，如上所述，在對(duì)E3、 E4進(jìn)行讀出時(shí)，和對(duì)存儲(chǔ)單元E1、 E2的 讀出時(shí)相同，例如，在施加了 IV的EVEN一BL1的、與EVEN—BL0側(cè)相 反側(cè)配置的位線BL上，也需要分別施加1V電壓。另外，在如上所述的閃存1中，使對(duì)存儲(chǔ)單元El、 E2的動(dòng)作和對(duì)存 儲(chǔ)單元E3、 E4的動(dòng)作交替進(jìn)行，由此能高精度地高速讀出，其中所述存 儲(chǔ)單元El、 E2在一擴(kuò)散層2a具有源極區(qū)域和漏極區(qū)域，所述存儲(chǔ)單元 E3、 E4在另一擴(kuò)散層2b具有源極區(qū)域和漏極區(qū)域。接著，對(duì)數(shù)據(jù)的寫(xiě)入進(jìn)行說(shuō)明。在對(duì)存儲(chǔ)單元El進(jìn)行寫(xiě)入時(shí)，例如，使ODD—WL0為IOV，使 ODD—BL0為0V，使ODD—BU為5V。由此，使選擇存儲(chǔ)器EC1接通， 并且，利用在存儲(chǔ)晶體管ED1的浮柵FG和溝道區(qū)域之間的絕緣膜上施加 電壓而使電子注入到浮柵FG中的熱電子現(xiàn)象，進(jìn)行寫(xiě)入。同樣，在對(duì)存儲(chǔ)單元E2進(jìn)行寫(xiě)入時(shí)，例如，使ODD—WL1為IOV，
使ODD—BL0為0V，使ODD—BL1為5V，由此進(jìn)行寫(xiě)入。另外，如上所述，在對(duì)存儲(chǔ)單元E1、 E2進(jìn)行寫(xiě)入時(shí)，在施加了5V的 0DD一BL1的、與ODD一BL0側(cè)相反側(cè)配置的位線BL上，也需要分別施加 5V電壓。另外，在對(duì)存儲(chǔ)單元E3進(jìn)行寫(xiě)入時(shí)，例如，使EVEN—WLO為IOV， 使EVEN—BLO為5V，使EVEN—BL1為0V，由此來(lái)進(jìn)行寫(xiě)入。同樣，在對(duì)存儲(chǔ)單元E4進(jìn)行寫(xiě)入時(shí)，例如，使EVEN一WL1為IOV， 使EVEN—BLO為5V，使EVEN—BL1為0V，由此來(lái)進(jìn)行寫(xiě)入。另外，如上所述，在對(duì)存儲(chǔ)單元E3、 E4進(jìn)行寫(xiě)入時(shí)，與對(duì)存儲(chǔ)單元 El、 E2寫(xiě)入時(shí)相同，在施加了 5V的EVEN—BLO的、與EVEN—BL1側(cè)相 反側(cè)配置的位線BL上，也需要分別施加5V電壓。另外，在該閃存1中，通過(guò)使對(duì)存儲(chǔ)單元El、 E2的動(dòng)作和對(duì)存儲(chǔ)單 元E3、 E4的動(dòng)作交替進(jìn)行，能實(shí)現(xiàn)高精度的高速寫(xiě)入，其中所述存儲(chǔ)單 元El、 E2在一擴(kuò)散層2a上具有源極區(qū)域和漏極區(qū)域，所述存儲(chǔ)單元 E3、 E4在另一擴(kuò)散層2b上具有源極區(qū)域和漏極區(qū)域。最后，對(duì)數(shù)據(jù)的擦除進(jìn)行說(shuō)明。在對(duì)存儲(chǔ)單元El、 E2、 E3、 E4進(jìn)行數(shù)據(jù)的擦除時(shí)，例如，在與擴(kuò)散 層2a、 2b連接的ODD—BLO、 ODD—BL1、 EVEN_BL0、 EVEN—BL1上全 部施加10V電壓，并且在ODD—WLO、 ODD—WL1 、 EVEN—WLO 、 EVEN—WL1上全部施加一10V電壓。由此，使FN隧道電流流動(dòng)，從而拔 除被注入到存儲(chǔ)晶體管ED1、 ED2、 ED3、 ED4的各浮柵FG上的電子， 而進(jìn)行數(shù)據(jù)的擦除。另外，也可代替在ODD—BLO、 ODD—BLl、 EVEN—BLO、 EVEN—BL1 上全部施加iov的電壓，而例如通過(guò)在半導(dǎo)體基板10上施加10V的電 壓，使在施加了一10V電壓的ODD—WLO、 ODD—WLl、 EVEN—WLO、 EVEN—WL1和半導(dǎo)體基板10之間產(chǎn)生電位差，將電子向半導(dǎo)體基板IO側(cè) 拔除，從而進(jìn)行數(shù)據(jù)的擦除。但是，在進(jìn)行高精度的數(shù)據(jù)擦除時(shí)，需要事 先在半導(dǎo)體基板IO上形成三阱(triple well)構(gòu)造。如上所述，在具有上述結(jié)構(gòu)的閃存1中，在進(jìn)行數(shù)據(jù)的讀出或?qū)懭?時(shí)，對(duì)于分別使用ODD—WL0、 0DD一WL1作為柵極的存儲(chǔ)單元E1、 E2， 使用ODD—BL0、 ODD一BLl。在進(jìn)行數(shù)據(jù)的讀出或者寫(xiě)入時(shí)，對(duì)于分別使 用EVEN一WL0、 EVEN_WL1作為柵極的存儲(chǔ)單元E3 、 E4 ，使用 EVEN一BL0、 EVEN一BL1。另外，在這些時(shí)候，通過(guò)使存儲(chǔ)單元El、 E2 和存儲(chǔ)單元E3、 E4交替動(dòng)作，能進(jìn)行高精度的高速動(dòng)作。在不具有選擇柵構(gòu)造的以往的NOR型閃存中，在擦除時(shí)當(dāng)存儲(chǔ)單元 的閾值為負(fù)電壓時(shí)，即使是未選擇的存儲(chǔ)單元也有電流流過(guò)，從而會(huì)對(duì)進(jìn) 行讀出的存儲(chǔ)單元的特性產(chǎn)生不好的影響?？墒?，在具有上述結(jié)構(gòu)的閃存 1中，由于在各存儲(chǔ)單元El、 E2、 E3、 E4中設(shè)置了選擇晶體管EC1、 EC2、 EC3、 EC4，所以即使存儲(chǔ)晶體管ED1、 ED2、 ED3、 ED4的閾值在 擦除數(shù)據(jù)時(shí)為負(fù)電壓，也不會(huì)對(duì)被選擇的存儲(chǔ)單元El、 E2、 E3、 E4產(chǎn)生 影響。因此，在擦除了數(shù)據(jù)時(shí)，也能使閾值大致為零。即，通過(guò)使閾值大 致為零，能使在寫(xiě)入狀態(tài)和擦除狀態(tài)的電流差足夠大，從而使得數(shù)據(jù)高精 度地高速讀出。另外，在以上說(shuō)明中，作為非易失性半導(dǎo)體存儲(chǔ)裝置以閃存為例進(jìn)行 了敘述，但是上述構(gòu)成也能適用于除閃存以外的EEPROM (Electrically Erasable Programmable Read Only Memory,電擦除可編程只讀存儲(chǔ)器)。對(duì)于上述只是示出了本發(fā)明的原理。對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，還可 進(jìn)行很多的變形、變更，本發(fā)明并不限定于如上述所示并說(shuō)明具體結(jié)構(gòu)以 及應(yīng)用示例，應(yīng)當(dāng)認(rèn)為，對(duì)應(yīng)的所有的變形例以及等同替換都屬于權(quán)利要 求以及其均等物所要求的本發(fā)明的保護(hù)范圍。
權(quán)利要求
1. 一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有被形成在半導(dǎo)體基板內(nèi)且各自的平面形狀是蜂窩狀的多個(gè)擴(kuò)散 層，并在所述擴(kuò)散層中具有含有源極區(qū)域以及漏極區(qū)域的存儲(chǔ)晶體管和選 擇晶體管。
2. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述擴(kuò)散層呈如下配置，S卩 一擴(kuò)散層和與所述一擴(kuò)散層鄰接的另一 擴(kuò)散層錯(cuò)開(kāi)四分之一間隔。
3. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 具有橫穿各個(gè)所述擴(kuò)散層的多個(gè)位置的字線，并在所述字線橫穿所述擴(kuò)散層的位置處形成將所述字線作為柵極的所述存儲(chǔ)晶體管或者所述選擇 晶體管。
4. 如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述 字線針對(duì)各個(gè)所述擴(kuò)散層的每一個(gè)彼此不交叉地設(shè)置兩根。
5. 如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在動(dòng)作時(shí)，按照橫穿各個(gè)所述擴(kuò)散層的多個(gè)位置的所述字線來(lái)施加電壓。
6. 如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述存儲(chǔ)晶體管在所述半導(dǎo)體基板和所述字線之間具有周?chē)唤^緣膜覆蓋的浮柵，所述選擇晶體管在所述半導(dǎo)體基板和所述字線之間具有絕緣 膜。
7. 如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 多個(gè)所述存儲(chǔ)晶體管將在各個(gè)所述擴(kuò)散層的一結(jié)合區(qū)域作為源極區(qū)域或者漏極區(qū)域共有，多個(gè)所述選擇晶體管將在所述一結(jié)合區(qū)域附近的另一 結(jié)合區(qū)域作為源極區(qū)域或者漏極區(qū)域共有，由處于所述一結(jié)合區(qū)域和所述 另一結(jié)合區(qū)域之間的一組所述存儲(chǔ)晶體管和所述選擇晶體管構(gòu)成存儲(chǔ)單 元。
8. 如權(quán)利要求7所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在各個(gè)所述擴(kuò)散層的所述一結(jié)合區(qū)域和所述另一結(jié)合區(qū)域上分別連接 有位線。
9.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 使在所述擴(kuò)散層的一擴(kuò)散層中具有源極區(qū)域以及漏極區(qū)域的所述存儲(chǔ) 晶體管和所述選擇晶體管、與在另一擴(kuò)散層中具有源極區(qū)域以及漏極區(qū)域的所述存儲(chǔ)晶體管和所述選擇晶體管交替動(dòng)作。
全文摘要
本發(fā)明提供了一種非易失性半導(dǎo)體存儲(chǔ)裝置，能使存儲(chǔ)單元面積小并且精度好地高速動(dòng)作。使擴(kuò)散層(2a)、(2b)形成為蜂窩狀，并且使它們錯(cuò)開(kāi)四分之一間隔進(jìn)行配置，在ODD_WL0、WL1橫穿擴(kuò)散層(2a)的位置與EVEN_WL0、WL1橫穿擴(kuò)散層(2b)的位置，形成存儲(chǔ)晶體管(MemoryTr)和選擇晶體管(SelectTr)。此時(shí)，與各擴(kuò)散層(2a)、(2b)連接的ODD_BL0、BL1之間形成存儲(chǔ)單元(E1)、(E2)，在EVEN_BL0、BL1之間形成存儲(chǔ)單元(E3)、(E4)，由此配置存儲(chǔ)晶體管和選擇晶體管。由此，即使設(shè)計(jì)選擇晶體管，也能使多個(gè)存儲(chǔ)單元在較小的設(shè)計(jì)面積上進(jìn)行陣列配置。
文檔編號(hào)H01L27/115GK101124672SQ20058004847
公開(kāi)日2008年2月13日 申請(qǐng)日期2005年2月18日 優(yōu)先權(quán)日2005年2月18日
發(fā)明者馬渡博史 申請(qǐng)人:富士通株式會(huì)社