專利名稱：有受防護(hù)發(fā)射極－基極結(jié)的雙極結(jié)晶體管的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種半導(dǎo)體器件，具體地，本實(shí)用新型涉及一種含有互補(bǔ)性MOS(CMOS)晶體管和雙極結(jié)晶體管(BJT)的半導(dǎo)體器件。
背景技術(shù)：
圖13-22中所示的制造方法是一種用于的雙極結(jié)晶體管的傳統(tǒng)制造方法(例如，參照日本專利公開No.SHO-62-86752，其以引用的形式結(jié)合于本文)。
在圖13中所示的方法中，在具有主表面的p型硅襯底1中，從主表面向下進(jìn)入襯底形成n型集電極區(qū)域2。通過與在CMOS晶體管區(qū)域中形成p溝道MOS晶體管的n型阱相同的工藝形成n型集電極區(qū)域2。在形成具有對(duì)應(yīng)于部分集電極區(qū)域2的元件開口(aperture)3a的場(chǎng)氧化膜3之后，在暴露在元件開口3a中的硅表面上形成薄氧化膜4。通過與在CMOS晶體管區(qū)域中形成場(chǎng)氧化膜的硅局部氧化(LOCOS)工藝相同的工藝形成氧化膜3，以及通過與在CMOS晶體管區(qū)域中形成柵氧化膜的熱氧化法相同的工藝形成氧化膜4。
其次，在集電區(qū)2的表面層中，通過使用抗蝕劑掩模層5和場(chǎng)絕緣膜3作為掩模的離子注入工藝形成p型有源基區(qū)6。在該方法中，用抗蝕劑層5掩蔽CMOS晶體管區(qū)。離子注入工藝包括激活注入離子的熱處理，并且該熱處理可以在執(zhí)行一次離子注入之后進(jìn)行該熱處理，或者可以在執(zhí)行多次離子注入之后(例如，在執(zhí)行所有的離子注入之后)進(jìn)行。如果沒有特別需要，就省去對(duì)激活熱處理的說明。
在圖14所示的步驟中，通過使用抗蝕劑層5作為掩模選擇性蝕刻氧化膜3和4，以暴露有源基區(qū)6的主要表面區(qū)。其后除去抗蝕劑層5。
在圖15所示的步驟中，通過化學(xué)氣相淀積(CVD)在襯底上順序沉積多晶硅層7A和氧化硅層8A。在沉積之后，在多晶硅層7A之中以1021cm-3的濃度摻雜形成發(fā)射區(qū)的n型雜質(zhì)。
在圖16中所示的工藝中，通過使用抗蝕劑層(未示出)作為掩模的蝕刻工藝以發(fā)射極電極形狀構(gòu)圖多晶硅層7A和氧化硅層8A的疊層，由此在堆疊狀態(tài)中留下多晶硅層7A的部分7和氧化硅層8A的部分8。
通過使用與在CMOS晶體管區(qū)中形成柵電極的方法相同的工藝執(zhí)行圖15和16中所示工藝。在圖16中所示的工藝之后，在CMOS晶體管區(qū)域中，通過使用柵疊層(對(duì)應(yīng)于多晶硅層7和氧化硅層8的疊層)作為掩模形成n溝道和p溝道MOS晶體管中至少一個(gè)的低濃度(p-型或n-型)源/漏擴(kuò)展區(qū)。
在圖17中所示的工藝中，在襯底的上表面上，通過CVD沉積氧化硅層9。在圖18中所示的工藝中，通過反應(yīng)離子蝕刻(RIE)回蝕刻氧化硅層9，以在多晶硅層7和氧化硅層8的疊層的側(cè)壁上形成側(cè)壁間隔9a和9b。側(cè)壁間隔9a和9b均由剩余的氧化硅層9形成。通過與在CMOS晶體管區(qū)中形成側(cè)壁間隔的工藝相同的工藝執(zhí)行圖17和18中所示的步驟。下文中將具有圖18中所示的多晶硅層7、氧化硅層8和側(cè)壁間隔9a和9b的結(jié)構(gòu)稱為發(fā)射極電極結(jié)構(gòu)10。
在圖19中所示的步驟中，使用抗蝕劑層11和絕緣膜3作為掩模通過離子注入法在集電區(qū)2的表面層中形成n+型集電極接觸區(qū)12。通過使用與在CMOS晶體管區(qū)中形成n溝道MOS晶體管的n+型源/漏區(qū)的離子注入法相同的工藝形成n+型區(qū)。在除去抗蝕劑層11之后，通過使用發(fā)射極電極結(jié)構(gòu)10的多晶硅層7作為擴(kuò)散源，通過激活注入離子的熱處理在有源基區(qū)6的表面層中形成n+型發(fā)射區(qū)13。
在圖20中所示的步驟中，通過使用抗蝕劑層14作為掩模的離子注入工藝形成p+型外部基區(qū)15，該外部基區(qū)與有源基區(qū)6的部分區(qū)域重疊。通過使用與在CMOS晶體管區(qū)中形成p溝道MOS晶體管的p+型源/漏區(qū)的離子注入方法相同的方法形成p+型區(qū)15。其后除去抗蝕劑層14。
在圖21中所示的步驟中，通過CVD在襯底的上表面上沉積氧化硅層16。
在圖22中所示的步驟中，穿過氧化硅層16形成對(duì)應(yīng)于發(fā)射極、基極和集電極的接觸孔16e、16b、16c。依照通過除去發(fā)射極電極結(jié)構(gòu)10的氧化硅層8暴露多晶硅層7的方法形成對(duì)應(yīng)于發(fā)射極的接觸孔16e。在襯底上表面上涂敷金屬，例如Al合金，并構(gòu)圖涂層以形成發(fā)射極電極層17、基極電極層18和集電極電極層19。電極層17、18和19分別通過接觸孔16e、16b和16c連接到多晶硅層7、外部基區(qū)15和集電極接觸區(qū)12。
通過使用與在CMOS晶體管區(qū)中沉積氧化硅的方法相同的方法執(zhí)行圖21中所示的步驟。通過使用與在CMOS晶體管區(qū)中形成電極的方法相同的方法執(zhí)行圖22中所示的步驟。
上述傳統(tǒng)技術(shù)需要雙極性晶體管制造方法特有的步驟(不能用于CMOS晶體管工藝的步驟)，即，圖13的有源基區(qū)形成步驟和圖14的氧化膜除去步驟，和并且該傳統(tǒng)方法具有大量增加的步驟。
在圖16中所示的工藝中構(gòu)圖多晶硅層7和氧化硅層8的疊層的干法蝕刻過程中，有源基區(qū)6的表面暴露于蝕刻并受到損壞。因此，當(dāng)在如圖19中所示的有源基區(qū)6的表面層中形成發(fā)射區(qū)13時(shí)，發(fā)射區(qū)13與基區(qū)6之間的pn結(jié)處的漏電流增加，且電流放大因子hFE降低。
實(shí)用新型內(nèi)容本實(shí)用新型的目的是提供一種包括具有受防護(hù)的發(fā)射極-基極結(jié)的雙極結(jié)晶體管的半導(dǎo)體器件。
本實(shí)用新型的另一目的是提供一種包括CMOS晶體管、以及具有受防護(hù)的發(fā)射極-基極結(jié)的雙極結(jié)晶體管的半導(dǎo)體器件。
根據(jù)本實(shí)用新型的一個(gè)方面，提供一種包括雙極結(jié)晶體管的半導(dǎo)體器件，包括具有主表面的半導(dǎo)體襯底；從所述主表面在所述半導(dǎo)體襯底中形成的第一導(dǎo)電類型的集電區(qū)；從所述主表面在所述集電區(qū)中形成的與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的基區(qū)；從所述主表面在所述基區(qū)中形成的所述第一導(dǎo)電類型的發(fā)射區(qū)，形成到達(dá)所述主表面發(fā)射極-基極結(jié)；以及在到達(dá)主表面的所述發(fā)射極-基極結(jié)上方形成的結(jié)保護(hù)結(jié)構(gòu)，包括形成在所述主表面上的絕緣體膜和形成在所述絕緣體膜上的導(dǎo)電層。
優(yōu)選地，半導(dǎo)體器件包括CMOS晶體管，CMOS晶體管包括從所述主表面在所述半導(dǎo)體襯底中形成的第一和第二導(dǎo)電類型的第一和第二阱；形成在所述第一和第二阱上的第一和第二絕緣柵結(jié)構(gòu)，該緣柵結(jié)構(gòu)包括形成在所述第一和第二阱上的第一和第二柵絕緣膜、形成在所述第一和第二柵絕緣膜上并具有側(cè)壁的第一和第二導(dǎo)電電極、和形成在所述第一和第二導(dǎo)電電極的側(cè)壁上的第一和第二側(cè)壁間隔；以及形成在所述第一和第二絕緣柵結(jié)構(gòu)兩側(cè)上的所述第一和第二阱中，并具有第二和第一導(dǎo)電類型的第一和第二源/漏區(qū)；其中所述的結(jié)保護(hù)結(jié)構(gòu)具有與所述第一和第二絕緣柵結(jié)構(gòu)之一相同、并同時(shí)形成的組成元件。優(yōu)選地，集電區(qū)和第一阱同時(shí)形成，所述發(fā)射區(qū)和所述第二源/漏區(qū)同時(shí)形成?；鶇^(qū)具有暴露在場(chǎng)絕緣膜的基極開口中的主表面處的表面，結(jié)保護(hù)結(jié)構(gòu)具有基極開口內(nèi)的閉環(huán)結(jié)構(gòu)，發(fā)射區(qū)形成在閉環(huán)結(jié)構(gòu)限定的區(qū)域中，并且具有達(dá)到結(jié)保護(hù)結(jié)構(gòu)下面的主表面的發(fā)射極-基極結(jié)。結(jié)保護(hù)結(jié)構(gòu)穿過限定在基極開口中的基區(qū)，發(fā)射區(qū)形成在結(jié)保護(hù)結(jié)構(gòu)和場(chǎng)絕緣膜限定的區(qū)域中。并且具有達(dá)到結(jié)保護(hù)結(jié)構(gòu)和場(chǎng)絕緣膜下面的主表面的發(fā)射極-基極結(jié)。
根據(jù)本實(shí)用新型的另一方面，提供了一種制造包含CMOS晶體管和雙極結(jié)晶體管的半導(dǎo)體器件的方法，包括如下步驟(a)準(zhǔn)備具有主表面的半導(dǎo)體襯底(b-1)從主表面在半導(dǎo)體襯底中同時(shí)形成第一導(dǎo)電類型的集電區(qū)和第一導(dǎo)電類型的第一阱；(b-2)從主表面在半導(dǎo)體襯底中形成與所述第一導(dǎo)電類型相反的第二導(dǎo)電類型的第二阱；(c)從主表面在集電區(qū)中形成第二導(dǎo)電類型的基區(qū)；(d)在所述第一和第二阱上形成第一和第二絕緣柵結(jié)構(gòu)，和在所述基區(qū)上形成具有與所述絕緣柵結(jié)構(gòu)之一相同組成元件的結(jié)保護(hù)結(jié)構(gòu)；(e-1)在所述第一絕緣柵結(jié)構(gòu)的兩側(cè)于所述第一阱中形成第二導(dǎo)電類型的第一源/漏區(qū)；以及(e-2)在所述第二絕緣柵結(jié)構(gòu)兩側(cè)于所述第二阱中形成第一導(dǎo)電類型的第二源/漏區(qū)，和在基區(qū)中的第一導(dǎo)電類型的發(fā)射區(qū)，并具有達(dá)到所述結(jié)保護(hù)結(jié)構(gòu)下的主表面的發(fā)射極-基極結(jié)，所述第二源/漏區(qū)和發(fā)射區(qū)同時(shí)形成。
優(yōu)選地，第一和第二絕緣柵結(jié)構(gòu)和結(jié)保護(hù)結(jié)構(gòu)各自包括形成在主表面上的絕緣膜、形成在絕緣膜上的導(dǎo)電層和形成在所述導(dǎo)電層的側(cè)壁上的絕緣材料的側(cè)壁間隔。當(dāng)結(jié)保護(hù)結(jié)構(gòu)具有閉環(huán)結(jié)構(gòu)時(shí)，發(fā)射區(qū)形成在由閉環(huán)結(jié)構(gòu)圍繞的區(qū)域中或形成在閉環(huán)結(jié)構(gòu)外側(cè)的區(qū)域中。當(dāng)結(jié)保護(hù)結(jié)構(gòu)穿過暴露在場(chǎng)絕緣膜的基極開口中的基區(qū)時(shí)，發(fā)射區(qū)形成在由結(jié)保護(hù)結(jié)構(gòu)和場(chǎng)絕緣膜限定的區(qū)域中。
根據(jù)該制造方法，僅僅形成基區(qū)的工藝是雙極結(jié)晶體管的特殊形成工藝，其它工藝與互補(bǔ)性MOS晶體管的形成工藝相同。
由于降低了發(fā)射極-基極pn結(jié)處的漏電流，因此改善了電流放大因子HFE。由于降低了基極電阻，所以改善了高頻特性。由于除了基區(qū)形成工藝之外的工藝均使用與互補(bǔ)型MOS晶體管制造工藝相同的工藝，減少了制造工藝的數(shù)量。


圖1是示出了根據(jù)本實(shí)用新型的實(shí)施例的BiCMOSIC的雙極性晶體管區(qū)的截面圖。
圖2是示出了圖1中所示的雙極性晶體管區(qū)的結(jié)保護(hù)結(jié)構(gòu)和其附近區(qū)域的放大截面圖。
圖3A-3C是示出了圖1中所示的雙極性晶體管區(qū)的結(jié)保護(hù)結(jié)構(gòu)和電極的布局的平面圖。
圖4A和4B至圖10是圖示根據(jù)本發(fā)明的實(shí)施例制造半導(dǎo)體器件的方法的截面圖。
圖11是示出了發(fā)射區(qū)和基極接觸區(qū)的變化的截面圖。
圖12是示出了基極接觸區(qū)與結(jié)保護(hù)結(jié)構(gòu)之間的布線的變化的截面圖。
圖13是圖示傳統(tǒng)雙極結(jié)晶體管制造方法的有源基區(qū)形成方法的截面圖。
圖14是圖示圖13中所示的方法之后的LOCOS方法的截面圖。
圖15是圖示圖14中所示的方法之后的多晶硅淀積工藝和氧化硅淀積工藝的截面圖。
圖16是圖示在圖15所示的工藝之后，形成氧化硅和多晶硅層的疊層的構(gòu)圖工藝的截面圖。
圖17是圖示圖16所示的工藝之后的氧化硅淀積工藝的截面圖。
圖18是圖示圖17中所示的工藝之后的深蝕刻工藝的截面圖。
圖19是圖示在圖18所示的工藝之后的形成集電極接觸區(qū)和發(fā)射區(qū)的方法的截面圖。
圖20是圖示在圖19所示的工藝之后延伸基區(qū)形成方法的截面圖。
圖21是圖示圖20所示的工藝之后氧化硅淀積工藝的截面圖。
圖22是圖示在圖21中所示的方法之后電極形成工藝的截面圖。
圖23是示出了根據(jù)本發(fā)明人的研究的雙極結(jié)晶體管的實(shí)例的截面圖。
圖24是示出了根據(jù)本發(fā)明人研究的雙極結(jié)晶體管的另一實(shí)例的截面圖。
具體實(shí)施例在描述實(shí)施例之前，將描述本發(fā)明人的初步研究。
圖23示出了本發(fā)明人在研究過程中制造的雙極性晶體管的實(shí)例。在該實(shí)例中，步驟的數(shù)量減少了。
在p型硅襯底20的一個(gè)主表面層上，形成n型集電區(qū)21和p型隔離區(qū)22。通過使用在CMOS晶體管區(qū)中形成p溝道MOS晶體管的n型阱的離子注入工藝形成n型區(qū)21。通過使用在CMOS晶體管區(qū)中形成n溝道MOS晶體管的p型阱的離子注入工藝形成圍繞n型區(qū)21的p型區(qū)22。
在襯底20的表面上形成場(chǎng)氧化膜23，場(chǎng)氧化膜23具有發(fā)射極/基極孔23a和集電極接觸孔23c。通過使用在CMOS晶體管區(qū)中形成場(chǎng)氧化膜的選擇氧化工藝形成氧化膜23。
通過使用抗蝕劑層(未示出)作為掩模的離子注入工藝在對(duì)應(yīng)于發(fā)射極/基極孔23a的位置處n型區(qū)21的表面層中形成p型基區(qū)24。其后，在基區(qū)24的局部區(qū)域中形成n+型發(fā)射區(qū)25。在對(duì)應(yīng)于集電極接觸孔23c的位置處集電區(qū)21的局部區(qū)域中形成n+型漏極接觸區(qū)26。通過使用在CMOS晶體管區(qū)中形成n溝道MOS晶體管的n+型源/漏區(qū)的離子注入工藝形成n+型區(qū)25和26。
其次，通過使用抗蝕劑層(未示出)作為掩模的離子注入工藝在基區(qū)24的另一區(qū)域中形成p+型基極接觸區(qū)27。通過使用在CMOS晶體管區(qū)中形成p溝道MOS晶體管的p+型源/漏區(qū)的離子注入工藝形成p+型區(qū)27。
僅有形成基區(qū)24的步驟致力于形成圖23中所示的雙極性晶體管，由此減少了步驟的數(shù)量。然而，當(dāng)在具有LDD結(jié)構(gòu)的CMOS晶體管區(qū)中的每個(gè)柵電極層的側(cè)壁上形成側(cè)壁間隔時(shí)，基區(qū)24的表面暴露于蝕刻并受到損壞。因此，發(fā)射區(qū)25與基區(qū)24之間的通過pn結(jié)(發(fā)射極-基極結(jié))的漏電流增加，不可避免地降低了電流放大因數(shù)hFE。
圖24示出了在本發(fā)明人研究過程中制造的雙極性晶體管的另一實(shí)例。在該實(shí)例中，減少了步驟數(shù)量，另外，降低了通過發(fā)射極-基極結(jié)的漏電流。
圖24中所示的雙極性晶體管的特點(diǎn)在于形成具有發(fā)射極孔23e和基極接觸孔23b的場(chǎng)氧化膜23，和在對(duì)應(yīng)于孔23e和23b的位置處基區(qū)24的表面層中形成n+型發(fā)射區(qū)25和p+型基極接觸27。氧化膜23的一部分23A存在于發(fā)射區(qū)25與基極接觸區(qū)27之間。
在圖24中所示的雙極性晶體管中，由于發(fā)射區(qū)25與基區(qū)24之間的pn結(jié)終止于氧化膜23的底部，所以即使發(fā)射極孔23e中的硅表面暴露于用于形成側(cè)壁間隔的干法蝕刻，也不會(huì)破壞發(fā)射極-基極結(jié)。因此減少了通過發(fā)射極-基極結(jié)的漏電流并提高了電流放大因子hFE。然而，由于氧化膜23A存在于發(fā)射區(qū)25與基極接觸區(qū)27之間，所以增加了基極電阻并降低了高頻特性。
即，如果在形成氧化膜23和23A之后執(zhí)行用于形成基區(qū)24的雜質(zhì)離子注入，那么就減少了經(jīng)氧化膜23A注入到n型區(qū)21的雜質(zhì)的數(shù)量并增加了基極電阻。如果在形成氧化膜23和23A之前執(zhí)行用于形成基區(qū)24的雜質(zhì)離子注入，那么因?yàn)樵S多雙極性晶體管是npn型的并且硼經(jīng)常用作基區(qū)中的雜質(zhì)，所以在氧化工藝或氧化之后的熱工藝的過程中在氧化膜23A中俘獲了硼原子，即，產(chǎn)生偏析現(xiàn)象。恰好在氧化膜23A之下的基區(qū)24中的硼濃度因此降低，基極電阻增大。
圖1示出了根據(jù)本發(fā)明實(shí)施例的BiCMOSIC(包括雙極結(jié)晶體管和CMOS晶體管的集成電路)的雙極結(jié)晶體管區(qū)。圖2是示出了圖1中所示的雙極性晶體管區(qū)的結(jié)保護(hù)結(jié)構(gòu)及其附近區(qū)域的放大圖，圖3A是示出了圖1中所示的雙極性晶體管區(qū)的結(jié)保護(hù)結(jié)構(gòu)和電極的布置圖。圖1是沿圖3A中所示的線A-A’的橫截面圖。
在例如由p型硅形成的半導(dǎo)體襯底30的主表面層中，形成n型集電區(qū)33并圍繞著n型區(qū)33形成p型隔離(元件隔離)區(qū)35。pn結(jié)形成在n型區(qū)33與p型襯底30之間和n型區(qū)33與p型區(qū)35之間。通過使用與在CMOS晶體管區(qū)中形成p溝道MOS晶體管的n型阱的離子注入法相同的方法形成n形區(qū)33。通過使用與在CMOS晶體管區(qū)中形成n溝道MOS晶體管的p型阱的離子注入法相同的方法形成p型區(qū)35。p型襯底的p型區(qū)不需要覆蓋整個(gè)襯底區(qū)，但如果p型區(qū)具有至少允許BiCMOSIC形成在主表面一側(cè)上的厚度，就足夠了。
氧化硅的場(chǎng)絕緣膜38形成在襯底30的主表面上，場(chǎng)絕緣膜38具有基極開口38c和集電極接觸開口38d。例如，通過使用與在CMOS晶體管區(qū)中形成場(chǎng)絕緣膜的LOCOS方法相同的方法形成絕緣膜38。該絕緣膜可以通過另一種方法形成，即溝槽隔離(TI)方法，通過該方法在襯底30的主表面層上形成溝槽并形成場(chǎng)絕緣膜，通過化學(xué)氣相淀積(CVD)將例如氧化硅的絕緣膜掩埋在溝槽中。
通過離子注入工藝在部分的集電區(qū)33中形成p型基區(qū)44，該部分對(duì)應(yīng)于絕緣膜38的基區(qū)開口38c。結(jié)保護(hù)結(jié)構(gòu)50B形成在基區(qū)44的表面上，圍繞著閉環(huán)結(jié)構(gòu)中的基區(qū)44的一部分(形成發(fā)射區(qū)的位置)。
結(jié)保護(hù)結(jié)構(gòu)50B如圖2中所示包括氧化硅等的絕緣薄膜40c；形成在絕緣薄膜40c上的摻雜多晶硅等的導(dǎo)電層50；覆蓋在導(dǎo)電層50的內(nèi)和外側(cè)壁并形成在絕緣薄膜40c上的絕緣側(cè)壁間隔72和74。通過使用與在CMOS晶體管區(qū)中使用的柵絕緣膜形成工藝、柵電極形成工藝和側(cè)壁間隔形成工藝相同的方法形成絕緣薄膜40c、導(dǎo)電層50和側(cè)壁間隔72和74。
通過使用結(jié)保護(hù)結(jié)構(gòu)50B作為雜質(zhì)摻雜的標(biāo)記(采用相對(duì)于結(jié)保護(hù)結(jié)構(gòu)50B的自對(duì)準(zhǔn)方式)在結(jié)保護(hù)結(jié)構(gòu)50B內(nèi)的部分基區(qū)44中形成n+型發(fā)射區(qū)82。發(fā)射區(qū)82與基區(qū)44之間的發(fā)射極-基極pn結(jié)終止于結(jié)保護(hù)結(jié)構(gòu)50B的絕緣薄膜40c的底表面，如圖1和2中所示。換句話說，襯底表面處的發(fā)射極-基極結(jié)由結(jié)保護(hù)結(jié)構(gòu)50B覆蓋并由結(jié)保護(hù)結(jié)構(gòu)50B保護(hù)。n+型集電極接觸區(qū)84形成于集電區(qū)33的另一部分中對(duì)應(yīng)于絕緣膜38的集電極接觸孔38d的區(qū)域。通過使用與在CMOS晶體管區(qū)域中形成n溝道MOS晶體管的n+型源/漏區(qū)的離子注入工藝相同的方法形成n+型區(qū)82和84。
通過使用結(jié)保護(hù)結(jié)構(gòu)50B作為雜質(zhì)摻雜掩模(采用相對(duì)于結(jié)保護(hù)結(jié)構(gòu)50B的自對(duì)準(zhǔn)方式)在結(jié)保護(hù)結(jié)構(gòu)50B外側(cè)的基區(qū)44的另一部分中形成p+型基極接觸區(qū)92。通過使用與在CMOS晶體管區(qū)中形成p溝道MOS晶體管的p+型源/漏區(qū)的離子注入工藝相同的方法形成p+型區(qū)92，以具有比基區(qū)44更高的雜質(zhì)濃度。
在襯底30的主表面上，形成覆蓋了絕緣膜38、結(jié)保護(hù)結(jié)構(gòu)50B、n+型區(qū)82和84以及p+型區(qū)92的氧化硅等的層間絕緣膜94。絕緣膜94具有穿過其形成在對(duì)應(yīng)于發(fā)射區(qū)82、集電極接觸區(qū)84和基極接觸區(qū)92的區(qū)域中的接觸孔。
發(fā)射極電極108經(jīng)對(duì)應(yīng)的接觸孔連接到發(fā)射區(qū)82。發(fā)射極電極108在絕緣膜94上形成單層，并以如圖3A中所示的3×4＝12個(gè)區(qū)域連接到發(fā)射區(qū)82。基極電極110經(jīng)對(duì)應(yīng)的接觸孔連接到基極接觸區(qū)92?；鶚O電極110在絕緣膜94上形成單層，并以如圖3A中所示的5個(gè)區(qū)域連接到基極接觸區(qū)92?？梢栽黾踊鶚O電極110的接觸區(qū)的數(shù)量以使它們圍繞結(jié)保護(hù)結(jié)構(gòu)50B。集電極電極112經(jīng)對(duì)應(yīng)的接觸孔連接到集電極接觸區(qū)84。集電極電極112在絕緣膜94上形成單層并以如圖3A所示的五個(gè)區(qū)域連接集電極接觸區(qū)84?？梢愿鶕?jù)需要增加或減少半導(dǎo)體和每個(gè)電極之間的接觸的數(shù)量，且優(yōu)選使用多個(gè)接觸。
在對(duì)應(yīng)于結(jié)保護(hù)結(jié)構(gòu)50B的導(dǎo)電層50的部分表面區(qū)域的區(qū)域中穿過絕緣膜94形成接觸孔。導(dǎo)線114經(jīng)接觸孔將導(dǎo)電層50電連接到基極電極110。在絕緣膜94上形成覆蓋電極108至112和導(dǎo)線114的氧化硅、氮化硅等的表面保護(hù)膜200。
在形成雙極性結(jié)晶體管中，通過使用具有閉環(huán)結(jié)構(gòu)的結(jié)保護(hù)結(jié)構(gòu)50B作為雜質(zhì)摻雜掩模形成發(fā)射區(qū)82，因此在結(jié)保護(hù)結(jié)構(gòu)50B的絕緣薄膜40c的底表面處終止發(fā)射極-基極pn結(jié)。即使結(jié)保護(hù)結(jié)構(gòu)50B內(nèi)部分的基區(qū)44(待形成發(fā)射區(qū)的位置)暴露于干法蝕刻，恰好在結(jié)保護(hù)結(jié)構(gòu)50B下方的區(qū)域被遮蔽而免于干法蝕刻。因此減少了發(fā)射極-基極pn結(jié)處的漏電流。
即使在形成基區(qū)44時(shí)硼用作導(dǎo)電類型確定雜質(zhì)，在發(fā)射區(qū)82和基區(qū)44之間的pn結(jié)上方形成結(jié)保護(hù)結(jié)構(gòu)50B時(shí)也不發(fā)生析出(precipitation)現(xiàn)象。因此，基區(qū)44的雜質(zhì)濃度沒有降低。在這種狀態(tài)下，通過使用結(jié)保護(hù)結(jié)構(gòu)50B作為雜質(zhì)摻雜掩模形成具有較高雜質(zhì)濃度的基極接觸區(qū)92，使得基極電阻降低。
此外，結(jié)保護(hù)結(jié)構(gòu)50B的導(dǎo)電層50經(jīng)導(dǎo)線114和基極電極110連接到基極接觸區(qū)92，由此基本上將導(dǎo)電層50設(shè)定為與基區(qū)44相同的電勢(shì)，并防止導(dǎo)電溝道形成在恰好在導(dǎo)電層50之下的半導(dǎo)體表面層中。
如圖3B所示，可以顛倒發(fā)射區(qū)82和基極接觸區(qū)92的位置。即，代替基極接觸區(qū)92，在結(jié)保護(hù)結(jié)構(gòu)50B的外側(cè)形成n+型發(fā)射區(qū)82；代替發(fā)射區(qū)82，在結(jié)保護(hù)結(jié)構(gòu)內(nèi)側(cè)形成p+型基極接觸區(qū)92。在這種情況下，發(fā)射極-基極pn結(jié)終止于結(jié)保護(hù)結(jié)構(gòu)50B的絕緣薄膜40c的底表面處和場(chǎng)絕緣膜38的底表面處。電極108用作基極電極，且該基極電極經(jīng)導(dǎo)線114連接導(dǎo)電層50。電極110用作發(fā)射極電極，發(fā)射極電極的大量接觸由結(jié)保護(hù)結(jié)構(gòu)50B圍繞。
如圖3C所示，結(jié)保護(hù)結(jié)構(gòu)50B可以具有限定多個(gè)區(qū)域的閉合網(wǎng)路結(jié)構(gòu)來形成多個(gè)n+型發(fā)射區(qū)82。采用該結(jié)構(gòu)，可以實(shí)現(xiàn)多發(fā)射極型雙極結(jié)晶體管。
其次，參照?qǐng)D4A至10，結(jié)合CMOS晶體管制造方法對(duì)圖1所示的雙極結(jié)晶體管的制造方法作出說明。圖4A、5和6A至9A顯示圖1所示的雙極結(jié)晶體管，圖4B、6B至6D和7B至9B顯示CMOS晶體管。
在圖4A至4B所示的方法中，在制備p型硅半導(dǎo)體襯底30之后，通過離子注入工藝在襯底30中從其一個(gè)主表面形成n型阱32，如圖4B所示；與此同時(shí)，通過相同的離子注入工藝在襯底30中從其主表面形成n型集電區(qū)33，如圖4A所示。如圖4B所示，通過離子注入工藝在襯底30中形成p型阱34；與此同時(shí)，通過使用相同的離子注入工藝形成圍繞與其接觸的集電區(qū)33的p型隔離區(qū)35。
其次，襯底30的主表面經(jīng)LOCOS形成氧化硅的場(chǎng)氧化膜38。場(chǎng)氧化層38具有對(duì)應(yīng)于圖4B所示的CMOS晶體管區(qū)中的阱32和34的晶體管開口38a和38b、以及具有在圖4A所示的雙極結(jié)晶體管區(qū)中對(duì)應(yīng)于集電區(qū)33的一部分的基極開口38c和對(duì)應(yīng)于集電區(qū)33的另一部分的集電極接觸開口38d。
此后，對(duì)襯底30的主表面進(jìn)行熱氧化處理以在如圖4B所示的CMOS晶體管區(qū)域中的開口38a和38b中的半導(dǎo)體表面上形成氧化硅的柵絕緣膜40a和40b；與此同時(shí)，對(duì)襯底30的主表面進(jìn)行相同的熱氧化處理以在如圖4A所示的雙極結(jié)晶體管區(qū)域中的開口38c和38d中的半導(dǎo)體表面上形成氧化硅的絕緣薄膜40c和40d。
在圖5所示的工藝中，通過光刻工藝在襯底30的上表面上形成光致抗蝕劑層42，該光致抗蝕劑層42具有暴露基極開口38c和在基極開口38c外圍區(qū)域中的部分絕緣膜38的開口42c。在CMOS晶體管區(qū)中，如圖4B所示，光致抗蝕劑層42覆蓋晶體管開口38a和38b以及絕緣膜38。通過使用光刻膠層42作雜質(zhì)摻雜掩模執(zhí)行硼(p型導(dǎo)電確定雜質(zhì))離子注入工藝，以在對(duì)應(yīng)于基極開口38c的集電區(qū)33的一部分中形成p型基區(qū)44。其后除去光致抗蝕劑層42。在中央?yún)^(qū)域由于硼離子經(jīng)絕緣薄膜40c注入，所以基區(qū)44相對(duì)較深；在外圍區(qū)域由于硼離子經(jīng)較厚絕緣薄膜38注入，所以基區(qū)44相對(duì)較淺。
在圖6A和6B所示的工藝中，通過CVD在襯底30的上表面上沉積多晶硅層之后，使用抗蝕劑52作為掩模通過干法蝕刻工藝構(gòu)圖多晶硅層。在圖6B所示的CMOS晶體管區(qū)中，在柵絕緣膜40a和40b上形成由剩余多晶硅層構(gòu)成的柵電極層46和48。與此同時(shí)，在圖6A所示的雙極結(jié)晶體管區(qū)中，通過使用與用于CMOS晶體管區(qū)的CVD工藝和光刻/干法蝕刻工藝相同的工藝在絕緣膜40c上形成由剩余多晶硅層構(gòu)成的導(dǎo)電層50。導(dǎo)電層50具有圍繞部分基區(qū)44的閉環(huán)結(jié)構(gòu)。
如圖6C所示，在襯底30上形成抗蝕劑層57，該抗蝕劑層具有對(duì)應(yīng)于CMOS晶體管區(qū)中的晶體管開口38b的開口57b。雙極結(jié)晶體管區(qū)由抗蝕劑層57覆蓋。通過使用柵電極48和絕緣膜38作為雜質(zhì)摻雜掩模，執(zhí)行磷(n型導(dǎo)電確定雜質(zhì))離子注入工藝，以在柵電極層48的兩側(cè)的p型阱34的表面層中形成n-型源區(qū)54和n-型漏區(qū)56。在該工藝過程中，由于磷摻雜入柵電極層(多晶硅層)48，所以電極層48的電阻稍微降低。其后除去抗蝕劑層57。該漏區(qū)通常被稱為L(zhǎng)DD區(qū)。在磷離子注入工藝中，也可以將磷摻雜到雙極結(jié)晶體管區(qū)中的導(dǎo)電層(多晶硅)50中。
在圖6D所示的工藝中，通過光刻工藝在襯底30的上表面上形成抗蝕劑層58，抗蝕劑層58具有對(duì)應(yīng)于晶體管開口38a的開口58a。雙極結(jié)晶體管區(qū)由抗蝕劑層58覆蓋。通過使用柵電極層46和絕緣膜38作為雜質(zhì)摻雜掩模，執(zhí)行BF2(p型導(dǎo)電確定雜質(zhì))離子注入工藝以在柵電極層46的兩側(cè)的n型阱32的表面層中形成p-型源區(qū)60和p-型漏區(qū)62。在這種情況下，由于BF2摻雜入柵電極層(多晶硅層)46，所以電極層46的電阻稍微降低。其后除去抗蝕劑層58。該漏區(qū)62通常被稱為L(zhǎng)DD區(qū)。
接著，在圖7A和7B所示的工藝中，在襯底30的上表面上通過CVD沉積氧化硅層之后，通過干法蝕刻工藝回蝕刻氧化硅層。因此，在圖7B所示的CMOS晶體管區(qū)中，形成由剩余氧化硅層構(gòu)成的絕緣側(cè)壁間隔64、66、68和70；與此同時(shí)，在圖7A所示的雙極結(jié)晶體管區(qū)中，通過使用與用于CMOS晶體管區(qū)的氧化硅淀積工藝和干法蝕刻工藝相同的工藝形成絕緣側(cè)壁間隔72和74。在干法蝕刻工藝中，蝕刻?hào)沤^緣膜40a以留下在晶體管開口38a內(nèi)其上堆疊柵電極層46和側(cè)壁間隔64和66的柵絕緣膜部分；蝕刻?hào)沤^緣膜40b以留下在晶體管開口38b內(nèi)其上堆疊柵電極層48和側(cè)壁間隔68和70的柵絕緣膜部分；蝕刻?hào)沤^緣膜40c以留下在基極開口38c內(nèi)其上堆疊導(dǎo)電層50和側(cè)壁間隔72和74的絕緣薄膜部分。
形成在柵絕緣膜40a上的側(cè)壁間隔64和66以覆蓋柵電極層46的側(cè)壁。下文中將包括柵絕緣膜40a、柵電極層46和側(cè)壁間隔64和66的結(jié)構(gòu)表述為柵電極結(jié)構(gòu)46G。設(shè)置穿過晶體管開口38a中的阱32的柵電極結(jié)構(gòu)46G。形成在柵絕緣膜40b上的側(cè)壁間隔68和70以覆蓋柵電極層48的側(cè)壁。下文中將包括柵絕緣膜40b、柵電極層48和側(cè)壁間隔68和70的結(jié)構(gòu)表述為柵電極結(jié)構(gòu)48G。設(shè)置穿過晶體管開口38b中的阱34的柵電極結(jié)構(gòu)48G。形成在柵絕緣膜40c上的側(cè)壁間隔72和74以覆蓋導(dǎo)電層50的側(cè)壁并形成在閉環(huán)結(jié)構(gòu)中。下文中將包括柵絕緣薄膜40c、導(dǎo)電層50和側(cè)壁間隔72和74的結(jié)構(gòu)表述為結(jié)保護(hù)結(jié)構(gòu)50B。結(jié)保護(hù)結(jié)構(gòu)50B形成為圍繞基極開口38c內(nèi)的部分基區(qū)44的閉環(huán)結(jié)構(gòu)。
其次，在圖8A和8B所示的工藝中，通過光刻工藝在襯底30的上表面上形成抗蝕劑層76。該抗蝕劑層具有如圖8B所示對(duì)應(yīng)于晶體管開口38b的開口76b和如圖8A所示對(duì)應(yīng)于結(jié)保護(hù)結(jié)構(gòu)50B的內(nèi)部開口50b(基極開口38c的一部分)的開口76c和對(duì)應(yīng)于集電極接觸孔38d的開口76d?？刮g劑層76的開口76c形成以暴露結(jié)保護(hù)結(jié)構(gòu)50B的導(dǎo)電層50。通過使用抗蝕劑層76、柵電極結(jié)構(gòu)48G、結(jié)保護(hù)結(jié)構(gòu)58B和絕緣膜38作為雜質(zhì)摻雜掩模，執(zhí)行砷(n型導(dǎo)電確定雜質(zhì))離子注入工藝。因此，在圖8B所示的CMOS晶體管區(qū)中，在柵電極結(jié)構(gòu)48G的兩側(cè)上分別形成重疊n-型源區(qū)54和n-型漏區(qū)56的n+型源區(qū)78和n+型漏區(qū)80。在圖8A所示的雙極結(jié)晶體管區(qū)中，分別通過使用與用于CMOS晶體管區(qū)的離子注入工藝相同的工藝，在基區(qū)44的一部分中對(duì)應(yīng)于結(jié)保護(hù)結(jié)構(gòu)50B的內(nèi)部開口50b的區(qū)域中形成n+型發(fā)射區(qū)82，在對(duì)應(yīng)于集電極接觸開口38d的區(qū)域中形成n+型集電極接觸區(qū)84。尤其在用于激活注入離子的熱處理之后，發(fā)射區(qū)82與基區(qū)44之間的pn結(jié)終止于結(jié)保護(hù)結(jié)構(gòu)50B的絕緣薄膜層40c的底表面。由于將砷摻雜到柵電極結(jié)構(gòu)48G的柵電極層48和結(jié)保護(hù)結(jié)構(gòu)50B的導(dǎo)電層(多晶硅層)50，所以減少了電極層48和導(dǎo)電層50的電阻。其后除去抗蝕劑層76。
在圖9A和9B所示的工藝中，通過光刻工藝在襯底30的上表面上形成抗蝕劑層86。該抗蝕劑層具有如圖9B所示對(duì)應(yīng)于晶體管開口38a的開口86a和如圖9A所示對(duì)應(yīng)于結(jié)保護(hù)結(jié)構(gòu)50B的外部開口50c(基極開口38c的另一部分)的開口86c。通過使用抗蝕劑層86、柵電極結(jié)構(gòu)46G、結(jié)保護(hù)結(jié)構(gòu)50B和絕緣膜38作為雜質(zhì)摻雜掩模，執(zhí)行BF2離子注入工藝。因此，在圖9B所示的CMOS晶體管區(qū)中，在柵電極結(jié)構(gòu)46G的兩側(cè)上分別形成重疊p-型源區(qū)60和p-型漏區(qū)62的p+型源區(qū)88和p+型漏區(qū)90。在圖9A所示的雙極結(jié)晶體管區(qū)中，通過使用與用于CMOS晶體管區(qū)的離子注入工藝相同的工藝，在基區(qū)44的另一部分中對(duì)應(yīng)于結(jié)保護(hù)結(jié)構(gòu)50B的外部開口50c的區(qū)域中形成p+型基極接觸區(qū)92。由于將BF2摻雜到柵電極結(jié)構(gòu)46G的柵電極層46中，所以減少了電極層46的電阻。其后除去抗蝕劑層86。
其次，在圖10所示的工藝中(也參照?qǐng)D1)，通過CVD在襯底30的上表面上形成氧化硅等的層間或?qū)蛹?jí)間絕緣膜94，該層間絕緣膜覆蓋絕緣膜38、柵電極結(jié)構(gòu)46G和48G、結(jié)保護(hù)結(jié)構(gòu)50B、n+型區(qū)78、80、82和84以及p+型區(qū)88、90和92。通過使用抗蝕劑層作為掩模的干法蝕刻穿過絕緣膜94形成接觸孔，這些接觸孔形成在對(duì)應(yīng)于源區(qū)78和88、漏區(qū)80和90、柵電極層46和48、發(fā)射區(qū)82、基極接觸區(qū)92、集電極接觸區(qū)84和導(dǎo)電層50的區(qū)域。
在通過濺射等在襯底30的上表面上沉積例如Al合金的導(dǎo)電層之后，通過使用抗蝕劑層作為掩模的干法蝕刻工藝構(gòu)圖導(dǎo)電層以形成源電極96和102、漏電極98和104、柵極導(dǎo)線100和106、發(fā)射極電極108、基極電極110、集電極電極112和導(dǎo)線114。源極電極96和102分別通過對(duì)應(yīng)的接觸孔與源區(qū)78和88連接。漏極電極98和104分別通過對(duì)應(yīng)的接觸孔與漏區(qū)80和90連接。柵極導(dǎo)線100和106分別經(jīng)對(duì)應(yīng)的接觸孔與柵極電極層48和46連接。發(fā)射極電極108、基極電極110和集電極電極112分別經(jīng)對(duì)應(yīng)的接觸孔連接到發(fā)射區(qū)82、基極接觸區(qū)92和集電極接觸區(qū)84。導(dǎo)線114經(jīng)對(duì)應(yīng)的接觸孔與導(dǎo)電層50連接，使得導(dǎo)電層50連接到基極電極110。
根據(jù)上述的雙極結(jié)晶體管的制造方法，僅僅圖5所示的基區(qū)形成工藝是雙極結(jié)晶體管制造方法的特有工藝，其余工藝與CMOS晶體管制造工藝相同，因此可以顯著減少步驟數(shù)量。
圖11顯示發(fā)射區(qū)和基極接觸區(qū)的變化。在圖11中，用相同的數(shù)字表示與圖1和2所示的數(shù)字相似的元件，并省略其說明。
圖11所示的雙極結(jié)晶體管與圖1和2所示的不同點(diǎn)在于在場(chǎng)絕緣膜38的基極開口38c中形成穿過基區(qū)的結(jié)保護(hù)結(jié)構(gòu)50B和通過使用結(jié)保護(hù)結(jié)構(gòu)50B(和抗蝕劑掩膜)作為雜質(zhì)摻雜掩模(采用相對(duì)于結(jié)保護(hù)結(jié)構(gòu)50B的自對(duì)準(zhǔn)方式)形成n+型發(fā)射區(qū)82和p+型基極接觸區(qū)92。
結(jié)保護(hù)結(jié)構(gòu)50B的絕緣薄膜40c、導(dǎo)電層50和側(cè)壁間隔72和74都穿過基區(qū)形成。在結(jié)保護(hù)結(jié)構(gòu)50B的相對(duì)一側(cè)上的部分基區(qū)中形成發(fā)射區(qū)82和基極接觸區(qū)92。
發(fā)射區(qū)82與基區(qū)44之間的pn結(jié)終止于結(jié)保護(hù)結(jié)構(gòu)50B的絕緣薄膜40c的底表面和絕緣膜38的底表面。因此，即使當(dāng)形成側(cè)壁間隔72和74時(shí)結(jié)保護(hù)結(jié)構(gòu)50B的一側(cè)上的部分基區(qū)44(待形成發(fā)射區(qū)的位置)暴露于干法蝕刻，恰好在結(jié)保護(hù)結(jié)構(gòu)50B下方的區(qū)域和恰好在絕緣膜38下方的區(qū)域免于干法蝕刻。因此減少了發(fā)射極-基極pn結(jié)處的漏電流。
即使當(dāng)形成基區(qū)44時(shí)硼用作導(dǎo)電類型確定雜質(zhì)，當(dāng)在基區(qū)44上方形成結(jié)保護(hù)結(jié)構(gòu)50B時(shí)也不發(fā)生析出現(xiàn)象。因此，基區(qū)44的雜質(zhì)濃度沒有降低。在這種狀態(tài)下，通過使用結(jié)保護(hù)結(jié)構(gòu)50B作為雜質(zhì)摻雜掩模形成具有較高雜質(zhì)濃度的基極接觸區(qū)92，由此使得基極電阻降低。
此外，與圖1所示的相似，結(jié)保護(hù)結(jié)構(gòu)50B的導(dǎo)電層50經(jīng)導(dǎo)線114和基極電極110連接基極接觸區(qū)92，由此基本上將導(dǎo)電層50設(shè)定為與基區(qū)44相同的電勢(shì)，并防止恰好在導(dǎo)電層50之下的半導(dǎo)體表面層中產(chǎn)生導(dǎo)電溝道。
在制造圖11所示的雙極結(jié)晶體管中，將結(jié)保護(hù)結(jié)構(gòu)50B的圖案從圍繞部分基區(qū)44的閉環(huán)結(jié)構(gòu)變化為穿過基區(qū)44的條形圖案，參照?qǐng)D4A至10描述的雙極結(jié)晶體管制造方法的圖6A和7A所示的結(jié)保護(hù)結(jié)構(gòu)的形成工藝。因此，通過使用與參照?qǐng)D4A至10描述的制造方法類似少的工藝制造圖11所示的雙極結(jié)晶體管。
在圖11所示的雙極結(jié)晶體管區(qū)中，在結(jié)保護(hù)結(jié)構(gòu)50B下面的發(fā)射區(qū)82的一側(cè)上形成n-型發(fā)射區(qū)55，并在結(jié)保護(hù)結(jié)構(gòu)50B下面的基極接觸區(qū)92的一側(cè)上形成p-型基極接觸區(qū)63。在形成該結(jié)構(gòu)中，將在圖6C所示的工藝中形成的抗蝕劑層57修改為具有與圖8A所示的抗蝕劑層相似的掩模圖案。其后，通過使用抗蝕劑層57作為雜質(zhì)摻雜掩模，通過使用與形成n-型區(qū)54和56的磷離子注入相同的工藝形成n型發(fā)射區(qū)55(和n-型集電極接觸區(qū))。將磷也摻雜到導(dǎo)電層50。在圖6D所示的工藝中，抗蝕劑層58具有與圖9A所示的抗蝕劑層86相似的掩模圖案。其后，通過使用抗蝕劑層58作為雜質(zhì)摻雜掩模，通過使用與形成p-型區(qū)60和62的BF2離子注入相同工藝形成p-型基極接觸區(qū)63。
當(dāng)采用上述方式形成發(fā)射區(qū)55和基極接觸區(qū)63時(shí)，形成抗蝕劑層的光刻工藝使用與圖8A和6C所示的工藝中以及在圖9A和6D所示的工藝中相同的光掩膜。光掩模的數(shù)量得以減少。當(dāng)形成n-型區(qū)57時(shí)省略磷離子摻雜導(dǎo)電層50?？梢詥为?dú)地形成發(fā)射區(qū)55或基極接觸區(qū)63。為了將pn結(jié)深入結(jié)保護(hù)結(jié)構(gòu)之下，發(fā)射區(qū)55是有效的。相似的修改應(yīng)用于圖1至10所示的圖12顯示基極接觸區(qū)和結(jié)保護(hù)結(jié)構(gòu)之間的導(dǎo)線的變化。在圖12中，用相同的參考數(shù)字表示與圖1和2所示相似的元件，并省略其說明。
圖12所示的雙極結(jié)晶體管與圖1和2所示的不同點(diǎn)在于在結(jié)保護(hù)結(jié)構(gòu)50B的發(fā)射區(qū)82、基極接觸區(qū)92和導(dǎo)電層50上形成硅化鈦等的難熔金屬硅化物層116，118和120，和通過鈦等的硅化物形成金屬層122互連硅化物層118和120，以及發(fā)射極電極108和基極電極110分別連接硅化物層116和118。與圖1所示的雙極結(jié)晶體管的導(dǎo)線114相似，可以防止恰好在導(dǎo)電層50之下的半導(dǎo)體表面層產(chǎn)生導(dǎo)電溝道。也可以以較小的接觸電阻將發(fā)射極電極108和基極電極110分別連接到發(fā)射區(qū)82和基極接觸區(qū)92。
通過硅化工藝實(shí)現(xiàn)圖12所示的電極/導(dǎo)線結(jié)構(gòu)。在圖9A和9B所示的工藝中，在除去抗蝕劑層86之后，通過濺射等在襯底30的上表面上沉積硅化物形成金屬層，例如鈦層。使襯底進(jìn)行用于硅化的熱處理，使鈦層與柵電極層46和48、導(dǎo)電層50、n+型區(qū)78、80、82和84、p+型區(qū)88、90和92反應(yīng)以形成硅化物層。選擇性蝕刻并除去未反應(yīng)的硅化物形成金屬層，以在硅化物層118和120之間留下硅化物形成金屬層122。
參照?qǐng)D12描述的電極/導(dǎo)線結(jié)構(gòu)和硅化工藝可以應(yīng)用于圖11所示的雙極結(jié)晶體管。
已結(jié)合優(yōu)選實(shí)施例說明本發(fā)明。本發(fā)明不僅僅局限于上述實(shí)施例。對(duì)本發(fā)明進(jìn)行其它各種修改、改進(jìn)、組合等對(duì)本領(lǐng)域的技術(shù)人員來說是顯而易見的。例如，本發(fā)明不僅用于npn型雙極結(jié)晶體管也可通過改變導(dǎo)電類型應(yīng)用于pnp雙極結(jié)晶體管。
本申請(qǐng)基于并要求于2004年3月8日申請(qǐng)的日本專利申請(qǐng)第No.2004-63982號(hào)的優(yōu)先權(quán)，其全部?jī)?nèi)容以引用的形式結(jié)合到本申請(qǐng)中。
權(quán)利要求1.一種包括雙極結(jié)晶體管的半導(dǎo)體器件，包括具有主表面的半導(dǎo)體襯底；從所述主表面在所述半導(dǎo)體襯底中形成的第一導(dǎo)電類型的集電區(qū)；從所述主表面在所述集電區(qū)中形成的與第一導(dǎo)電類型相反的第二導(dǎo)電類型的基區(qū)；從所述主表面在所述基區(qū)中形成的所述第一導(dǎo)電類型的發(fā)射區(qū)，形成到達(dá)所述主表面的發(fā)射極-基極結(jié)；以及在到達(dá)主表面的所述發(fā)射極-基極結(jié)上方形成的結(jié)保護(hù)結(jié)構(gòu)，包括形成在所述主表面上的絕緣體膜和形成在所述絕緣體膜上的導(dǎo)電層。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，還包括形成在所述半導(dǎo)體襯底的主表面上的場(chǎng)絕緣膜，具有在所述基區(qū)上的基區(qū)開口和在所述基區(qū)外側(cè)的所述集電區(qū)的一部分上的集電極開口。
3.根據(jù)權(quán)利要求2的半導(dǎo)體器件，還包括集電極接觸區(qū)，形成在集電區(qū)的一部分中、暴露在集電極開口中并具有大于所述集電區(qū)的所述第一導(dǎo)電類型的雜質(zhì)濃度；以及基極接觸區(qū)，形成在暴露在發(fā)射區(qū)外側(cè)的基極開口中的基區(qū)的部分中、并具有大于所述基區(qū)的第二導(dǎo)電類型的雜質(zhì)濃度。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中半導(dǎo)體器件還包括CMOS晶體管，其包括從所述主表面在所述半導(dǎo)體襯底中形成的第一和第二導(dǎo)電類型的第一和第二阱；在所述第一和第二阱上形成的第一和第二絕緣柵結(jié)構(gòu)，包括形成在所述第一和第二阱上的第一和第二柵絕緣膜、形成在所述第一和第二柵絕緣膜上并具有側(cè)壁的第一和第二導(dǎo)電電極、和形成在所述第一和第二導(dǎo)電電極的側(cè)壁上的第一和第二側(cè)壁間隔；以及形成在所述第一和第二絕緣柵結(jié)構(gòu)兩側(cè)上的所述第一和第二阱中，并具有第二和第一導(dǎo)電類型的第一和第二源/漏區(qū)，其中所述的結(jié)保護(hù)結(jié)構(gòu)具有與所述第一和第二絕緣柵結(jié)構(gòu)之一相同、并同時(shí)形成的組成元件。
5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述集電區(qū)和所述第一阱同時(shí)形成，所述發(fā)射區(qū)和所述第二源/漏區(qū)同時(shí)形成。
6.根據(jù)權(quán)利要求4的半導(dǎo)體器件，還包括場(chǎng)絕緣膜，具有所述基區(qū)上方的基極開口、所述基區(qū)外側(cè)的所述集電區(qū)上方的集電極開口、和所述第一和第二阱上方的第一和第二MOS晶體管開口。
7.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中基區(qū)具有暴露在基極開口中的主表面處的表面，結(jié)保護(hù)結(jié)構(gòu)具有在基極開口內(nèi)的閉環(huán)結(jié)構(gòu)，發(fā)射區(qū)形成在閉環(huán)結(jié)構(gòu)限定的區(qū)域中，并具有達(dá)到結(jié)保護(hù)結(jié)構(gòu)下的主表面的發(fā)射極-基極結(jié)。
8.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中基區(qū)具有暴露在基極開口中的主表面處的表面，結(jié)保護(hù)結(jié)構(gòu)具有限定基極開口內(nèi)的多個(gè)區(qū)域的閉環(huán)網(wǎng)絡(luò)結(jié)構(gòu)，發(fā)射區(qū)形成在閉環(huán)網(wǎng)絡(luò)結(jié)構(gòu)限定的多個(gè)區(qū)域中，并且具有達(dá)到結(jié)保護(hù)結(jié)構(gòu)下的主表面的發(fā)射極-基極結(jié)。
9.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中基區(qū)具有暴露在基極開口中的主表面處的表面，結(jié)保護(hù)結(jié)構(gòu)具有在基極開口內(nèi)的閉環(huán)結(jié)構(gòu)，發(fā)射區(qū)形成在場(chǎng)絕緣膜與的閉環(huán)結(jié)構(gòu)之間限定的區(qū)域中，并且具有達(dá)到場(chǎng)絕緣膜和結(jié)保護(hù)結(jié)構(gòu)下的主表面的發(fā)射極-基極結(jié)。
10.根據(jù)權(quán)利要求6的半導(dǎo)體器件，其中結(jié)保護(hù)結(jié)構(gòu)穿過限定在基極開口中的基區(qū)，發(fā)射區(qū)形成在結(jié)保護(hù)結(jié)構(gòu)和場(chǎng)絕緣膜限定的區(qū)域中，并且具有達(dá)到結(jié)保護(hù)結(jié)構(gòu)和場(chǎng)絕緣膜下的主表面的發(fā)射極-基極結(jié)。
11.根據(jù)權(quán)利要求4的半導(dǎo)體器件，還包括電連接所述結(jié)保護(hù)結(jié)構(gòu)的導(dǎo)電電極和所述基區(qū)的局部互連。
12.根據(jù)權(quán)利要求11的半導(dǎo)體器件，其中所述的半導(dǎo)體襯底由硅形成，所述局部互連包括形成在基區(qū)上由硅和可硅化金屬形成的硅化物層，以及在一個(gè)側(cè)壁間隔上由可硅化金屬形成的互連部分。
專利摘要本實(shí)用新型公開了一種包括雙極結(jié)晶體管的半導(dǎo)體器件，包括具有主表面的半導(dǎo)體襯底；從所述主表面在所述半導(dǎo)體襯底中形成的第一導(dǎo)電類型的集電區(qū)；從所述主表面在所述集電區(qū)中形成的與第一導(dǎo)電類型相反的第二導(dǎo)電類型的基區(qū)；從所述主表面在所述基區(qū)中形成的所述第一導(dǎo)電類型的發(fā)射區(qū)，形成到達(dá)所述主表面的發(fā)射極－基極結(jié)；以及在到達(dá)主表面的所述發(fā)射極－基極結(jié)上方形成的結(jié)保護(hù)結(jié)構(gòu)，該結(jié)保護(hù)結(jié)構(gòu)包括形成在所述主表面上的絕緣體膜和形成在所述絕緣體膜上的導(dǎo)電層。
文檔編號(hào)H01L21/8248GK2773908SQ200520011950
公開日2006年4月19日 申請(qǐng)日期2005年3月8日 優(yōu)先權(quán)日2004年3月8日
發(fā)明者神谷孝行, 密岡久二彥 申請(qǐng)人:雅馬哈株式會(huì)社