專利名稱：對稱及自對準(zhǔn)的非易失性存儲器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種非易失性存儲器結(jié)構(gòu)，更具體的，是關(guān)于一種具有高單元密度的對稱及自對準(zhǔn)(self-aligned)的非易失性存儲器結(jié)構(gòu)。
背景技術(shù)：
可擦除可編程只讀存儲器(EPROMs)與電可擦除可編程只讀存儲器(EEPROMs)是廣為人知的非易失性存儲器設(shè)備，其可存儲數(shù)據(jù)及可根據(jù)需要擦除和重寫數(shù)據(jù)。
該傳統(tǒng)的非易失性存儲單元通常需要高電流操作，如，200微安(μA)用于熱電子編程，因而并不適應(yīng)芯片發(fā)展中低能耗的趨勢。因此，一EEPROM設(shè)備的型式包含一已開發(fā)的所謂的分裂柵(split-gate)電極，以獲得高效率和低電流編程，其中該編程電流可被縮減至，如1μA。
許多EEPROM設(shè)備使用兩多晶硅層(一層用于浮柵的形成，另一層用于控制柵的形成，及可能的電氣互連)，而別的EEPROM設(shè)備使用三多晶硅層。如，美國專利第4,302,766號提供一用作浮柵的第一多晶硅層，一用作控制柵的第二多晶硅層，及一第三多晶硅層。該第三多晶硅層藉由一擦除窗口耦合至該第一多晶硅層的一部分，用于在單元擦除中使用。美國專利第4,331,968亦使用一第三多晶硅層以形成一擦除柵。另外，美國專利第4,561,004號及4,803,529號在他們自己專門的結(jié)構(gòu)中使用三層多晶硅層。
美國專利第4,622,656號描述一EEPROM設(shè)備，其藉由在選擇柵(select gate)下具有一高摻雜的溝道區(qū)(channel region)，且在浮柵下具有低摻雜或摻雜至相反的導(dǎo)通類型的溝道區(qū)，而在該溝道的過渡位置提供一顯著的表面電勢差，進(jìn)而提供一降低的編程電壓。
此外，以下將結(jié)合附圖對一些近期開發(fā)的新式存儲器結(jié)構(gòu)作詳細(xì)介紹。
美國專利第5,712,180號揭示一種快閃EEPROM單元布局，如圖1(a)及沿圖1(a)中A-A線獲得的剖面圖1(b)所示。EEPROM單元101包含一隱埋源極區(qū)(buried source region)102及一隱埋漏極區(qū)(burieddrain region)103，分別為一相對厚的介電層104，105掩埋。溝道區(qū)106被分為一第一部分106-1和一第二部分106-2。該第一部份106-1受多晶硅層109影響用作一選擇柵，而該第二部分106-2受一多晶硅層形成的浮柵107影響，該浮柵107又依次受一多晶硅層形成的控制柵108的影響。如該技術(shù)領(lǐng)域所廣為人知的，合適的介電層，如熱成長氧化物是位于溝道106、多晶硅層109、及多晶硅層107之間用于絕緣。類似的，合適的介電層如氧化物或氧化物/氮化物組分形成于三多晶硅層之間。金屬硅化物可用于替換一個或更多多晶硅層108與109。如需要，一高摻雜P+區(qū)120是用于臨近隱埋漏極區(qū)103的溝道106-2內(nèi)，以便為該包含溝道106-2的存儲器晶體管提供一穩(wěn)定的門限電壓。相應(yīng)的，出于對準(zhǔn)容限(aligned tolerance)考慮該浮柵107不得不在寬度方向上大于多晶硅層109，即，圖1(a)中的縱長方向。因此，很難降低該類結(jié)構(gòu)的大小。
美國專利第5,414,693號亦揭示一種快閃EEPROM存儲器結(jié)構(gòu)，如圖2及沿圖2中BB線獲得的剖面圖3所示。該單元結(jié)構(gòu)形成于一P摻雜基板206上，該基板206具有一晶體管201的漏極204及一晶體管202的漏極205。該兩漏極204，205用作位線。晶體管201包含一浮柵207a及一位于其上的控制柵208a。同樣的，該晶體管202包含一浮柵207b及一位于其上的控制柵208b。一字線209延伸于該兩晶體管201和202，并形成于該浮柵晶體管201，202之間的選擇柵的控制柵209a。該字線209順序連接一存儲器陣列中一行選擇柵，并垂直于位線列，即漏極204，205。類似的，為允許對準(zhǔn)容限，浮柵207a和207b需要較選擇柵209a在寬度方向上大，即，如圖2中所示的縱長方向。因此，該存儲器單元尺寸很難顯著降低。
綜上所述，美國專利第US 5,712,180與US 5,414,693號中浮柵是完全由控制柵在控制柵圖形化過程中定義的，因而該浮柵不得不比選擇柵在寬度方向上大，以允許對準(zhǔn)容限。這種狀況下，存儲器單元尺寸不能顯著降低。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種存儲器結(jié)構(gòu)用于低能耗設(shè)備應(yīng)用，且該存儲器結(jié)構(gòu)包含具有競爭性的小存儲器單元以便該單元密度可有效提高。
為達(dá)到上述目的，一存儲器結(jié)構(gòu)，如，在一半導(dǎo)體基板上的包含兩形成于兩摻雜區(qū)的單元，被揭示。該存儲器結(jié)構(gòu)必要的包含一第一導(dǎo)線、二導(dǎo)電塊、二第一介電間隔區(qū)、一第一介電層，及一第二導(dǎo)線。該第一導(dǎo)線，如一多晶硅線，是形成于該半導(dǎo)體基板上；該兩導(dǎo)電塊，如由多晶硅組成的是形成于該第一導(dǎo)線的兩側(cè)，并由該兩第一介電間隔區(qū)與該第一導(dǎo)線絕緣。該第一介電層，如一個氧化物/氮化物/氧化物(ONO)層形成于該兩第二導(dǎo)電塊上及第一導(dǎo)線上；且該第二導(dǎo)線形成于該第一介電層上，且實質(zhì)上垂直于該兩摻雜區(qū)。
相應(yīng)的，該導(dǎo)電塊、第一介電層及該第二導(dǎo)線堆形成一典型的浮柵結(jié)構(gòu)，即，該導(dǎo)電塊可存儲電荷。該第一導(dǎo)線和導(dǎo)電塊分別用作一選擇柵和浮柵；而該摻雜區(qū)和第二導(dǎo)線分別用作位線和一字線。此外，第一導(dǎo)線也可作為用于數(shù)據(jù)擦除的擦除柵。
上述分裂柵存儲器結(jié)構(gòu)可由下述步驟加工。首先，于一半導(dǎo)體基板上形成兩第四導(dǎo)線，于各第四導(dǎo)線兩側(cè)形成兩第二介電間隔區(qū)。接著，向該半導(dǎo)體基板內(nèi)注入摻雜物以形成緊靠該兩第四導(dǎo)線的兩摻雜區(qū)，并在兩第四導(dǎo)線間形成一第一導(dǎo)線。該第一導(dǎo)線可由沉積導(dǎo)電物質(zhì)并隨后進(jìn)行極化而得到。蝕刻該兩第四導(dǎo)線以形成兩緊靠該第一導(dǎo)線的導(dǎo)電塊。接著，于該兩導(dǎo)電塊和該第一導(dǎo)線上形成該第一介電層，且于該第一介電層上形成一垂直于該摻雜區(qū)的第二導(dǎo)線。
進(jìn)一步的，出于提高該字線完善性考慮，可增加下列步驟。沉積一介電層并蝕刻以于該第二導(dǎo)線旁形成兩第二介電間隔區(qū)。該第二介電間隔區(qū)也可氧化形成。接著，形成一大致平行于該第二導(dǎo)線的第三導(dǎo)線，其中該第三導(dǎo)線用作另一字線，該第二介電間隔區(qū)用作兩者間的一絕緣體；一介電質(zhì)，如氧化物或ONO，設(shè)置于該第三導(dǎo)線和該半導(dǎo)體基板之間。結(jié)果，該字線密度將幾乎翻倍。


圖1(a)與1(b)說明一現(xiàn)有的存儲器結(jié)構(gòu)；圖2與圖3說明另一現(xiàn)有的存儲器結(jié)構(gòu)；圖4(a)至4(i)說明加工根據(jù)本發(fā)明的存儲器結(jié)構(gòu)的過程；圖5說明參考根據(jù)本發(fā)明的存儲器結(jié)構(gòu)的電路圖；圖6說明根據(jù)本發(fā)明的存儲器結(jié)構(gòu)的俯視圖。
具體實施例方式
本發(fā)明的實施例將參考附圖作描述。
出于說明本發(fā)明特征的考慮，以下舉例說明一用于制作一NMOS型的存儲器單元的過程。
如圖4(a)所示，一范圍為70-110埃(angstroms)的柵介電質(zhì)層402熱成長于一半導(dǎo)體基板401的表面，接著，順序沉積一導(dǎo)電層403與一掩模層404于其上。該導(dǎo)電層403可由多晶硅組成并具有一500-1000埃之間的厚度；掩模層404可以是一厚度為200-1000埃之間的氮化硅層。
依次的，該柵介電層402、該導(dǎo)電層403及該掩模層404可由光刻或蝕刻圖案化，以形成若干導(dǎo)線403。
在圖4(b)中，兩范圍為100-300埃的介電間隔區(qū)405形成于各導(dǎo)線403之側(cè)，接著形成光刻膠塊406；N+摻雜物，如1×1014-5×1015atoms/cm2砷離子，被注入該半導(dǎo)體基板401，其被該光刻膠塊406揭開，以形成N+區(qū)407。該介電間隔區(qū)405可由氧化或沉積低壓化學(xué)氣相沉積(LPCVD)氧化物，或高溫氧化物(HTO)，接著向回蝕刻。于是，該光刻膠塊406被剝離。
在圖4(c)中，介電層408、409形成于半導(dǎo)體基板401上，其中介電層408、409可選擇沉積。介電層409形成于摻雜區(qū)407，以便其厚度較氧化的介電層408厚?？蛇x擇的，該介電層408、409可是氧化物或ONO層。順序的，一導(dǎo)電層，如一多晶硅或多晶硅/硅化鎢(poly/WSi)層410，沉積其上。
在圖4(d)中，導(dǎo)電層410或由化學(xué)機械性拋光(CMP)或向回蝕刻若干導(dǎo)線410極化。接著，介電層411形成于導(dǎo)線410的頂部。介電層411可由CVD氧化物沉積并向回蝕刻，或由熱成長，即氧化。
在圖4(e)中，掩模層404被移除，如使用磷酸；接著一介電層，如ONO層412沿設(shè)備的輪廓形成。然后，另一導(dǎo)電層413沉積其上。
圖4(f)是圖4(e)中設(shè)備的俯視圖。導(dǎo)電層413蝕刻形成分隔的導(dǎo)線413用作字線，同時導(dǎo)線403分隔成若干導(dǎo)電塊。結(jié)果，導(dǎo)電塊403、ONO層412和導(dǎo)線413的堆用作一浮柵結(jié)構(gòu)，即，導(dǎo)電塊403是用于存儲。接著，CVD氧化物被沉積、極化，以在導(dǎo)電塊403間和導(dǎo)線413間形成絕緣線414。
圖4(g)是沿圖4(f)中1-1線獲得的剖視圖，其中氮化物層416用作導(dǎo)線413的掩模，用于在形成該絕緣線414時極化該CVD氧化物。
如圖4(h)、4(i)所示，其中圖4(i)是沿圖4(h)中2-2線獲得的剖視圖。可選擇的，介電間隔區(qū)417可形成于導(dǎo)線413旁側(cè)，接著導(dǎo)線418亦用作字線，形成于介電間隔區(qū)417之間，以便理想的情況下字線的密度可翻倍。
圖5是一參照本發(fā)明前述分裂柵存儲器結(jié)構(gòu)的示意圖，其中存儲器單元結(jié)構(gòu)與圖4(e)中所示相同。然而一些組件根據(jù)他們的功能重新命名一數(shù)據(jù)線(位線)標(biāo)為DLx、一選擇柵標(biāo)為SGx，及一字線標(biāo)為WLx。浮柵單元標(biāo)為FGx，其中位于一選擇柵SG2兩側(cè)的浮柵單元分別標(biāo)為TL、TR。表1中舉例顯示存儲器單元TL、TR的讀、編程、擦除。如，當(dāng)編程TL時，DL2、DL3分別是5V、0V，WL2是12V，且SG2是1V。相應(yīng)的，TL與TR由耦合至TL與TR的電壓WL2啟動，SG2同樣被啟動。因此，浮柵FG1下產(chǎn)生5V偏壓。進(jìn)而，電子將跳入TL的存儲單元用于編程。
對TL的讀，除WL2與SG2分別是5V和3V外，1.5V的DL3是為耗盡DL3的摻雜區(qū)，以便忽略TR的效果，即忽略TR是否編程。相應(yīng)的，如TL編程時無電流產(chǎn)生；相反，TL沒有編程時有電流產(chǎn)生。該讀操作使用所謂的“反讀”方式，即讀右手側(cè)單元編程與否，偏壓是設(shè)置于左手側(cè)位線而非右手側(cè)。
對TL的擦除，如表1中的擦除(I)所示。一高負(fù)電壓，如-18V應(yīng)用于WL2，以通過底下的介電質(zhì)層將電子排出浮柵FG1并進(jìn)入半導(dǎo)體基板。為避免高負(fù)電壓引起復(fù)雜的電路設(shè)計，應(yīng)用如擦除(II)所示的一藉由分割電壓的方式。如，DL1、DL2與DL3是5V，WL2是-10V。因此，在50％耦合率的情況下，大約-5V將被耦合至FG1。因而，跨FG1產(chǎn)生10V偏壓。進(jìn)一步的，介電間隔區(qū)405也可用作一溝道氧化物，且導(dǎo)線410，如SG2，可用作一擦除柵。此類擦除條件列在擦除(III)中。
TR的編程、讀和擦除大體上與TL的相同，因而這里省略詳細(xì)的描述。
表1

圖6是參考圖5的存儲器布局的平面圖，說明浮柵FG1、FG2與FG3，選擇柵SG2與SG3，數(shù)據(jù)線DL2與DL3，及字線WL的關(guān)系。該浮柵是完全自對準(zhǔn)選擇柵和字線，以便根本不需要對準(zhǔn)容限。因此，可獲得一具有競爭性的小尺寸，因而顯著提高存儲器結(jié)構(gòu)的單元密度。
除上述提到的關(guān)于NMOS型晶體管的加工方法，PMOS型晶體管也可藉由摻雜硼離子獲得，而不背離本發(fā)明的精神。
本發(fā)明的上述實施例僅用于說明。熟悉本領(lǐng)域技術(shù)的人員在不背離下述權(quán)利要求范圍的情況下，可作出大量可選實施例。
權(quán)利要求
1.一種在一半導(dǎo)體基板上兩摻雜區(qū)間形成的存儲器結(jié)構(gòu)，其特征在于包含一第一導(dǎo)線，形成于該半導(dǎo)體基板上；兩導(dǎo)電塊，形成于該第一導(dǎo)線兩側(cè)，并由兩者間的兩第一介電間隔區(qū)與第一導(dǎo)線絕緣；一第一介電層，形成于兩第二導(dǎo)電塊之間；一第二導(dǎo)線，形成于第一介電層上并大體上垂直于該兩摻雜區(qū)。
2.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該第一導(dǎo)線與導(dǎo)電塊分別用作一選擇柵和浮柵。
3.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該摻雜區(qū)和第二導(dǎo)線分別用作位線和一字線。
4.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于進(jìn)一步包含一位于該導(dǎo)電塊與該半導(dǎo)體基板間的第二介電層，該第二介電層由氧化物或氧化物/氮化物/氧化物組成。
5.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于進(jìn)一步包含一位于該第一導(dǎo)線與半導(dǎo)體基板之間的第三介電層，該第三介電層由氧化物或氧化物/氮化物/氧化物組成。
6.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該摻雜區(qū)的一邊緣是對準(zhǔn)該導(dǎo)電塊的一側(cè)壁。
7.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于進(jìn)一步包含一位于該第一導(dǎo)線上掩模層。
8.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該第一介電層是一個氧化物/氮化物/氧化物層。
9.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該兩第一介電間隔區(qū)、兩導(dǎo)電塊，及兩摻雜區(qū)是沿該第一導(dǎo)線對稱。
10.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于進(jìn)一步包含一平行于該第二導(dǎo)線的第三導(dǎo)線，且其由一位于兩者間的第二介電間隔區(qū)與第二導(dǎo)線絕緣。
11.根據(jù)權(quán)利要求10所述的存儲器結(jié)構(gòu)，其特征在于進(jìn)一步包含一由氧化物或氧化物/氮化物/氧化物組成的介電層，其位于該第三導(dǎo)線和該半導(dǎo)體基板之間。
12.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該導(dǎo)電塊是由該導(dǎo)電塊下產(chǎn)生一偏壓進(jìn)行編程。
13.根據(jù)權(quán)利要求12所述的存儲器結(jié)構(gòu)，其特征在于該偏壓是由啟動該第一導(dǎo)線和該兩導(dǎo)電塊，并應(yīng)用不同電壓至該兩摻雜區(qū)而產(chǎn)生。
14.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于讀該其中之一導(dǎo)電塊的編程狀態(tài)包含步驟設(shè)置一偏壓至緊鄰該另一導(dǎo)電塊的摻雜區(qū)，從而該摻雜區(qū)可跨至該另一導(dǎo)電塊，以忽略如該另一導(dǎo)電塊正在編程的效果。
15.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其特征在于該導(dǎo)電塊是藉由將一導(dǎo)線分隔成塊形成，且該導(dǎo)線是先于該第一導(dǎo)線形成而形成。
全文摘要
一半導(dǎo)體基板上的存儲器結(jié)構(gòu)必要的包含一第一導(dǎo)線、兩導(dǎo)電塊、兩第一介電間隔區(qū)、一第一介電層，和一第二導(dǎo)線。該第一導(dǎo)線，如一多晶硅線，是形成于該半導(dǎo)體基板上；且該兩由多晶硅組成的導(dǎo)電塊是，如形成于該第一導(dǎo)線的兩側(cè)，并由兩第一介電間隔區(qū)與該第一導(dǎo)線絕緣。該第一介電層，如一個氧化物/氮化物/氧化物(ONO)層，是形成與兩導(dǎo)線塊上和第一導(dǎo)線上；且第二導(dǎo)線是形成于第一介電層上，并大致垂直于該兩摻雜區(qū)。相應(yīng)的，導(dǎo)電塊、第一介電層及第二導(dǎo)線堆形成一浮柵結(jié)構(gòu)，其可用于存儲電荷。該第一導(dǎo)線和導(dǎo)電塊分別用作一選擇柵和浮柵，然，摻雜區(qū)和第二導(dǎo)線分別用作位線和一字線。
文檔編號H01L29/788GK1828907SQ200510132678
公開日2006年9月6日 申請日期2005年12月20日 優(yōu)先權(quán)日2005年2月28日
發(fā)明者熊福嘉 申請人:擎泰科技股份有限公司