專利名稱：內(nèi)建測(cè)試電路的半導(dǎo)體芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路芯片的可靠度測(cè)試領(lǐng)域，尤其涉及一種內(nèi)建在芯片角落處的測(cè)試電路結(jié)構(gòu)，可用來(lái)評(píng)估芯片結(jié)構(gòu)的完整性。
背景技術(shù)：
隨著如晶體管等半導(dǎo)體元件的微小化，半導(dǎo)體集成電路的效能以及密度也大幅度的提升。當(dāng)半導(dǎo)體集成電路的制造水平達(dá)到次微米或奈米的技術(shù)等級(jí)時(shí)，電阻-電容延遲即成為電路的效能是否能進(jìn)一步提升的瓶頸。藉由降低金屬內(nèi)連結(jié)線路的線路電阻或者是降低介電層的電容都可以使電阻-電容延遲問(wèn)題改善。其中，在降低金屬內(nèi)連結(jié)線路的線路電阻方面，芯片制造業(yè)者已經(jīng)在工藝上采用銅金屬，取代電阻率較高的鋁金屬，而在降低介電層的電容方面，則積極地找尋更低介電常數(shù)的介電材料。
然而，與過(guò)去所使用的氧化硅介電材料相比較，例如氟硅玻璃或者未摻雜硅玻璃等，目前所采用大部分的低介電常數(shù)的介電材料的機(jī)械強(qiáng)度仍嫌不足。此外，低介電常數(shù)的介電材料的另一個(gè)問(wèn)題是界面間的黏合力差，不論是在兩層相同的低介電常數(shù)的介電材料之間的界面，或者是在一層低介電常數(shù)的介電材料與另一層不同性質(zhì)的介電層之間的界面。當(dāng)進(jìn)行后續(xù)的晶片處理步驟時(shí)，例如晶片切割，由于低介電常數(shù)的介電材料的黏合力不足，往往發(fā)生問(wèn)題。
在進(jìn)行晶片切割時(shí)，由于使用機(jī)械切刀碾切晶片造成晶片表面需承受應(yīng)力，因此在晶片切割時(shí)或者晶片切割后，會(huì)發(fā)現(xiàn)在低介電常數(shù)的介電材料之間的界面形成界面脫層(interface delamination)現(xiàn)象或者芯片裂縫(chipcracking)，而影響到集成電路芯片的可靠度。目前用來(lái)監(jiān)測(cè)這種界面脫層現(xiàn)象或者芯片裂縫的方式是采用所謂的非破壞性掃描式超音波顯微鏡(Scanning Acoustic Tomography，簡(jiǎn)稱為SAT)技術(shù)，其可以在晶片切割后進(jìn)行檢測(cè)，或者是在芯片完成封裝后進(jìn)行檢測(cè)。
然而前述的掃描式超音波顯微鏡技術(shù)卻有其缺點(diǎn)，例如在晶片切割后進(jìn)行SAT檢測(cè)時(shí)，較小的芯片裂縫卻無(wú)法利用掃描式超音波顯微鏡技術(shù)偵測(cè)出來(lái)，這是由于受限于掃描式超音波顯微鏡技術(shù)的偵檢極限所致，通常掃描式超音波顯微鏡技術(shù)的所能偵測(cè)到的芯片裂縫大小的極限約為1微米左右。此外，若在芯片完成封裝后進(jìn)行SAT檢測(cè)，即使可以偵檢出界面脫層，但是卻很難確認(rèn)其發(fā)生位置是在芯片與封裝材料之間的界面，或是在芯片本身內(nèi)部的介電層中。

發(fā)明內(nèi)容
本發(fā)明的主要目的即在提供一種內(nèi)建在芯片四個(gè)脆弱角落處的測(cè)試電路結(jié)構(gòu)，可用來(lái)評(píng)估芯片結(jié)構(gòu)的完整性，以解決現(xiàn)有技藝的問(wèn)題。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明提供一種內(nèi)建測(cè)試電路的半導(dǎo)體芯片，包括一有源電路區(qū)域；一包圍該有源電路區(qū)域的封環(huán)結(jié)構(gòu)；一第一電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一第一角落，并且該第一電路結(jié)構(gòu)與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第一電路結(jié)構(gòu)具有一第一連接墊；以及一第二電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一第二角落，并且該第二電路結(jié)構(gòu)與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第二電路結(jié)構(gòu)具有一第二連接墊。
根據(jù)本發(fā)明的另一優(yōu)選實(shí)施例，本發(fā)明一種內(nèi)建測(cè)試電路的半導(dǎo)體芯片，包括一有源電路區(qū)域；一包圍該有源電路區(qū)域的封環(huán)結(jié)構(gòu)；一第一電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一角落，并且該第一電路結(jié)構(gòu)不與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第一電路結(jié)構(gòu)具有一第一連接墊；以及一第二電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的該角落，并靠近該第一電路結(jié)構(gòu)，其中該第二電路結(jié)構(gòu)與該第一電路結(jié)構(gòu)成電連結(jié)組態(tài)，且該第二電路結(jié)構(gòu)具有一第二連接墊。
為了使本領(lǐng)域技術(shù)人員能更進(jìn)一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì)說(shuō)明與附圖。然而附圖僅供參考與輔助說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。


圖1繪示的是本發(fā)明優(yōu)選實(shí)施例內(nèi)建在芯片四個(gè)角落用來(lái)評(píng)估芯片結(jié)構(gòu)完整性的測(cè)試電路結(jié)構(gòu)的上視示意圖；
圖2繪示的是沿著圖1中的切線I-I所示的剖面示意圖；圖3繪示的是本發(fā)明另一優(yōu)選實(shí)施例具有內(nèi)建測(cè)試電路結(jié)構(gòu)的芯片在完成封裝之后的剖面示意圖；圖4繪示的是本發(fā)明另一優(yōu)選實(shí)施例內(nèi)建在芯片四個(gè)角落用來(lái)評(píng)估芯片結(jié)構(gòu)完整性的測(cè)試電路結(jié)構(gòu)的剖面示意圖。
主要元件符號(hào)說(shuō)明10 集成電路芯片12 有源電路區(qū)域14 封環(huán)16 測(cè)試電路區(qū)域20 測(cè)試電路結(jié)構(gòu)20a、20b 測(cè)試電路結(jié)構(gòu)22 接觸插塞22a、22b 接觸插塞28 連接墊 28a、28b 連接墊100 硅基底 120 擴(kuò)散導(dǎo)電區(qū)域200 封裝基板228 連接墊具體實(shí)施方式
本發(fā)明有關(guān)于一種內(nèi)建在芯片四個(gè)脆弱角落處的測(cè)試電路結(jié)構(gòu)，可用來(lái)評(píng)估芯片結(jié)構(gòu)的完整性。介電層界面脫層現(xiàn)象常發(fā)生在低介電常數(shù)介電材料中，其有可能在晶片切割過(guò)程當(dāng)中或者晶片切割之后產(chǎn)生。而在每一個(gè)晶方或芯片的四個(gè)角的位置上，會(huì)發(fā)現(xiàn)介電層界面脫層現(xiàn)象最為嚴(yán)重，并且介電層界面脫層更深入到晶方或芯片的中心電路區(qū)域，即使其周邊有晶方封環(huán)(die seal ring)或者裂縫阻擋溝所保護(hù)。
在每一個(gè)晶方或芯片的四個(gè)角的位置上介電層界面脫層現(xiàn)象最為嚴(yán)重的原因，是晶片切割時(shí)所使用的切刀造成的應(yīng)力特別集中在每一個(gè)晶方或芯片的四個(gè)角的位置上，才使得這些位置上的介電層界面脫層特別嚴(yán)重。
請(qǐng)參閱圖1以及圖2，其中圖1繪示的是本發(fā)明優(yōu)選實(shí)施例內(nèi)建在芯片四個(gè)角落用來(lái)評(píng)估芯片結(jié)構(gòu)完整性的測(cè)試電路結(jié)構(gòu)的上視示意圖，圖2繪示的是沿著圖1中的切線I-I所示的剖面示意圖。如圖1以及圖2所示，集成電路芯片10包括一有源電路區(qū)域12，由一封環(huán)14包圍其中。封環(huán)14由許多層的金屬以及介層插塞相互堆疊而成，這種芯片保護(hù)結(jié)構(gòu)在該技術(shù)領(lǐng)域中乃常見(jiàn)的技術(shù)，主要是用來(lái)避免有源電路區(qū)域12受到晶片切割時(shí)的應(yīng)力破壞。通常，封環(huán)14為單層阻擋墻結(jié)構(gòu)，但也可以是雙層結(jié)構(gòu)。
前述的保護(hù)封環(huán)結(jié)構(gòu)14是在制造有源電路12的同時(shí)，以相同的介電層沉積步驟以及金屬沉積蝕刻等步驟逐步向上堆疊而成。通常會(huì)先在半導(dǎo)體基材中，例如硅基材，形成重?fù)诫s區(qū)域(未圖示)，然后再將保護(hù)封環(huán)結(jié)構(gòu)14形成在重?fù)诫s區(qū)域上，并允許特定的電壓，例如接地電壓或者VSS經(jīng)由重?fù)诫s區(qū)域提供給保護(hù)封環(huán)結(jié)構(gòu)14。
前述的有源電路12可包括晶體管、電容、摻雜擴(kuò)散區(qū)、存儲(chǔ)器陣列或者金屬內(nèi)連線等電路元件。集成電路芯片10還包括四個(gè)在封環(huán)14外側(cè)的三角形測(cè)試電路區(qū)域16，分別位于集成電路芯片10的四個(gè)角落(如圖中所標(biāo)示的A、B、C、D四個(gè)點(diǎn))。如圖2所示，在每一個(gè)測(cè)試電路區(qū)域16內(nèi)則形成有用來(lái)評(píng)估芯片結(jié)構(gòu)完整性的測(cè)試電路結(jié)構(gòu)20。根據(jù)本發(fā)明的優(yōu)選實(shí)施例，測(cè)試電路結(jié)構(gòu)20有如直立蛇行狀的內(nèi)連線電路，由不同層的金屬(如圖中所標(biāo)示的M1、M2、M3)與介層插塞所連結(jié)而成(如圖中所標(biāo)示的C1、V1、V2、V3)。直立蛇行狀的測(cè)試電路結(jié)構(gòu)20的一端可以為接觸插塞22，并與硅基底100連接，而另一端則為連接墊28。需注意圖中并未特別繪示出內(nèi)層介電層以及最后覆蓋芯片的保護(hù)層。
本發(fā)明的主要特征之一在于形成于測(cè)試電路區(qū)域16內(nèi)的測(cè)試電路結(jié)構(gòu)20是與封環(huán)14構(gòu)成電連結(jié)組態(tài)，可以是通過(guò)金屬內(nèi)連結(jié)方式，例如經(jīng)由第一層金屬(M1)，如圖2所示，但是也可以通過(guò)形成在硅基底100內(nèi)的擴(kuò)散區(qū)域構(gòu)成電連結(jié)組態(tài)。
本發(fā)明利用測(cè)試電路結(jié)構(gòu)20檢測(cè)界面脫層或芯片裂縫的方式可以是用探針與外部測(cè)試電路檢查A、B、C、D四個(gè)點(diǎn)中的任意兩個(gè)點(diǎn)。舉例來(lái)說(shuō)，若同時(shí)以探針接觸A點(diǎn)與B點(diǎn)的連接墊28，由于相對(duì)應(yīng)的測(cè)試電路結(jié)構(gòu)20經(jīng)由封環(huán)14構(gòu)成電連結(jié)組態(tài)，因此可以藉此偵測(cè)到是否有界面脫層或芯片裂縫的缺陷存在。若有界面脫層或芯片裂縫的缺陷存在，則外部測(cè)試電路與芯片的測(cè)試電路結(jié)構(gòu)20、封環(huán)14所構(gòu)成的電路回路則會(huì)開(kāi)路(open)，而不會(huì)有電流通過(guò)。
請(qǐng)參閱圖3，其繪示的是本發(fā)明另一優(yōu)選實(shí)施例具有內(nèi)建測(cè)試電路結(jié)構(gòu)的芯片在完成封裝之后的剖面示意圖。測(cè)試電路結(jié)構(gòu)20的連接墊28與封裝基板200以倒裝芯片封裝技術(shù)完成封裝后，前述芯片的A、B、C、D四個(gè)點(diǎn)的電路回路測(cè)試此時(shí)則是通過(guò)設(shè)于封裝基板200且相對(duì)應(yīng)于芯片的A、B、C、D四個(gè)點(diǎn)的連接墊228完成。
請(qǐng)參閱圖4，其繪示的是本發(fā)明另一優(yōu)選實(shí)施例內(nèi)建在芯片四個(gè)角落用來(lái)評(píng)估芯片結(jié)構(gòu)完整性的測(cè)試電路結(jié)構(gòu)的剖面示意圖。如圖4所示，集成電路芯片10同樣包括一有源電路區(qū)域12，由一封環(huán)14包圍其中，以及四個(gè)測(cè)試電路區(qū)域16，分別在芯片10四個(gè)角落的封環(huán)14外側(cè)。在每一個(gè)測(cè)試電路區(qū)域16內(nèi)，則形成有兩個(gè)用來(lái)評(píng)估芯片結(jié)構(gòu)完整性的測(cè)試電路結(jié)構(gòu)20a與20b。
其中，測(cè)試電路結(jié)構(gòu)20a有如直立蛇行狀的內(nèi)連線電路，由不同層的金屬與介層插塞所連結(jié)而成，其一端可以為接觸插塞22a，并與形成在硅基底100中的擴(kuò)散導(dǎo)電區(qū)域120電連接，其另一端為連接墊28a。測(cè)試電路結(jié)構(gòu)20b有如直立蛇行狀的內(nèi)連線電路，由不同層的金屬與介層插塞所連結(jié)而成，其一端可以為接觸插塞22b，并與形成在硅基底100中的擴(kuò)散導(dǎo)電區(qū)域120電連接，其另一端為連接墊28b。因此，通過(guò)形成在硅基底100中的擴(kuò)散導(dǎo)電區(qū)域120，測(cè)試電路結(jié)構(gòu)20a與測(cè)試電路結(jié)構(gòu)20b互相電連接在一起。根據(jù)該實(shí)施例，測(cè)試電路結(jié)構(gòu)20a與測(cè)試電路結(jié)構(gòu)20b皆不與封環(huán)14構(gòu)成電連結(jié)組態(tài)。此外，這兩個(gè)互相靠近的測(cè)試電路結(jié)構(gòu)20a與20b也可以經(jīng)由其它金屬層構(gòu)成電連結(jié)，而不經(jīng)由擴(kuò)散導(dǎo)電區(qū)域120構(gòu)成電連結(jié)。
在此實(shí)施例中，利用測(cè)試電路結(jié)構(gòu)20a與20b檢測(cè)界面脫層或芯片裂縫的方式則是用探針與外部測(cè)試電路檢查A、B、C、D四個(gè)點(diǎn)中的某一個(gè)點(diǎn)，也就是一次檢查芯片的一個(gè)角落。舉例來(lái)說(shuō)，若同時(shí)以探針接觸A點(diǎn)的連接墊28a與28b，由于相對(duì)應(yīng)的測(cè)試電路結(jié)構(gòu)20a與20b互相構(gòu)成電連結(jié)組態(tài)，因此可以藉此偵測(cè)到是否有界面脫層或芯片裂縫的缺陷存在。若有界面脫層或芯片裂縫的缺陷存在，則外部測(cè)試電路與芯片的測(cè)試電路結(jié)構(gòu)20a與20b所構(gòu)成的電路回路則會(huì)開(kāi)路，而不會(huì)有電流通過(guò)。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種內(nèi)建測(cè)試電路的半導(dǎo)體芯片，包括一有源電路區(qū)域；一包圍該有源電路區(qū)域的封環(huán)結(jié)構(gòu)；一第一電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一第一角落，并且該第一電路結(jié)構(gòu)與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第一電路結(jié)構(gòu)具有一第一連接墊；以及一第二電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一第二角落，并且該第二電路結(jié)構(gòu)與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第二電路結(jié)構(gòu)具有一第二連接墊。
2.如權(quán)利要求1所述的內(nèi)建測(cè)試電路的半導(dǎo)體芯片，其中該封環(huán)結(jié)構(gòu)是由多層的金屬以及介層插塞相互堆疊而成。
3.如權(quán)利要求1所述的內(nèi)建測(cè)試電路的半導(dǎo)體芯片，其中該第一電路結(jié)構(gòu)以及該第二電路結(jié)構(gòu)都是如直立蛇行狀的內(nèi)連線電路。
4.一種內(nèi)建測(cè)試電路的半導(dǎo)體芯片，包括一有源電路區(qū)域；一包圍該有源電路區(qū)域的封環(huán)結(jié)構(gòu)；一第一電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一角落，并且該第一電路結(jié)構(gòu)不與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第一電路結(jié)構(gòu)具有一第一連接墊；以及一第二電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的該角落，并靠近該第一電路結(jié)構(gòu)，其中該第二電路結(jié)構(gòu)與該第一電路結(jié)構(gòu)成電連結(jié)組態(tài)，且該第二電路結(jié)構(gòu)具有一第二連接墊。
5.如權(quán)利要求4所述的內(nèi)建測(cè)試電路的半導(dǎo)體芯片，其中該封環(huán)結(jié)構(gòu)是由多層的金屬以及介層插塞相互堆疊而成。
6.如權(quán)利要求4所述的內(nèi)建測(cè)試電路的半導(dǎo)體芯片，其中該第一電路結(jié)構(gòu)以及該第二電路結(jié)構(gòu)都是如直立蛇行狀的內(nèi)連線電路。
7.如權(quán)利要求4所述的內(nèi)建測(cè)試電路的半導(dǎo)體芯片，其中該第一電路結(jié)構(gòu)以及該第二電路結(jié)構(gòu)經(jīng)由一第一層金屬構(gòu)成電連結(jié)。
全文摘要
一種內(nèi)建測(cè)試電路的半導(dǎo)體芯片，包括一有源電路區(qū)域；一包圍該有源電路區(qū)域的封環(huán)結(jié)構(gòu)；一第一電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一第一角落，并且該第一電路結(jié)構(gòu)與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第一電路結(jié)構(gòu)具有一第一連接墊；以及一第二電路結(jié)構(gòu)，其制作在該半導(dǎo)體芯片位于該封環(huán)結(jié)構(gòu)外側(cè)的一第二角落，并且該第二電路結(jié)構(gòu)與該封環(huán)結(jié)構(gòu)構(gòu)成電連結(jié)組態(tài)，其中該第二電路結(jié)構(gòu)具有一第二連接墊。
文檔編號(hào)H01L21/66GK1909228SQ200510089740
公開(kāi)日2007年2月7日 申請(qǐng)日期2005年8月5日 優(yōu)先權(quán)日2005年8月5日
發(fā)明者饒瑞孟, 郭建利 申請(qǐng)人:聯(lián)華電子股份有限公司