半導(dǎo)體芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體芯片。
【背景技術(shù)】
[0002]由于集成電路(IC)的逆向工程(RE)可能被攻擊者濫用以偷盜和/或剽竊電路設(shè)計，因此其被認(rèn)為是對半導(dǎo)體工業(yè)最嚴(yán)重的威脅之一。成功地逆向工程集成電路的攻擊者可以制造和售賣相似、即克隆的電路且不法地售賣并展現(xiàn)該設(shè)計。因此，抵御集成電路的逆向工程的觀念和技術(shù)是期望的。

【發(fā)明內(nèi)容】

[0003]根據(jù)一個實(shí)施例，提供一種包括電路的半導(dǎo)體芯片，該電路包括至少一個P溝道場效應(yīng)晶體管；至少一個η溝道場效應(yīng)晶體管；第一電源端子，被配置成接收具有較高電源電勢(upper supply potential)的第一電源電壓；以及第二電源端子，被配置成接收具有較低電源電勢的第二電源電壓；其中至少一個P溝道場效應(yīng)晶體管和至少一個η溝道場效應(yīng)晶體管連接，以使得如果至少一個η溝道場效應(yīng)晶體管在其柵極處被提供有較高電源電勢，則其將較低電源電勢提供至至少一個P溝道場效應(yīng)晶體管的柵極；并且如果至少一個P溝道場效應(yīng)晶體管在其柵極處被提供有較低電源電勢，則其將較高電源電勢提供至至少一個η溝道場效應(yīng)晶體管的柵極；其中，該電路被配置成使得可僅通過改變提供至電路的第一電源電壓和第二電源電壓中的至少一個，改變至少一個P溝道場效應(yīng)晶體管的柵極的邏輯狀態(tài)和至少一個η溝道場效應(yīng)晶體管的柵極的邏輯狀態(tài)；并且其中，半導(dǎo)體芯片還包括耦合到至少一個P溝道場效應(yīng)晶體管的柵極或者至少一個η溝道場效應(yīng)晶體管的柵極的連接和半導(dǎo)體芯片的另外的部件。
【附圖說明】
[0004]在附圖中，貫穿不同視圖，相同參考符號一般指的是相同部件。附圖不必按比例，而是通常將重點(diǎn)放在圖示本發(fā)明原理上。在以下的描述中，參考下列附圖描述各方面，其中:
[0005]圖1示出了根據(jù)實(shí)施例的半導(dǎo)體芯片。
[0006]圖2示出了 HC-TIE填料單元。
[0007]圖3示出了 TIE-1單元和TIE-O單元。
[0008]圖4示出了根據(jù)實(shí)施例的TIE單元。
[0009]圖5示出了根據(jù)實(shí)施例的集成電路。
[0010]圖6示出了根據(jù)實(shí)施例的集成電路。
[0011]圖1示出了根據(jù)實(shí)施例的TIE-MUX0R-1單元。
[0012]圖8示出了根據(jù)實(shí)施例的TIE-MUX0R-0單元。
[0013]圖9示出了根據(jù)實(shí)施例的電路。
[0014]圖10示出了根據(jù)實(shí)施例的電路。
[0015]圖11示出了根據(jù)實(shí)施例的電路以及圖示其欺騙功能的ANDNOR門和圖示其真實(shí)功能的NAND門。
[0016]圖12示出了根據(jù)實(shí)施例的XNOR電路。
【具體實(shí)施方式】
[0017]以下詳細(xì)描述參考附圖，附圖借助于例證示出其中可實(shí)踐本發(fā)明的本公開的具體細(xì)節(jié)和方面?？刹捎闷渌矫媲以诓幻撾x本發(fā)明范圍的情況下可做出結(jié)構(gòu)、邏輯和電氣改變。由于本公開的一些方面可與本公開的一個或多個其他方面組合以形成新的方面，因此本公開的各方面彼此不必排斥。
[0018]通過部署偽裝電路阻止逆向工程。但是，這些通常需要工藝技術(shù)擴(kuò)展，類似于摻雜分布改性(doping profile modificat1n)、欺騙觸點(diǎn)或者通孔和/或使明顯增加的面積和能耗成為必需。由此，對于批量產(chǎn)品來講，例如，在許可費(fèi)、硅面積或能耗方面，這些措施通常過于昂貴。
[0019]下文中，描述了半導(dǎo)體芯片，其對于半導(dǎo)體芯片的成功逆向工程而言具有增加的必要努力。下文中，術(shù)語“半導(dǎo)體芯片”與術(shù)語“集成電路”等效使用。
[0020]圖1示出了根據(jù)實(shí)施例的半導(dǎo)體芯片100。
[0021]半導(dǎo)體芯片100包括電路101，該電路101包括至少一個P溝道場效應(yīng)晶體管102，至少一個η溝道場效應(yīng)晶體管103，第一電源端子104和第二電源端子105，該第一電源端子104被配置成接收具有較高電源電勢(例如VDD)的第一電源電壓，該第二電源端子105被配置成接收具有較低電源電勢(例如VSS)的第二電源電壓。
[0022]至少一個P溝道場效應(yīng)晶體管102和至少一個η溝道場效應(yīng)晶體管103連接，以使得如果至少一個η溝道場效應(yīng)晶體管103在其柵極處被提供有較高電源電勢，則其將較低電源電勢提供到至少一個P溝道場效應(yīng)晶體管102的柵極，以及如果至少一個P溝道場效應(yīng)晶體管102在其柵極處被提供有較低電源電勢，則其將較高電源電勢提供到至少一個η溝道場效應(yīng)晶體管103的柵極。
[0023]電路101被配置成使得可僅通過改變提供至電路101的第一電源電壓和第二電源電壓中的至少一個，改變至少一個P溝道場效應(yīng)晶體管102的柵極的邏輯狀態(tài)和至少一個η溝道場效應(yīng)晶體管103的柵極的邏輯狀態(tài)。
[0024]半導(dǎo)體芯片100進(jìn)一步包括耦合至至少一個P溝道場效應(yīng)晶體管102的柵極或者至少一個η溝道場效應(yīng)晶體管103的柵極的連接106以及半導(dǎo)體芯片100的另外的部件107。
[0025]根據(jù)一個實(shí)施例，換句話說，在具有自接通的兩個交叉耦合的晶體管的半導(dǎo)體芯片上提供電路，其中，從電路輸出交叉耦合中的至少一個處的電勢并將其提供至半導(dǎo)體芯片的另外的部件?？稍诎雽?dǎo)體芯片中提供一個或多個這種電路以使得逆向工程更加困難。
[0026]可將電路100理解成免于用于改變P溝道場效應(yīng)晶體管柵極邏輯狀態(tài)的控制輸入且免于用于改變η溝道場效應(yīng)晶體管柵極邏輯狀態(tài)的控制輸入的電路，該電路100被配置成使得可僅通過改變提供至電路的第一電源電壓和第二電源電壓中的至少一個來改變至少一個P溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)和至少一個η溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)。也可將其理解為被配置成使得P溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)和η溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)不能由至電路的外部控制信號改變的電路。
[0027]根據(jù)一個實(shí)施例，換句話說，使用用于IC偽裝的TIE-Cell方法(其也稱作TIE-Cell偽裝概念或者方法)，其可被看作是基于HC-TIE填料單元的。例如可用于在兩條饋電線之間提供一定電容的這種填料單元包括交叉耦合的晶體管，例如彼此使能(即接通)的PMOS (P溝道金屬氧化物半導(dǎo)體)和nMOS (η溝道M0S)場效應(yīng)晶體管(MOS)。例如，為了在設(shè)計流程的放置和路由(Place&Route)部分期間解決路由沖突，可以使用具有“每單位面積高電容(HC) ”的填料單元以用于半定制電路實(shí)現(xiàn)。
[0028]根據(jù)一個實(shí)施例，將連接配置成將至少一個P溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)或者至少一個η溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)提供至半導(dǎo)體芯片的另外的部件。
[0029]半導(dǎo)體芯片的另外的部件例如是(邏輯)門。
[0030]半導(dǎo)體芯片的另外的部件可以是虛擬門或者是金屬填充結(jié)構(gòu)。
[0031]根據(jù)一個實(shí)施例，電路是門且包括另外的部件。
[0032]例如，另外的部件是另一個場效應(yīng)晶體管。
[0033]根據(jù)一個實(shí)施例，至少一個η溝道場效應(yīng)晶體管或者至少一個P溝道場效應(yīng)晶體管耦合在第一電源端子或者第二電源端子和其他場效應(yīng)晶體管之間。
[0034]根據(jù)一個實(shí)施例，半導(dǎo)體芯片包括耦合到至少一個P溝道場效應(yīng)晶體管柵極和半導(dǎo)體芯片的第一另外的部件的第一連接，以及耦合到至少一個η溝道場效應(yīng)晶體管柵極和半導(dǎo)體芯片的第二另外的部件的第二連接。換句話說，兩個柵極的邏輯狀態(tài)都可被轉(zhuǎn)發(fā)至半導(dǎo)體芯片的其它部件。
[0035]根據(jù)一個實(shí)施例，電路包括多個P溝道場效應(yīng)晶體管；其中P溝道場效應(yīng)晶體管和至少一個η溝道場效應(yīng)晶體管連接，使得如果至少一個η溝道場效應(yīng)晶體管在其柵極處被提供有較高電源電勢，則其將較低電源電勢提供至P溝道場效應(yīng)晶體管的柵極；并且如果P溝道場效應(yīng)晶體管在其柵極處被提供有較低電源電勢，則其將較高電源電勢提供至η溝道場效應(yīng)晶體管的柵極；其中，將該電路配置成使得可僅通過改變提供至電路的第一電源電壓和第二電源電壓中的至少一個來改變P溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)；并且半導(dǎo)體芯片還包括耦合至P溝道場效應(yīng)晶體管的柵極或者至少一個η溝道場效應(yīng)晶體管的柵極和半導(dǎo)體芯片的另外的部件的連接。換句話說，電路可包括多個例如串聯(lián)連接的P溝道晶體管。
[0036]根據(jù)一個實(shí)施例，電路包括多個η溝道場效應(yīng)晶體管；其中η溝道場效應(yīng)晶體管和至少一個P溝道場效應(yīng)晶體管連接，使得如果至少一個P溝道場效應(yīng)晶體管在其柵極處被提供有較低電源電勢，則其將較高電源電勢提供至η溝道場效應(yīng)晶體管的柵極；并且如果η溝道場效應(yīng)晶體管在其柵極處被提供有較高電源電勢，則其將較低電源電勢提供至至少一個P溝道場效應(yīng)晶體管的柵極；其中將電路配置成使得可僅通過改變提供至電路的第一電源電壓和第二電源電壓中的至少一個來改變η溝道場效應(yīng)晶體管柵極的邏輯狀態(tài)；并且半導(dǎo)體芯片還包括耦合到η溝道場效應(yīng)晶體管的柵極或者至少一個P溝道場效應(yīng)晶體管的柵極和半導(dǎo)體芯片的另外的部件的連接。換句話說，電路可包括多個例如串聯(lián)連接的η溝道晶體管。
[0037]根據(jù)一個實(shí)施例，電路包括多個P溝道場效應(yīng)晶體管；多個η溝道場效應(yīng)晶體管；其中P溝道場效應(yīng)晶體管和η溝道場效應(yīng)