技術(shù)編號(hào)：6853330
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及半導(dǎo)體集成電路芯片的可靠度測(cè)試領(lǐng)域，尤其涉及一種內(nèi)建在芯片角落處的測(cè)試電路結(jié)構(gòu)，可用來(lái)評(píng)估芯片結(jié)構(gòu)的完整性。背景技術(shù) 隨著如晶體管等半導(dǎo)體元件的微小化，半導(dǎo)體集成電路的效能以及密度也大幅度的提升。當(dāng)半導(dǎo)體集成電路的制造水平達(dá)到次微米或奈米的技術(shù)等級(jí)時(shí)，電阻-電容延遲即成為電路的效能是否能進(jìn)一步提升的瓶頸。藉由降低金屬內(nèi)連結(jié)線路的線路電阻或者是降低介電層的電容都可以使電阻-電容延遲問(wèn)題改善。其中，在降低金屬內(nèi)連結(jié)線路的線路電阻方面，芯片制造業(yè)者已經(jīng)...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。