專利名稱：制造半導(dǎo)體集成電路的方法及由此制造的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造半導(dǎo)體集成電路的方法及由此制造的半導(dǎo)體集成電路，更具體涉及使用選擇性可去除隔離壁技術(shù)(selective disposable spacertechnique)制造半導(dǎo)體集成電路的方法及由此制造的半導(dǎo)體集成電路。
背景技術(shù)：
金屬氧化物半導(dǎo)體(MOS)晶體管與雙極晶體管相比較顯示出多種優(yōu)點。例如，MOS晶體管適于具有高集成度和有低功耗的低操作電壓的半導(dǎo)體集成電路(IC)。因此，大多數(shù)半導(dǎo)體IC使用MOS晶體管作為開關(guān)元件。
隨著半導(dǎo)體IC變得更高度地集成，MOS晶體管按比例縮小。結(jié)果，這種半導(dǎo)體IC的電特性和可靠性有時降低，由此引起故障。例如，增加半導(dǎo)體IC的器件集成度的企圖一般導(dǎo)致MOS晶體管柵極電極寬度的減小和其源極/漏極區(qū)的結(jié)深度的減小。在這種器件中，柵極電極和源極/漏極區(qū)的電阻增加，MOS晶體管的可靠性(例如熱載流子效應(yīng)和短溝道效應(yīng))和電特性(例如信號延遲時間)會被降低。為了解決這些問題，自對準(zhǔn)硅化物(SALICIDEself-aligned silicide)技術(shù)和輕摻雜漏極(LDD)結(jié)構(gòu)已廣泛用于MOS晶體管的制造。柵極隔離壁(spacer)一般形成在柵極電極的側(cè)壁上，以便實現(xiàn)LDD型源極/漏極結(jié)構(gòu)和SALICIDE技術(shù)。
Jun等的題為″Embedded memory logic device using self-aligned silicideand manufacturing method therefore″的美國專利第6,043,537號教導(dǎo)了具有柵極隔離壁的半導(dǎo)體IC的制造技術(shù)。
根據(jù)美國專利第6,043,537號的半導(dǎo)體器件的制造方法包括制備具有DRAM單元陣列區(qū)和外圍電路區(qū)的半導(dǎo)體襯底。在半導(dǎo)體襯底形成有源區(qū)。在DRAM單元陣列區(qū)和外圍電路區(qū)中分別形成字線和柵極電極。字線形成為延伸跨過(across)DRAM單元陣列區(qū)中的有源區(qū)，并形成延伸跨過外圍電路區(qū)中的有源區(qū)的柵極電極。然后使用字線和柵極電極作為離子注入掩模將雜質(zhì)離子注入有源區(qū)，由此形成低濃度源極/漏極區(qū)。結(jié)果，在DRAM單元陣列區(qū)中的各個有源區(qū)形成第一和第二低濃度源極區(qū)以及公共的低濃度漏極區(qū)。第一和第二低濃度源極區(qū)對應(yīng)于DRAM單元的存儲節(jié)點的結(jié)。
在具有低濃度源極/漏極區(qū)的半導(dǎo)體襯底的整個表面上形成保形的隔離壁層(conformal spacer layer)。在隔離壁層上形成光致抗蝕劑圖形。光致抗蝕劑圖形形成在第一和第二低濃度源極區(qū)上。使用光致抗蝕劑圖形作為蝕刻掩模各向異性地蝕刻隔離壁層。由此，在字線和柵極電極的側(cè)壁上形成隔離壁。但是，由于光致抗蝕劑圖形，在第一和第二低濃度源極區(qū)上的保形隔離壁層不被各向異性地蝕刻。因此，在第一和第二低濃度源極區(qū)上形成作為自對準(zhǔn)硅化物阻擋圖形(salicide blocking pattern)的隔離壁層圖形。在除去光致抗蝕劑圖形之后，使用字線、柵極電極、隔離壁和自對準(zhǔn)硅化物阻擋圖形作為離子注入掩模將雜質(zhì)離子注入有源區(qū)，由此形成高濃度源極/漏極區(qū)。結(jié)果，在外圍電路區(qū)的有源區(qū)中形成LDD型源極/漏極區(qū)，且在DRAM單元陣列區(qū)的有源區(qū)中形成LDD型共漏極區(qū)。
隨后，在具有LDD型源極/漏極區(qū)的半導(dǎo)體襯底的整個表面上形成金屬層，退火該金屬層以形成金屬硅化物層。結(jié)果，在外圍電路區(qū)中的字線、共漏極區(qū)、柵極電極、以及源極/漏極區(qū)上選擇性地形成金屬硅化物層。換句話說，金屬硅化物層不形成在存儲節(jié)點上，即第一和第二低濃度源極區(qū)。
最終，根據(jù)美國專利第6,043,537號，可以減小流過存儲節(jié)點的結(jié)的漏電流。
此外，隔離壁被廣泛用于自對準(zhǔn)接觸孔的制造。在此情況下，隔離壁由相對于常規(guī)層間絕緣層具有蝕刻選擇性的絕緣層(例如氮化硅層)形成。
但是，如果互連線如字線之間的間隔減小，那么因為隔離壁的存在，由自對準(zhǔn)接觸孔露出的源極/漏極區(qū)的實際面積大大減小。

發(fā)明內(nèi)容
其中，本發(fā)明提供一種使用選擇性可去除隔離壁技術(shù)制造半導(dǎo)體集成電路的方法和由此制造的半導(dǎo)體集成電路。
在本發(fā)明的一個實施例中，制造半導(dǎo)體集成電路的方法包括在半導(dǎo)體襯底的預(yù)定區(qū)域形成器件隔離層，以限定第一有源區(qū)和第二有源區(qū)。多個第一柵極圖形延伸跨過第一有源區(qū)。第一柵極圖形之間的區(qū)域包括具有第一寬度的第一開口和具有大于第一寬度的第二寬度的第二開口。選擇性地除去由第一開口露出的器件隔離層?？邕^第二有源區(qū)形成第二柵極圖形。在位于第二柵極圖形兩側(cè)的第二有源區(qū)中形成低濃度源極/漏極區(qū)。在第二開口的側(cè)壁和第二柵極圖形的側(cè)壁上形成隔離壁。此外，用隔離壁同時形成填充第一開口的隔離壁層圖形。在第二有源區(qū)中形成鄰近低濃度源極/漏極區(qū)的高濃度源極/漏極區(qū)，以提供包括低濃度源極/漏極區(qū)和高濃度源極/漏極區(qū)的LDD型源極/漏極區(qū)。然后除去隔離壁，以露出第二開口和第二柵極圖形的側(cè)壁。在隔離壁的除去過程中，凹陷隔離壁層圖形(recessed spacer layer pattern)留在第一開口中。
在某些實施例中，在形成第二柵極圖形之前，可以在由第一開口露出的半導(dǎo)體襯底的表面形成具有線形結(jié)構(gòu)的第一雜質(zhì)區(qū)。然后，可以在由第二開口露出的第一有源區(qū)的表面形成具有島形結(jié)構(gòu)的第二雜質(zhì)區(qū)。可供選擇地，可以使用單步離子注入工序同時形成第一和第二雜質(zhì)區(qū)。
根據(jù)另一實施例，半導(dǎo)體集成電路包括在半導(dǎo)體襯底形成的用來限定第一和第二有源區(qū)的器件隔離層。多個第一柵極圖形延伸跨過第一有源區(qū)。第一柵極圖形之間的區(qū)域包括具有第一寬度的第一開口和具有大于第一寬度的第二寬度的第二開口。第二柵極圖形延伸跨過第二有源區(qū)。第一開口填充有凹陷隔離壁層圖形。在位于第二柵極圖形兩側(cè)的第二有源區(qū)中形成LDD型源極/漏極區(qū)。
在某些實施例中，具有線形結(jié)構(gòu)的第一雜質(zhì)區(qū)可以布置在第一開口下面的半導(dǎo)體襯底表面。同樣，具有島形結(jié)構(gòu)的第二雜質(zhì)區(qū)可以布置在第二開口下面的第一有源區(qū)表面。結(jié)果，第一雜質(zhì)區(qū)由凹陷隔離壁層圖形覆蓋。
根據(jù)一個實施例，制造快閃存儲器件的方法包括提供具有單元陣列區(qū)和外圍電路區(qū)的半導(dǎo)體襯底。在半導(dǎo)體襯底的預(yù)定區(qū)域形成器件隔離層，以分別在單元陣列區(qū)和外圍電路區(qū)中限定單元有源區(qū)和外圍電路有源區(qū)。然后在單元陣列區(qū)和外圍電路區(qū)中分別形成層疊柵極層(stacked gate layer)和外圍電路柵極層。構(gòu)圖層疊的柵極層以形成延伸跨過單元有源區(qū)的多個層疊柵極圖形。層疊柵極圖形之間的區(qū)域包括具有第一寬度的第一開口和具有大于第一寬度的第二寬度的第二開口。選擇性地除去由第一開口露出的器件隔離層。構(gòu)圖外圍電路柵極層，以形成延伸跨過外圍電路有源區(qū)的外圍電路柵極電極。使用外圍電路柵極電極作為離子注入掩模將雜質(zhì)離子注入外圍電路有源區(qū)。結(jié)果，在外圍電路有源區(qū)形成低濃度源極/漏極區(qū)。在第二開口的側(cè)壁和外圍電路柵極電極的側(cè)壁上形成隔離壁。用隔離壁同時形成填充第一開口的隔離壁層圖形。使用外圍電路柵極電極和外圍電路柵極電極的側(cè)壁上的隔離壁作為離子注入掩模，在外圍電路有源區(qū)形成高濃度源極/漏極區(qū)，以提供包括低濃度源極/漏極區(qū)和高濃度源極/漏極區(qū)的LDD型源極/漏極區(qū)。除去隔離壁，露出第二開口和外圍電路柵極電極的側(cè)壁。在隔離壁的除去過程中，凹陷隔離壁層圖形留在第一開口中。
在某些實施例中，在形成外圍電路柵極電極之前，可以在由第一開口露出的半導(dǎo)體襯底的表面和由第二開口露出的單元有源區(qū)的表面分別形成線形公共源極區(qū)和島形漏極區(qū)。結(jié)果，公共源極區(qū)由隔離壁層圖形覆蓋。
根據(jù)另一實施例，該快閃存儲器件包括具有單元陣列區(qū)和外圍電路區(qū)的半導(dǎo)體襯底。在半導(dǎo)體襯底的預(yù)定區(qū)域形成的器件隔離層。器件隔離層分別在單元陣列區(qū)和外圍電路區(qū)中限定單元有源區(qū)和外圍電路有源區(qū)。多個層疊柵極圖形延伸跨過單元有源區(qū)。層疊柵極圖形之間的區(qū)域包括具有第一寬度的第一開口和具有大于第一寬度的第二寬度的第二開口。外圍電路柵極電極延伸跨過外圍電路有源區(qū)。第一開口填充有凹陷隔離壁層圖形。LDD型源極/漏極區(qū)布置在位于外圍電路柵極電極兩側(cè)的外圍電路有源區(qū)中。
根據(jù)另一實施例，可以在第一開口下面的半導(dǎo)體襯底表面布置線形公共源極區(qū)。同樣，可以在第二開口下面的單元有源區(qū)表面布置島形漏極區(qū)。結(jié)果，公共源極區(qū)由凹陷隔離壁層圖形覆蓋。


根據(jù)下面結(jié)合附圖的詳細描述，本領(lǐng)域技術(shù)人員將容易明白本發(fā)明的示例性實施例，其中相同的附圖標(biāo)記指示相同的元件，且其中圖1是說明根據(jù)本發(fā)明的半導(dǎo)體集成電路的俯視圖；圖2A至14A是沿圖1的線I-I′截取的剖面圖，說明根據(jù)本發(fā)明的一實施例的半導(dǎo)體集成電路的制造方法；圖2B至14B是沿圖1的線II-II′截取的剖面圖，說明根據(jù)本發(fā)明的一實施例的半導(dǎo)體集成電路的制造方法；
圖2C至14C是沿圖1的線III-III′截取的剖面圖，說明根據(jù)本發(fā)明的一實施例的半導(dǎo)體集成電路的制造方法；以及圖2D至14D是沿圖1的線IV-IV′截取的剖面圖，說明根據(jù)本發(fā)明的一實施例的半導(dǎo)體集成電路的制造方法。
具體實施例方式
下面參考附圖結(jié)合NOR型快閃存儲器件更完全地描述本發(fā)明，其中示出了本發(fā)明的優(yōu)選實施例。但是，本發(fā)明可以以不同的形式體現(xiàn)，不應(yīng)該認(rèn)為限于在此闡述的實施例。相反，提供這些實施例以便本公開是徹底的和完整的，并將本發(fā)明的范圍完全傳達給本領(lǐng)域的技術(shù)人員。例如，在本發(fā)明的精神和范圍之內(nèi)，本發(fā)明可以應(yīng)用于NAND型快閃存儲器件。附圖中，為了清楚放大了層的厚度和區(qū)域。在整個說明書中相同的附圖標(biāo)記指相同的元件。
圖1是根據(jù)本發(fā)明一實施例的NOR快閃存儲器件的俯視圖，圖14A、14B、14C和14D分別是沿圖1的線I-I′、II-II′、III-III′和IV-IV′截取的剖面圖。
參考圖1、14A、14B、14C和14D，半導(dǎo)體襯底1具有單元陣列區(qū)A和圍繞單元陣列區(qū)A的外圍電路區(qū)B。外圍電路區(qū)B可以對應(yīng)于高壓MOS晶體管區(qū)或低壓MOS晶體管區(qū)。在此實施例中，為簡單起見，假定外圍電路區(qū)B是NMOS晶體管區(qū)。器件隔離層位于半導(dǎo)體襯底1的預(yù)定區(qū)。器件隔離層分別在單元陣列區(qū)A和外圍電路區(qū)B中限定第一和第二有源區(qū)。
更詳細地，器件隔離層分別在單元陣列區(qū)A和外圍電路區(qū)B中限定單元有源區(qū)37c(圖1)和外圍電路有源區(qū)37p(圖1)。優(yōu)選地，器件隔離層包括在單元陣列區(qū)A中形成的單元器件隔離層39b(圖14A)和在外圍電路區(qū)B中形成的外圍電路器件隔離層39a(圖14A)。在此情況下，單元器件隔離層39b優(yōu)選比外圍電路器件隔離層39a薄。
如圖1和14c所示，多個第一柵極圖形52a，例如多個層疊柵極圖形延伸跨過(across)單元有源區(qū)37c。每個層疊柵極圖形52a包括順序?qū)盈B的隧道絕緣層圖形如隧道氧化物層圖形19a、浮置柵極FG、柵間介質(zhì)層47和控制柵極電極CG?？刂茤艠O電極CG延伸跨過單元有源區(qū)37c和單元有源區(qū)37c之間的單元器件隔離層39b。而且，浮置柵極FG位于控制柵極電極CG和單元有源區(qū)37c之間。每個控制柵極電極CG可以包括順序?qū)盈B的第一和第二控制柵極電極49c和51c，每個浮置柵極FG可以包括順序?qū)盈B的下浮置柵極21f和上浮置柵極41f。
另一方面，如圖1所示，在層疊柵極圖形52a之間的區(qū)域限定有具有第一寬度S1的第一間隔和具有大于第一寬度S1的第二寬度S2的第二間隔。
參考圖14A，第一間隔填充有凹陷隔離壁層圖形65a。在凹陷隔離壁層圖形65a之下的半導(dǎo)體襯底表面形成具有線形形狀的第一雜質(zhì)區(qū)55，例如公共源極區(qū)。結(jié)果，公共源極區(qū)55由凹陷隔離壁層圖形65a覆蓋。在此情況下，如圖14B所示，凹陷隔離壁層圖形65a也填充其中除去了單元有源區(qū)37c之間的單元器件隔離層的區(qū)域。此外，在第二間隔之下的單元有源區(qū)37c的表面形成具有島形形狀的第二雜質(zhì)區(qū)57，例如漏極區(qū)。
參考圖1，外圍電路柵極電極G延伸跨過外圍電路有源區(qū)37p。同樣，如圖12A所示，外圍電路柵極電極G包括順序?qū)盈B的下柵極電極15h、第一上柵極電極41h和第二上柵極電極51h。柵極絕緣層11b布置在外圍電路柵極電極G和外圍電路有源區(qū)37p之間。柵極絕緣層11b可以是高壓柵極絕緣層或低壓柵極絕緣層。
在外圍電路有源區(qū)37p形成LDD型源極/漏極區(qū)。在外圍電路柵極電極G的兩側(cè)形成LDD型源極/漏極區(qū)。每個LDD型源極/漏極區(qū)包括鄰近外圍電路柵極電極G的低濃度源極/漏極區(qū)61和鄰近低濃度源極/漏極區(qū)61的高濃度源極/漏極區(qū)69。
可以在凹陷隔離壁層圖形65a和公共源極區(qū)55之間插入應(yīng)力緩沖氧化物層63。應(yīng)力緩沖氧化物層63優(yōu)選覆蓋層疊柵極圖形52a、漏極區(qū)57、器件隔離層39a和39b、LDD型源極/漏極區(qū)、以及外圍電路柵極電極G。應(yīng)力緩沖氧化物層63減輕施加到凹陷隔離壁層圖形65a的物理應(yīng)力。
而且，具有凹陷隔離壁層圖形65a的半導(dǎo)體襯底的表面由保形的蝕刻停止層71(圖14A)覆蓋。保形的蝕刻停止層71覆有層間絕緣層73。優(yōu)選地，保形的蝕刻停止層71是相對于層間絕緣層73具有蝕刻選擇性的絕緣層。例如，蝕刻停止層71可以是氮化硅層。在此情況下，應(yīng)力緩沖氧化物層63位于蝕刻停止層71和凹陷隔離壁層圖形65a之下。
由貫穿層間絕緣層73和蝕刻停止層71的第一接觸孔75露出LDD型源極/漏極區(qū)和外圍電路柵極電極G。同樣，由貫穿層間絕緣層73和蝕刻停止層71的第二接觸孔77露出漏極區(qū)57。可以在漏極區(qū)57內(nèi)附加地形成插塞離子注入?yún)^(qū)(plug ion implantation region)78。插塞離子注入?yún)^(qū)78與第二接觸孔77自對準(zhǔn)。第一和第二接觸孔75和77分別填有第一和第二接觸插塞79a和79b。在層間絕緣層73上布置覆蓋第一和第二接觸插塞79a和79b的金屬互連線81a和81b。
下面將描述制造根據(jù)本發(fā)明的實施例的快閃存儲器件的方法。
圖2A至14A是沿圖1的線I-I′截取的剖面圖，圖2B至14B是沿圖1的線II-II′截取的剖面圖。同樣，圖2C至14C是沿圖1的線III-III′截取的剖面圖，圖2D至14D是沿圖1的線IV-IV′截取的剖面圖。
參考圖1、2A、2B、2C和2D，準(zhǔn)備半導(dǎo)體襯底1如P型硅晶片。半導(dǎo)體襯底1包括單元陣列區(qū)A和外圍電路區(qū)B。外圍電路區(qū)B可以是高壓MOS晶體管區(qū)或低壓MOS晶體管區(qū)。在該實施例中，為簡單起見，假定外圍電路區(qū)B是NMOS晶體管區(qū)。在半導(dǎo)體襯底1上順序形成柵極絕緣層11和下柵極導(dǎo)電層15。下柵極導(dǎo)電層15可以是摻雜多晶硅層。構(gòu)圖下柵極導(dǎo)電層15和柵極絕緣層11以露出單元陣列區(qū)A中的半導(dǎo)體襯底1。在露出的半導(dǎo)體襯底1上順序形成隧道絕緣層19和下浮置柵極層21。隧道絕緣層19可以包括熱氧化物層。下浮置柵極層21可以包括摻雜多晶硅層。
參考圖1、3A、3B、3C和3D，在具有下浮置柵極層21和下柵極導(dǎo)電層15的半導(dǎo)體襯底1的表面上順序形成拋光停止層和硬掩模層。拋光停止層和硬掩模層優(yōu)選分別由氮化硅層和化學(xué)氣相沉積(CVD)氧化物層形成。在形成拋光停止層之前可以附加地形成緩沖氧化物層。緩沖氧化物層用作減輕源于拋光停止層的物理應(yīng)力的應(yīng)力緩沖層。
如3A所示，構(gòu)圖硬掩模層、拋光停止層、緩沖氧化物層、下浮置柵極層21、下柵極導(dǎo)電層、隧道氧化物層19以及柵極絕緣層11，以在單元陣列區(qū)A和外圍電路區(qū)B分別形成第一和第二溝槽掩模圖形33a和33b。結(jié)果，每個第一溝槽掩模圖形33a包括順序?qū)盈B的隧道絕緣層圖形如隧道氧化物層圖形19a、下浮置柵極圖形21a、緩沖氧化物層圖形27a、拋光停止層圖形29a以及硬掩模圖形31a，第二溝槽掩模圖形33b包括順序?qū)盈B的柵極絕緣層圖形11b、下柵極導(dǎo)電層圖形15b、緩沖氧化物層圖形27b、拋光停止層圖形29b、以及硬掩模圖形31b。
參考圖1、4A、4B、4C和4D，形成覆蓋單元陣列區(qū)A的光致抗蝕劑圖形35。使用光致抗蝕劑圖形35和第二溝槽掩模圖形33b作為蝕刻掩模，蝕刻半導(dǎo)體襯底1，由此在外圍電路B中形成初步的外圍電路溝槽區(qū)37a。然后除去光致抗蝕劑圖形35。
參考圖1、5A、5B、5C和5D，使用第一和第二溝槽掩模圖形33a和33b作為蝕刻掩模再一次蝕刻半導(dǎo)體襯底1。結(jié)果，在外圍電路區(qū)B中形成比初步的外圍電路溝槽區(qū)37a更深的外圍電路溝槽區(qū)37a′，且在單元陣列區(qū)A中形成比外圍電路溝槽區(qū)37a′更淺的單元溝槽區(qū)37b。單元溝槽區(qū)37b限定單元陣列區(qū)A中的單元有源區(qū)37c，外圍電路溝槽區(qū)37a′限定外圍電路區(qū)B中的外圍電路有源區(qū)37p。
外圍電路溝槽區(qū)37a′優(yōu)選形成為具有足夠的深度，該深度適合于提高將在后續(xù)工序中形成的外圍電路MOS晶體管的器件隔離性能。相反，單元溝槽區(qū)37b應(yīng)該具有適于將在后續(xù)工序中形成的公共源極區(qū)的形成的淺深度。結(jié)果，優(yōu)選的是，外圍電路溝槽區(qū)37a′比單元溝槽區(qū)37b更深。
但是，可以使用單個步驟的蝕刻工藝形成溝槽區(qū)37a′和37b，而不使用圖4A、4B、4C和4D所示的光致抗蝕劑圖形35。在此情況下，單元溝槽區(qū)37b具有與外圍電路溝槽區(qū)37a′同樣的深度。
參考圖1、6A、6B、6C和6D，使用傳統(tǒng)方法在單元溝槽區(qū)37b和外圍電路溝槽區(qū)37a′中分別形成單元器件隔離層39b和外圍電路器件隔離層39a。在形成器件隔離層39a和39b的過程中除去硬掩模圖形31a和31b，由此露出拋光停止層圖形29a和29b。優(yōu)選地，器件隔離層39a和39b如圖6A、6B、6C和6D所示那樣凹陷，以具有與下浮置柵極圖形21a的頂面基本上相同的高度。
參考圖1、7A、7B、7C和7D，除去拋光停止層圖形29a和29b以及緩沖氧化物層圖形27a和27b，以露出下浮置柵極圖形21a和下柵極導(dǎo)電層圖形15b。在除去了拋光停止層圖形29a和29b以及緩沖氧化物層圖形27a和27b的半導(dǎo)體襯底1上形成第一導(dǎo)電層。該第二導(dǎo)電層優(yōu)選可以包括摻雜多晶硅層。構(gòu)圖該第二導(dǎo)電層，以形成覆蓋下浮置柵極圖形21a的上浮置柵極圖形41a并同時形成覆蓋外圍電路區(qū)B的第一上柵極導(dǎo)電層41b。上浮置柵極圖形41a優(yōu)選形成得比下浮置柵極圖形21a寬。
隨后，在具有上浮置柵極圖形41a和第一上柵極導(dǎo)電層41b的半導(dǎo)體襯底上順序形成柵間介質(zhì)層(inter-gate dielectric layer)47和第二導(dǎo)電層49。第二導(dǎo)電層49可以包括摻雜多晶硅層。
參考圖1、8A、8B、8C和8D，構(gòu)圖第二導(dǎo)電層49和柵間介質(zhì)層47，以露出外圍電路區(qū)B中的第一上柵極導(dǎo)電層41b。結(jié)果，在單元陣列區(qū)A中形成第一控制柵極導(dǎo)電層49a，柵間介質(zhì)層47保留在第一控制柵極導(dǎo)電層49a之下。在具有第一控制柵極導(dǎo)電層49a的半導(dǎo)體襯底上形成第三導(dǎo)電層51。第三導(dǎo)電層51優(yōu)選包括具有比摻雜多晶硅層更低的電阻率的材料層。例如，第三導(dǎo)電層51可以由金屬硅化物層如硅化鎢層形成。單元陣列區(qū)A上的第三導(dǎo)電層51對應(yīng)于第二控制柵極導(dǎo)電層，外圍電路區(qū)B上的第三導(dǎo)電層51對應(yīng)于第二上柵極導(dǎo)電層。為簡單起見，省略用于形成第三導(dǎo)電層51的工序。
在單元陣列區(qū)A中，下浮置柵極圖形21a、上浮置柵極圖形41a、柵間介質(zhì)層47、第一控制柵極導(dǎo)電層49a和第二控制柵極導(dǎo)電層51構(gòu)成層疊柵極層。同樣，在外圍電路區(qū)B中，第一和第二上柵極導(dǎo)電層41b和51以及下柵極導(dǎo)電層圖形15b構(gòu)成外圍電路柵極層。
參考圖1、9A、9B、9C和9D，構(gòu)圖層疊柵極層以形成多個第一柵極圖形52a，例如延伸跨過單元陣列區(qū)A中的單元有源區(qū)37c的層疊柵極圖形。結(jié)果，每個層疊柵極圖形52a包括順序?qū)盈B的隧道絕緣層如隧道氧化物層圖形19a、浮置柵極FG、柵間介質(zhì)層47和控制柵極電極CG。
如圖1所示，在控制柵極電極CG和單元有源區(qū)37c的交點處形成浮置柵極FG。換句話說，浮置柵極FG布置在控制柵極電極CG和單元有源區(qū)37c之間。相反，控制柵極電極CG延伸跨過單元有源區(qū)37c以及單元有源區(qū)37c之間的單元器件隔離層39b。每個浮置柵極FG包括順序?qū)盈B的下浮置柵極21f和上浮置柵極41f，每個控制柵極電極CG包括順序?qū)盈B的第一控制柵極電極49c和第二控制柵極電極51c。
層疊柵極圖形52a之間的區(qū)域包括第一間隔SO和第二間隔DO。第一間隔SO具有第一寬度S1，第二間隔DO具有大于第一寬度S1的第二寬度S2。在具有層疊柵極圖形52a的半導(dǎo)體襯底上形成光致抗蝕劑圖形53。形成光致抗蝕劑圖形53以覆蓋第二間隔DO以及外圍電路區(qū)B。換句話說，形成光致抗蝕劑圖形53以選擇性地露出第一間隔SO。
參考圖1、10A、10B、10C和10D，使用光致抗蝕劑圖形53作為蝕刻掩模，選擇性地蝕刻單元器件隔離層39b。結(jié)果，如圖10B所示，在第一間隔SO中的單元有源區(qū)37c之間再一次形成單元溝槽區(qū)37b。亦即，第一間隔SO的底面在橫過單元有源區(qū)37c的方向上顯示出不平坦和臺階狀輪廓。
使用光致抗蝕劑圖形53作為離子注入掩模，將N型雜質(zhì)離子注入半導(dǎo)體襯底。結(jié)果，在由第一間隔SO露出的半導(dǎo)體襯底的表面形成具有線形形狀的第一雜質(zhì)區(qū)55，例如公共源極區(qū)。在此情況下，優(yōu)選使用傾斜離子注入工藝執(zhí)行離子注入工序，以減小在第一間隔SO中的單元溝槽區(qū)的側(cè)壁形成的公共源極區(qū)55的電阻。此外，溝槽區(qū)37b優(yōu)選是淺的，以減小公共源極區(qū)55的電阻，如圖9A至9D所示。
隨后，在除去光致抗蝕劑圖形53之后，使用層疊柵極圖形52a、上柵極導(dǎo)電層41b和51b、以及單元器件隔離層39b作為離子注入掩模將N型雜質(zhì)離子選擇性地注入第一和第二間隔SO和DO。結(jié)果，在由第二間隔DO露出的單元有源區(qū)37c的表面形成島形的第二雜質(zhì)區(qū)57，例如漏極區(qū)。在用于形成漏極區(qū)57的離子注入工藝過程中，N型雜質(zhì)離子額外地注入公共源極區(qū)55中。因此，進一步提高公共源極區(qū)55的雜質(zhì)濃度以減小公共源極區(qū)55的電阻。
在除去光致抗蝕劑圖形53之前，可以省略用于形成公共源極區(qū)55的離子注入工序。在此情況下，僅使用單步離子注入工序同時形成公共源極區(qū)55和漏極區(qū)57。
參考圖1、11A、11B、11C和11D，構(gòu)圖外圍電路柵極層以在外圍電路區(qū)B中形成第二柵極圖形G，例如外圍電路柵極電極。外圍電路柵極電極G延伸跨過外圍電路有源區(qū)37p。外圍電路柵極電極G包括順序?qū)盈B的下柵極電極15h、第一上柵極電極41h和第二上柵極電極51h。
使用層疊柵極圖形52a、外圍電路柵極電極G、以及器件隔離層39a和39b作為離子注入掩模，以1×1012原子/cm2至1×1014原子/cm2的低劑量將N型雜質(zhì)離子59注入有源區(qū)37c和37p中。結(jié)果，在外圍電路有源區(qū)37p形成低濃度源極/漏極區(qū)61。
參考圖1、12A、12B、12C和12D，在具有低濃度源極/漏極區(qū)61的半導(dǎo)體襯底上形成隔離壁層。隔離壁層可以包括相對于氧化硅層具有蝕刻選擇性的絕緣層。例如，隔離壁層可以包括氮化硅層。同樣，隔離壁層形成至大于第一寬度S1的一半和小于第二寬度S2的一半的厚度。因此，第一間隔SO填充有隔離壁層。在形成隔離壁層之前，優(yōu)選在具有低濃度源極/漏極區(qū)61的半導(dǎo)體襯底1上形成應(yīng)力緩沖氧化物層63。形成應(yīng)力緩沖氧化物層63，以便減輕施加到隔離壁層的應(yīng)力。應(yīng)力緩沖氧化物層63可以由CVD氧化物層如中溫氧化物(MTO)層形成。而且，應(yīng)力緩沖氧化物層63優(yōu)選形成至約200埃的薄厚度。
如圖12所示，各向異性蝕刻隔離壁層，以在第二間隔DO的側(cè)壁和外圍電路柵極電極G的側(cè)壁上形成隔離壁65。在此情況下，第一間隔SO仍然填充有各向異性蝕刻過的隔離壁層圖形65′。換句話說，即使在形成隔離壁65之后，公共源極區(qū)55上的應(yīng)力緩沖氧化物層63仍然由隔離壁層圖形65′覆蓋。另一方面，在形成隔離壁65之后，露出漏極區(qū)57和低濃度源極/漏極區(qū)61上的應(yīng)力緩沖氧化物層63。
如果隔離壁層被過蝕刻，那么漏極區(qū)57和低濃度源極/漏極區(qū)61可能被露出。然而，在公共源極區(qū)55上的隔離壁層圖形65′具有與隔離壁65不同的結(jié)構(gòu)且不容易被除去。
然后形成覆蓋單元陣列區(qū)A的光致抗蝕劑圖形67。使用光致抗蝕劑圖形67、外圍電路柵極電極G、隔離壁65和外圍電路器件隔離層39a作為離子注入掩模，以1×1015原子/cm2至5×1015原子/cm2的高劑量將N型雜質(zhì)離子注入外圍電路有源區(qū)37p中，由此形成鄰近低濃度源極/漏極區(qū)61的高濃度源極/漏極區(qū)69。結(jié)果，在外圍電路區(qū)B中形成包括低濃度源極/漏極區(qū)61和高濃度源極/漏極區(qū)69的LDD型源極/漏極區(qū)。每個第二間隔DO具有第三寬度S3，該第三寬度S3因為隔離壁65而小于第二寬度(圖14A和1的S2)的。
參考圖1、13A、13B、13C以及13D，除去光致抗蝕劑圖形67。一般，隔離壁65用于如上所述的LDD型源極/漏極區(qū)的形成。因此，優(yōu)選的是，形成LDD型源極/漏極區(qū)之后除去隔離壁65。這是因為在后續(xù)工藝步驟中隔離壁65會引起問題。例如，當(dāng)存在隔離壁65時，存在對將在后續(xù)工序中形成以露出漏極區(qū)57和LDD型源極/漏極區(qū)的接觸孔的寬度增加的限制。相反，優(yōu)選的是不除去第一間隔SO中的隔離壁層圖形65′。這是因為當(dāng)除去隔離壁層圖形65′時，第一間隔SO的長寬比大大地增加，從而在后續(xù)工序中形成層間絕緣層的過程中在第一間隔SO中產(chǎn)生孔隙(void)。在快閃存儲器單元中，這些孔隙會引起不穩(wěn)定的電特性。
結(jié)果，優(yōu)選的是使用濕蝕刻工藝除去隔離壁65?？梢允褂昧姿?H3PO4)來執(zhí)行濕蝕刻工藝。在濕蝕刻工藝過程中不應(yīng)該除去隔離壁層圖形65′。因此，濕蝕刻工序應(yīng)該執(zhí)行適當(dāng)?shù)某掷m(xù)時間。結(jié)果，在第一間隔SO中留下凹陷隔離壁層圖形65a。
優(yōu)選地，在具有凹陷隔離壁層圖形65a的半導(dǎo)體襯底1上形成蝕刻停止層71。蝕刻停止層71形成至小于隔離壁65的寬度的厚度。因此，第二間隔DO具有大于第三寬度S3的第四寬度S4。蝕刻停止層71可以由相對于傳統(tǒng)層間絕緣層具有蝕刻選擇性的絕緣層形成。例如，蝕刻停止層71可以包括氮化硅層。在蝕刻停止層71上形成層間絕緣層73。在此情況下，因為凹陷隔離壁層圖形65a的存在，可以防止在第一間隔SO中形成孔隙。
參考圖1、14A、14B、14C和14D，構(gòu)圖層間絕緣層73、蝕刻停止層71和應(yīng)力緩沖氧化物層63，以形成露出外圍電路區(qū)B中的LDD型源極/漏極區(qū)的第一接觸孔75。在形成第一接觸孔75的過程中，外圍電路柵極電極G也可以被露出。然后，再次構(gòu)圖層間絕緣層73、蝕刻停止層71和應(yīng)力緩沖氧化物層63以形成露出漏極區(qū)57的第二接觸孔77。隔離壁65的除去可以導(dǎo)致第一和第二接觸孔75和77的寬度最大化。結(jié)果，可以減小接觸電阻。
而且，N型雜質(zhì)離子可以通過第二接觸孔77額外地注入漏極區(qū)57中。結(jié)果，在漏極區(qū)57中形成與第二接觸孔77自對準(zhǔn)的插塞離子注入?yún)^(qū)78。插塞離子注入?yún)^(qū)78導(dǎo)致漏極區(qū)57的接觸電阻減小和防止在漏極區(qū)57中出現(xiàn)結(jié)尖峰(junction spiking)現(xiàn)象。
可供選擇地，可以使用單步蝕刻工藝同時形成第一接觸孔75和第二接觸孔77。
隨后，使用傳統(tǒng)方法在第一和第二接觸孔75和77中分別形成第一和第二接觸插塞79a和79b。接觸插塞79a和79b由鎢層形成。
在層間絕緣層73上形成金屬層如鋁層。構(gòu)圖金屬層，以在外圍電路區(qū)B和單元陣列區(qū)A中分別形成第一金屬互連線81a和第二金屬互連線81b。第二金屬互連線81b延伸跨過控制柵極電極CG并用作快閃存儲單元的位線。位線81b通過第二接觸插塞79b電連接到漏極區(qū)57。可以使用采用金屬層如銅層的傳統(tǒng)鑲嵌工藝(damascene process)形成第一和第二金屬互連線81a和81b。
根據(jù)如上所述的本發(fā)明，層疊柵極圖形之間的區(qū)域的窄間隔填有凹陷隔離壁層圖形，但是在外圍電路區(qū)形成LDD型源極/漏極區(qū)之后，除去在層疊柵極圖形和外圍電路柵極電極的側(cè)壁上形成的隔離壁。由此，可以最大化露出源極/漏極區(qū)的接觸孔的寬度，且可以防止在窄間隔中形成孔隙。結(jié)果，可以實現(xiàn)可靠的且高度集成的快閃存儲器件。
盡管參考其示例性實施例已經(jīng)具體展示和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)明白在不脫離本發(fā)明的精神和范圍的情況下，可以在形式上和細節(jié)上進行上述及其他改變。
權(quán)利要求
1.一種制造半導(dǎo)體集成電路的方法，所述方法包括a)在半導(dǎo)體襯底形成器件隔離層，以限定第一和第二有源區(qū)；b)形成跨過該第一有源區(qū)延伸的多個第一柵極圖形，該第一柵極圖形之間的區(qū)域包括具有第一寬度的第一間隔和具有大于該第一寬度的第二寬度的第二間隔；c)選擇性地除去由該第一間隔露出的該器件隔離層；d)在由該第一間隔露出的該半導(dǎo)體襯底的表面和由該第二間隔露出的該第一有源區(qū)分別形成線形第一雜質(zhì)區(qū)和島形第二雜質(zhì)區(qū)；e)形成跨過該第二有源區(qū)延伸的第二柵極圖形；f)在位于該第二柵極圖形的兩側(cè)的該第二有源區(qū)形成低濃度源極/漏極區(qū)，以提供LDD型源極/漏極區(qū)；g)在該第二間隔的側(cè)壁和該第二柵極圖形的側(cè)壁上形成隔離壁，并形成填充該第一間隔的隔離壁層圖形；h)在該第二有源區(qū)形成鄰近該低濃度源極/漏極區(qū)的高濃度源極/漏極區(qū)；i)除去所述隔離壁，露出該第二間隔和該第二柵極圖形的側(cè)壁，并在該第一間隔中留下凹陷隔離壁層圖形；以及j)在具有該凹陷隔離壁層圖形的該半導(dǎo)體襯底上形成保形的蝕刻停止層。
2.如權(quán)利要求1的方法，其中該第一有源區(qū)限定在該半導(dǎo)體襯底的第一區(qū)，且該第二有源區(qū)限定在該半導(dǎo)體襯底的第二區(qū)。
3.如權(quán)利要求1的方法，其中使用溝槽隔離技術(shù)形成該器件隔離層。
4.如權(quán)利要求1的方法，其中選擇性地除去由該第一間隔露出的該器件隔離層包括a)形成露出該第一間隔的光致抗蝕劑圖形；以及b)使用該光致抗蝕劑圖形作為蝕刻掩模來蝕刻該器件隔離層，直到露出接觸該第一間隔中的該器件隔離層的該半導(dǎo)體襯底為止。
5.如權(quán)利要求4的方法，其中形成該第一和第二雜質(zhì)區(qū)包括a)使用該光致抗蝕劑圖形作為離子注入掩模，將第一雜質(zhì)離子注入由該第一間隔露出的該半導(dǎo)體襯底內(nèi)；b)除去該光致抗蝕劑圖形；以及c)使用該第一柵極圖形和該器件隔離層作為離子注入掩模將第二雜質(zhì)離子注入由該第一間隔和該第二間隔露出的該半導(dǎo)體襯底內(nèi)。
6.如權(quán)利要求1的方法，其中形成該隔離壁和隔離壁層圖形包括a)在具有該低濃度源極/漏極區(qū)的該半導(dǎo)體襯底上形成隔離壁層，該隔離壁層形成至大于該第一寬度的一半且小于該第二寬度的一半的厚度；以及b)各向異性地蝕刻該隔離壁層，以露出該第二雜質(zhì)區(qū)和該低濃度源極/漏極區(qū)，且同時留下填充該第一間隔的被各向異性蝕刻過的隔離壁層。
7.如權(quán)利要求6的方法，其中該隔離壁層包括氮化硅。
8.如權(quán)利要求7的方法，還包括在形成該隔離壁層之前，在具有該低濃度源極/漏極區(qū)的該半導(dǎo)體襯底上形成保形的應(yīng)力緩沖氧化物層。
9.如權(quán)利要求1的方法，還包括在具有該蝕刻停止層的該半導(dǎo)體襯底上形成層間絕緣層。
10.如權(quán)利要求9的方法，其中該蝕刻停止層由相對于該層間絕緣層具有蝕刻選擇性的絕緣層形成。
11.如權(quán)利要求9的方法，還包括a)構(gòu)圖該層間絕緣層和該蝕刻停止層，以形成露出該LDD型源極/漏極區(qū)和該第二柵極圖形的第一接觸孔；b)構(gòu)圖該層間絕緣層和該蝕刻停止層，以形成露出該第二雜質(zhì)區(qū)的第二接觸孔；c)選擇性地將插塞離子注入工藝應(yīng)用于由該第二接觸孔露出的該第二雜質(zhì)區(qū)；d)形成填充該第一和第二接觸孔的接觸插塞；以及e)在該層間絕緣層上形成金屬互連線，該金屬互連線被形成為覆蓋該接觸插塞。
12.一種制造快閃存儲器件的方法，該方法包括a)提供具有單元陣列區(qū)和外圍電路區(qū)的半導(dǎo)體襯底；b)在部分該半導(dǎo)體襯底形成器件隔離層，以限定該單元陣列區(qū)中的單元有源區(qū)和該外圍電路區(qū)中的外圍電路有源區(qū)；c)在該單元陣列區(qū)上形成層疊柵極層，且在該外圍電路區(qū)上形成外圍電路柵極層；d)構(gòu)圖該層疊柵極層，以形成跨過該單元有源區(qū)延伸的多個層疊柵極圖形，該層疊柵極圖形之間的區(qū)域包括具有第一寬度的第一間隔和具有大于該第一寬度的第二寬度的第二間隔；e)選擇性地除去由該第一間隔露出的部分該器件隔離層；f)在由該第一間隔露出的該半導(dǎo)體襯底的表面和由該第二間隔露出的該單元有源區(qū)的表面分別形成線形公共源極區(qū)和島形漏極區(qū)；g)構(gòu)圖該外圍電路柵極層，以形成跨過該外圍電路有源區(qū)延伸的外圍電路柵極電極；h)使用該外圍電路柵極電極作為離子注入掩模，將雜質(zhì)離子注入到該外圍電路有源區(qū)中，從而在該外圍電路有源區(qū)形成低濃度源極/漏極區(qū)；i)形成填充該第一間隔的隔離壁層圖形、以及覆蓋該第二間隔的側(cè)壁和還有該外圍電路柵極電極的側(cè)壁的隔離壁；j)使用該外圍電路柵極電極和該外圍電路柵極電極的該側(cè)壁上的該隔離壁作為離子注入掩模，在該外圍電路有源區(qū)形成高濃度源極/漏極區(qū)，由此制備LDD型源極/漏極區(qū)；k)除去該隔離壁以露出該第二間隔的該側(cè)壁和該外圍電路柵極電極的該側(cè)壁，且同時在該第一間隔中保留凹陷隔離壁層圖形；以及l(fā))在具有該凹陷隔離壁層圖形的該半導(dǎo)體襯底上形成保形的蝕刻停止層。
13.如權(quán)利要求12的方法，其中形成該器件隔離層包括a)在該單元陣列區(qū)中的該半導(dǎo)體襯底上和該外圍電路區(qū)中的該半導(dǎo)體襯底上分別形成第一和第二溝槽掩模圖形；b)使用該第一和第二溝槽掩模圖形作為蝕刻掩模來蝕刻該半導(dǎo)體襯底，以在該單元陣列區(qū)中形成單元溝槽區(qū)，且在該外圍電路區(qū)中形成外圍電路溝槽區(qū)；以及c)在該單元溝槽區(qū)中形成單元器件隔離層和在該外圍電路溝槽區(qū)中形成外圍電路器件隔離層。
14.如權(quán)利要求13的方法，其中形成該第一和第二溝槽掩模圖形包括a)在該半導(dǎo)體襯底上順序形成柵極絕緣層和下柵極導(dǎo)電層；b)構(gòu)圖該下柵極導(dǎo)電層和該柵極絕緣層以露出該單元陣列區(qū)中的該半導(dǎo)體襯底；c)在該露出的半導(dǎo)體襯底上順序形成隧道絕緣層和下浮置柵極層；d)在具有該下浮置柵極層和該下柵極導(dǎo)電層的該半導(dǎo)體襯底上形成溝槽掩模層，該溝槽掩模層通過順序?qū)盈B拋光停止層和硬掩模層形成；以及e)構(gòu)圖該溝槽掩模層。
15.如權(quán)利要求13的方法，其中形成該單元溝槽區(qū)和該外圍電路溝槽區(qū)包括a)形成覆蓋具有該第一和第二溝槽掩模圖形的該半導(dǎo)體襯底上的該單元陣列區(qū)的光致抗蝕劑圖形；b)使用該光致抗蝕劑圖形和該第二溝槽掩模圖形作為蝕刻掩模來蝕刻該半導(dǎo)體襯底，以在該外圍電路區(qū)中形成初步的外圍電路溝槽區(qū)；c)除去該光致抗蝕劑圖形；以及d)使用該第一和第二溝槽掩模圖形作為蝕刻掩模來蝕刻該半導(dǎo)體襯底，以在該單元陣列區(qū)和該外圍電路區(qū)中分別形成具有第一深度的溝槽區(qū)和具有大于該第一深度的第二深度的另一溝槽區(qū)。
16.如權(quán)利要求14的方法，其中形成該層疊柵極層和該外圍電路柵極層包括a)除去該已構(gòu)圖的溝槽掩模層，以露出該下浮置柵極層和該下柵極導(dǎo)電層；b)形成覆蓋該露出的下浮置柵極層的上浮置柵極圖形和覆蓋該外圍電路區(qū)的第一上柵極導(dǎo)電層；以及c)在具有該上浮置柵極圖形的該單元陣列區(qū)上順序形成柵間介質(zhì)層和第一控制柵極導(dǎo)電層。
17.如權(quán)利要求16的方法，還包括在該第一控制柵極導(dǎo)電層和該第一上柵極導(dǎo)電層上形成金屬硅化物層。
18.如權(quán)利要求12的方法，其中選擇性除去由該第一間隔露出的該器件隔離層包括a)在具有該層疊柵極圖形的該半導(dǎo)體襯底上形成露出該第一間隔的光致抗蝕劑圖形；以及b)使用該光致抗蝕劑圖形作為蝕刻掩模來蝕刻該器件隔離層，以露出接觸該第一間隔中的該器件隔離層的該半導(dǎo)體襯底。
19.如權(quán)利要求18的方法，其中形成該公共源極區(qū)和該漏極區(qū)包括a)使用該光致抗蝕劑圖形作為離子注入掩模來將第一雜質(zhì)離子注入由該第一間隔露出的該半導(dǎo)體襯底中；b)除去該光致抗蝕劑圖形；以及c)使用該層疊柵極圖形和該器件隔離層作為離子注入掩模來將第二雜質(zhì)離子注入該單元陣列區(qū)中的該半導(dǎo)體襯底中。
20.如權(quán)利要求12的方法，其中形成該隔離壁和該隔離壁層圖形包括a)在具有該低濃度源極/漏極區(qū)的該半導(dǎo)體襯底上形成隔離壁層至大于該第一寬度的一半且小于該第二寬度的一半的厚度；以及b)各向異性蝕刻該隔離壁層，以露出該漏極區(qū)和該低濃度源極/漏極區(qū)以及同時留下填充該第一間隔的該被各向異性蝕刻過的隔離壁層。
21.如權(quán)利要求20的方法，其中該隔離壁層由氮化硅形成。
22.如權(quán)利要求21的方法，還包括在形成該隔離壁層之前，在具有該低濃度源極/漏極區(qū)的該半導(dǎo)體襯底上形成保形的應(yīng)力緩沖氧化物層。
23.如權(quán)利要求12的方法，還包括在該蝕刻停止層上形成層間絕緣層。
24.如權(quán)利要求23的方法，其中該蝕刻停止層由相對于該層間絕緣層具有蝕刻選擇性的絕緣層形成。
25.如權(quán)利要求23的方法，還包括a)構(gòu)圖該層間絕緣層和該蝕刻停止層，以形成露出LDD型源極/漏極區(qū)和該外圍電路柵極電極的第一接觸孔；b)構(gòu)圖該層間絕緣層和該蝕刻停止層，以形成露出該單元陣列區(qū)中的該漏極區(qū)的第二接觸孔；c)選擇性地將插塞離子注入工藝應(yīng)用于由該第二接觸孔露出的該漏極區(qū)；d)形成填充該第一和第二接觸孔的接觸插塞；以及e)在該層間絕緣層上形成金屬互連線，該金屬互連線被形成為覆蓋該接觸插塞。
26.一種半導(dǎo)體集成電路器件，包括在半導(dǎo)體襯底形成的以限定第一和第二有源區(qū)的器件隔離層；跨過該第一有源區(qū)延伸的多個第一柵極圖形，該第一柵極圖形之間的區(qū)域包括具有第一寬度的第一間隔和具有大于該第一寬度的第二寬度的第二間隔；在該第一間隔之下的該半導(dǎo)體襯底的表面形成的線形第一雜質(zhì)區(qū)；在該第二間隔之下的該第一有源區(qū)的表面形成的島形第二雜質(zhì)區(qū)；跨過該第二有源區(qū)延伸的第二柵極圖形；填充該第一雜質(zhì)區(qū)之上的該第一間隔的凹陷隔離壁層圖形；在該第二柵極圖形兩側(cè)的該第二有源區(qū)形成的LDD型源極/漏極區(qū)；以及疊在具有該凹陷隔離壁層圖形和該LDD型源極/漏極區(qū)的該半導(dǎo)體襯底上的保形的蝕刻停止層。
27.如權(quán)利要求26的半導(dǎo)體集成電路器件，還包括置于該凹陷隔離壁層圖形和該第一雜質(zhì)區(qū)之間以及該凹陷隔離壁層圖形和該第一柵極圖形之間的應(yīng)力緩沖氧化物層，其中該應(yīng)力緩沖氧化物層延伸覆蓋該第一柵極圖形的表面、該第二雜質(zhì)區(qū)的表面、該器件隔離層的表面、該第二柵極圖形的表面和該LDD型源極/漏極區(qū)的表面。
28.如權(quán)利要求26的半導(dǎo)體集成電路器件，還包括在該蝕刻停止層上形成的層間絕緣層。
29.如權(quán)利要求28的半導(dǎo)體集成電路器件，其中該蝕刻停止層為相對于該層間絕緣層具有蝕刻選擇性的絕緣層。
30.如權(quán)利要求28的半導(dǎo)體集成電路器件，還包括貫穿該層間絕緣層和該蝕刻停止層而接觸該第二雜質(zhì)區(qū)、該第二柵極圖形和該LDD型源極/漏極區(qū)的接觸插塞。
31.一種快閃存儲器件，包括具有單元陣列區(qū)和外圍電路區(qū)的半導(dǎo)體襯底；在該半導(dǎo)體襯底形成的限定該單元陣列區(qū)中的單元有源區(qū)和該外圍電路區(qū)中的外圍電路有源區(qū)的器件隔離層；跨過該單元有源區(qū)延伸的多個層疊柵極圖形，該層疊柵極圖形之間的區(qū)域包括具有第一寬度的第一間隔和具有大于該第一寬度的第二寬度的第二間隔；在該第一間隔之下的該半導(dǎo)體襯底的表面形成的線形公共源極區(qū)；在該第二間隔之下的該單元有源區(qū)的表面形成的島形漏極區(qū)；跨過該外圍電路有源區(qū)延伸的外圍電路柵極電極；填充該第一間隔且疊在該公共源極區(qū)上的凹陷隔離壁層圖形；在位于該外圍電路柵極電極兩側(cè)的該外圍電路有源區(qū)形成的LDD型源極/漏極區(qū)；以及疊在具有該凹陷隔離壁層圖形和該LDD型源極/漏極區(qū)的該半導(dǎo)體襯底上的保形的蝕刻停止層。
32.如權(quán)利要求31的快閃存儲器件，其中該器件隔離層包括在該單元陣列區(qū)中形成的單元器件隔離層和在該外圍電路區(qū)中形成的外圍電路器件隔離層，該外圍電路器件隔離層比該單元器件隔離層更深。
33.如權(quán)利要求31的快閃存儲器件，還包括位于該凹陷隔離壁層圖形和該公共源極區(qū)之間以及該凹陷隔離壁層圖形和該層疊柵極圖形之間的應(yīng)力緩沖氧化物層，其中該應(yīng)力緩沖氧化物層覆蓋該層疊柵極圖形的表面、該漏極區(qū)的表面、該器件隔離層的表面、該外圍電路柵極電極的表面和該LDD型源極/漏極區(qū)的表面。
34.如權(quán)利要求31的快閃存儲器件，還包括在該蝕刻停止層上形成的層間絕緣層。
35.如權(quán)利要求34的快閃存儲器件，其中該蝕刻停止層為相對于該層間絕緣層具有蝕刻選擇性的絕緣層。
36.如權(quán)利要求34的快閃存儲器件，還包括貫穿該層間絕緣層和該蝕刻停止層而接觸該漏極區(qū)、該外圍電路柵極電極和該LDD型源極/漏極區(qū)的接觸插塞。
37.一種通過以下工序形成的半導(dǎo)體集成電路器件，該工序包括a)在半導(dǎo)體襯底形成器件隔離層，以限定第一和第二有源區(qū)；b)形成跨過該第一有源區(qū)延伸的多個第一柵極圖形，該多個第一柵極圖形在其間限定第一間隔和第二間隔，該第二間隔比該第一間隔寬，該第一間隔露出部分該器件隔離層；c)選擇性地除去由該第一間隔露出的該部分器件隔離層；d)在由該第一間隔露出的該半導(dǎo)體襯底的表面和由該第二間隔露出的該第一有源區(qū)分別形成第一雜質(zhì)區(qū)和第二雜質(zhì)區(qū)；e)形成跨過該第二有源區(qū)延伸的第二柵極圖形；f)在位于該第二柵極圖形兩側(cè)的該第二有源區(qū)形成低濃度源極/漏極區(qū)；以及g)在該第二間隔的側(cè)壁和該第二柵極圖形的側(cè)壁形成隔離壁，并形成填充該第一間隔的隔離壁層圖形；h)在該第二有源區(qū)形成鄰近該低濃度源極/漏極區(qū)的高濃度源極/漏極區(qū)，以制備LDD型源極/漏極區(qū)；i)除去所述隔離壁，以露出該第二間隔和該第二柵極圖形的側(cè)壁，且同時在該第一間隔中留下凹陷隔離壁層圖形；以及j)在具有該凹陷隔離壁層圖形的該半導(dǎo)體襯底上形成保形的蝕刻停止層。
38.如權(quán)利要求37的器件，其中該第一雜質(zhì)區(qū)是線形的。
39.如權(quán)利要求37的器件，其中該第二雜質(zhì)區(qū)是島形的。
全文摘要
本發(fā)明公開了制造半導(dǎo)體集成電路的方法及由此制造的半導(dǎo)體集成電路。該方法使用選擇性可去除隔離壁技術(shù)。該方法包括在半導(dǎo)體襯底上形成多個柵極圖形。柵極圖形之間的間隙區(qū)包括具有第一寬度的第一間隔和具有大于第一寬度的第二寬度的第二間隔。在第二間隔的側(cè)壁上形成隔離壁，連同隔離壁一起還形成填充第一間隔的隔離壁層圖形。選擇性地除去隔離壁，露出第一間隔的側(cè)壁。結(jié)果，半導(dǎo)體集成電路包括通過除去隔離壁擴大的寬間隔和填充有隔離壁層圖形的窄而深的間隔。
文檔編號H01L29/78GK1536650SQ20041003261
公開日2004年10月13日 申請日期2004年2月6日 優(yōu)先權(quán)日2003年2月6日
發(fā)明者李相殷, 宋潤洽 申請人:三星電子株式會社